KR20220161789A - 반도체 집적회로 소자 및 이의 제조 방법 - Google Patents

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KR20220161789A
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semiconductor integrated
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신정후
백종민
안상훈
이우진
임준혁
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삼성전자주식회사
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Abstract

반도체 집적회로 소자는, 기판, 상기 기판 상에 배치되는 트랜지스터, 상기 트랜지스터 상에 배치되는 층간 절연막, 상기 층간 절연막 상에 배치되는 배치되는 절연 라이너, 상기 절연 라이너 상에 배치되는 제1 절연막, 및 상기 층간 절연막 상에 배치되고, 상기 절연 라이너에 의해 둘러싸이는 제1 배선층을 포함하되, 상기 제1 절연막의 상면과 상기 제1 배선층의 상면 사이의 높이 차에 의한 단차를 포함하고, 상기 제1 절연막의 높이가 상기 제1 배선층의 높이보다 더 높다.

Description

반도체 집적회로 소자 및 이의 제조 방법{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND MANUFACTURING METHOD THEREOF}
본 개시는 반도체 집적회로 소자 및 이의 제조 방법에 관한 것이다. 자세하게는, 다층 배선 구조를 포함하는 반도체 집적회로 소자 및 이의 제조 방법에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 다기능화되고 있다. 따라서, 반도체 집적회로 소자의 다운 스케일링(down scaling)도 급속도로 진행되고 있으며, 반도체 집적회로 소자에 포함되는 다층 배선 구조의 선폭 및 피치도 미세화되고 있다. 이에 따라, 다층 배선 구조의 누설 전류를 억제하여 반도체 집적회로 소자의 TDDB(time dependent dielectric breakdown)를 방지함으로써, 전기적 특성 및 신뢰성이 향상된 집적회로 소자의 연구 필요성이 증가하고 있다.
복수의 배선층을 포함하는 반도체 집적회로 소자의 제조 방법에서, 단차 구조를 이용하여 배선층 간 셀프-얼라인하여 식각 마진을 확보 가능하다.
본 개시의 실시예들에 따른 과제는 인접한 배선층 간 커패시턴스 로스(loss)를 최소화하는 반도체 집적회로 소자를 제공하는 것이다.
또한, 본 개시의 실시예들에 따른 다른 과제는 추가 공정 없이, 배선층 간 셀프-얼라인을 위한 비아(via)를 형성하는 방법을 제공하는 것이다.
본 개시의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 반도체 집적회로 소자는, 기판, 상기 기판 상에 배치되는 트랜지스터, 상기 트랜지스터 상에 배치되는 층간 절연막, 상기 층간 절연막 상에 배치되는 배치되는 절연 라이너, 상기 절연 라이너 상에 배치되는 제1 절연막, 및 상기 층간 절연막 상에 배치되고, 상기 절연 라이너에 의해 둘러싸이는 제1 배선층을 포함하되, 상기 제1 절연막의 상면과 상기 제1 배선층의 상면 사이의 높이 차에 의한 단차를 포함하고, 상기 제1 절연막의 높이가 상기 제1 배선층의 높이보다 더 높고, 상기 제1 배선층의 폭은 상측으로 갈수록 좁아진다.
또한, 상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 반도체 집적회로 소자는, 기판, 상기 기판 상에 배치되고, 트랜지스터를 포함하는 FEOL 구조, 및 상기 FEOL 구조 상에 배치되는 BEOL 구조를 포함하되, 상기 BEOL 구조는, 높이에 따라 다른 탄소 함량을 포함하는 제1 절연막, 및 상기 제1 절연막을 관통하는 제1 배선층을 포함하되, 상기 제1 절연막의 상면과 상기 제1 배선층의 상면 사이의 높이 차에 의한 단차를 포함하고, 상기 제1 배선층의 폭은 상측으로 갈수록 좁아진다.
또한, 상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 반도체 집적회로 소자는, 반도체 물질을 포함하는 기판, 상기 기판 상에 배치되고, 트랜지스터를 포함하는 FEOL 구조, 및 상기 FEOL 구조 상에 배치되는 BEOL 구조를 포함하되, 상기 BEOL 구조는, 높이에 따라 다른 탄소 함량을 포함하는 제1 절연막, 상기 제1 절연막의 상면과의 높이 차에 의한 단차가 형성된 상면을 포함하고, 상기 제1 절연막을 관통하는 제1 배선층, 상기 제1 절연막의 하부 및 측부를 둘러싸도록 배치되고, 상기 제1 절연막과 상기 제1 배선층 사이에 형성되는 절연 라이너, 상기 제1 절연막 및 상기 제1 배선층 상에 배치되고 상기 제1 배선층을 노출시키는 제2 절연막, 및 상기 제2 절연막 상에 배치되고, 상기 제1 배선층과 연결되되, 상기 제1 배선층과 다른 물질을 포함하는 금속막 및 상기 금속막을 포위하는 도전성 배리어막을 포함하는 제2 배선층을 포함하되, 상기 제1 배선층의 폭은 상측으로 갈수록 좁아지고, 상기 제1 절연막은 높이에 따라 탄소 함량이 연속적으로 증가하도록 구성되고, 및 상기 제2 절연막은 높이에 따른 탄소 함량이 균일하도록 구성된다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 개시의 실시예들에 따르면, 추가적인 층(layer) 형성 과정 없이, 단차 구조를 형성하여 셀프-얼라인을 수행할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 일 방향의 단면도이다.
도 2는 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 다른 방향의 단면도이다.
도 3 내지 도 14는 각각 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 제조 방법을 설명하기 위한 단계별 단면도이다.
도 15는 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 일 방향의 단면도이다.
도 16는 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 일 방향의 단면도이다.
도 17은 도 16의 실시예에 따른 반도체 집적회로 소자의 다른 방향의 단면도이다.
도 18은 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 일 방향의 단면도이다.
도 19는 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 일 방향의 단면도이다.
도 20은 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 일 방향의 단면도이다.
도 21은 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 일 방향의 단면도이다.
도 22는 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 일 방향의 단면도이다.
도 23은 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 일 방향의 단면도이다.
도 1은 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 일 방향의 단면도이다. 도 2는 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 다른 방향의 단면도이다. 도 2는 도 1의 Ⅰ-Ⅰ'라인으로부터 수직한 방향에 대응하는 단면도이다.
도 1 및 도 2에는 반도체 집적회로 소자(10)에 포함된 구성 요소들의 상대적인 위치 관계를 용이하게 설명하기 위해, 방향 지시선을 삽입했다. 본 명세서에서, 제1 방향(D1)과 제2 방향(D2)은 각각 수평면 상의 교차하는 방향으로 지칭될 수 있고, 제3 방향(D3)은 수직 방향으로 지칭될 수 있다. 예를 들어, 제1 방향(D1)은 X축 방향에 대응하고, 제2 방향(D2)은 Y축 방향에 대응하고, 제3 방향(D3)은 Z축 방향에 대응할 수 있다. 제1 방향(D1)과 제2 방향(D2)으로 이루어진 평면은 수평면일 수 있다.
도 1 내지 도 2를 참조하면, 반도체 집적회로 소자(10)는 기판(100), 기판(100) 상에 배치되는 FEOL 구조(400) 및 FEOL 구조(400) 상에 배치되고 복수의 배선층을 포함하는 BEOL 구조(500)를 포함할 수 있다. 본 명세서에서, 소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
기판(100)은 실리콘(Si)을 포함하는 웨이퍼일 수 있다. 또는, 상기 기판(100)은 저머늄(Ge)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), InP(indium phosphide)와 같은 화합물 반도체를 포함하는 웨이퍼일 수 있다. 한편, 기판(100)은 SOI(silicon on insulator) 구조를 가질 수 있다. 또한, 상기 기판(100)은 트랜지스터(TR)가 형성되는 영역, 활성 영역, 필드 영역 등을 포함하는 소자 영역(미도시)을 가질 수 있다.
FEOL 구조(400)는 FEOL 공정에 의해 형성될 수 있다. FEOL 공정은 집적회로 칩의 제조 과정에서 개별 소자들, 예컨대 트랜지스터(TR), 캐패시터, 저항 등을 기판(100)에 상에 형성하는 과정을 지칭할 수 있다. 예를 들면, FEOL 공정은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트(gate) 라인을 형성하는 단계, 소스 및 드레인을 형성하는 단계 등을 포함할 수 있다.
예를 들어, FEOL 구조(400)는 MBCFET(Multi Bridge Channel FET), 복수의 트랜지스터들을 포함하는 MOSFET(metal-oxide-semiconductor field effect transistor), FinFET(fin field effect transistor), 시스템 LSI(large scale integration), MEMS(micro-electro-mechanical system), 능동 소자, 또는 수동 소자를 포함하는 논리 셀을 구성할 수 있다.
일 실시예로, FEOL 구조(400)에는 층간 절연막(101)과 이를 관통하는 컨택 플러그(201)가 배치될 수 있다. 예를 들어, 상기 층간 절연막(101)은 실리콘산화물, 실리콘질화물, 실리콘산질화물 등의 실리콘 계열의 물질로 이루어질 수 있다. 상기 컨택 플러그(201)는 금속을 포함하는 도전성 구조일 수 있다. 상기 금속은 구리(Cu), 텅스텐(W), 알루미늄(Al), 코발트(Co), 루테늄(Ru), 몰리브덴(Mo) 또는 이들의 합금 등으로 이루어질 수 있다. 일부 실시예들에서, 상기 컨택 플러그(201)는 기판(100)에 형성된 활성 영역과 전기적으로 연결될 수 있다. 명확히 도시하진 않았지만, 예를 들어, 상기 컨택 플러그(201)는 기판(100)에 형성된 트랜지스터(TR)의 소스/드레인 또는 게이트 전극에 연결될 수 있다.
BEOL 구조(500)는 BEOL 공정에 의해 형성될 수 있다. BEOL 공정은 집적회로 칩의 제조 과정에서 개별 소자들, 예컨대 트랜지스터(TR), 캐패시터, 저항 등을 상호 연결하는 과정을 지칭할 수 있다. 예를 들면, BEOL 공정은 게이트가 형성된 영역, 소스 영역/드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 컨택 플러그를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있다. 예를 들어, BEOL 공정 이후, 반도체 집적회로 소자(10)는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션들의 부품으로서 사용될 수 있다.
BEOL 구조(500)는 FEOL 구조(400)와 전기적으로 연결되는 복수의 배선층 구조(210, 220)와, 복수의 배선층 구조(210, 220) 중 일부를 상호 절연하기 위한 절연막들(110, 120)을 포함할 수 있다.
층간 절연막(101) 상에 절연 라이너(111) 및 제1 절연막(110)이 배치될 수 있다.
절연 라이너(111)는 제1 절연막(110)의 하부 및 측부를 둘러싸도록 배치될 수 있다. 일 실시예로, 절연 라이너(111)는 제1 절연막(110)이 형성된 높이까지 형성되어, 제1 절연막(110)의 측부를 완전히 둘러싸도록 배치될 수 있다. 절연 라이너(111)는 절연 물질을 포함할 수 있다. 예를 들어, 절연 라이너(111)는 실리콘산화물, 실리콘질화물, 실리콘산질화물 등의 실리콘 계열의 물질로 이루어질 수 있다.
제1 절연막(110)이 상기 절연 라이너(111) 상에 배치될 수 있다. 일 실시예로, 상기 제1 절연막(110)은 실리콘산화물 계열의 물질로 이루어질 수 있다. 상기 제1 절연막(110)은 약 2.2 내지 약 3.0의 저 유전 상수(low dielectric constant)를 가지는 저 유전 막, 예를 들어, SiOC 막 또는 SiCOH 막으로 이루어질 수 있다.
일 실시예로, 제1 절연막(110)은 높이에 따라 다른 탄소(C) 함량을 가질 수 있다. 이에 따라, 제1 절연막(110)은 높이에 따라 다른 저 유전 상수(low dielectric constant)를 가질 수 있다. 일 실시예로, 탄소(C) 함량은 제1 절연막(110)의 하측에서 상측으로 갈수록 증가할 수 있다. 몇몇 실시예에서, 제1 절연막(110)은 최하측에서 탄소를 불포함할 수도 있다. 예를 들어, 탄소 함량은 제1 절연막(110)의 최하측(예, 하면과 인접한 부분)에서 0% 내지 5%일 수 있고, 제1 절연막(110)의 최상측(예, 상면과 인접한 부분)에서 10% 내지 15%일 수 있다. 예를 들어, 탄소 함량은 제1 절연막(110)의 상측으로 갈수록 연속적으로 증가할 수 있다.
높이에 따라 다른 탄소(C) 함량을 가지도록 제1 절연막(110)을 구성하면, 제1 절연막(110)은 높이에 따라 다른 저 유전 상수를 가질 수 있다. 예를 들어, 제1 배선층(210) 및 제2 배선층(220)과 인접한 영역(예, 상측)에서 제1 절연막(110)의 저 유전 상수가 낮도록 설정하여, 제1 배선층(210)과 제2 배선층(220) 간 커플링에 의한 로스(loss)를 최소화할 수 있다. 또한, 인접한 제1 배선층(210) 사이의 영역(예, 하측)에서 제1 절연막(110)의 저 유전 상수가 높도록 설정하여, 인접한 제1 배선층(210) 간 크로스-톡(cross-talk) 노이즈 및 RC 딜레이에 의한 신호 로스를 최소화할 수 있다.
제1 절연막(110)의 최상측은 층간 절연막(101)의 상면으로부터 제1 높이(h1)를 가질 수 있다. 일 실시예로, 제1 절연막(110)은 높이에 따라 다른 폭(예, w11, w12)을 가질 수 있다. 일 실시예로, 제1 절연막(110)의 폭은 상측으로 갈수록 증가할 수 있다. 제1 절연막(110)에서 상대적으로 하측 부분의 제1 폭(w11)은 상대적으로 상측 부분의 제2 폭(w12)에 비해 넓을 수 있다. 예를 들어, 제1 절연막(110)의 폭은 하면에서 가장 좁고 상면에서 가장 넓을 수 있다.
층간 절연막(101) 상에 제1 배선층(210)이 더 배치될 수 있다.
제1 배선층(210)은 복수의 금속 패턴들로 이루어질 수 있다. 제1 배선층(210)은 제1 절연막(110)을 관통할 수 있다. 제1 배선층(210)은 단면상 인접한 제1 절연막(110) 사이에 배치될 수 있다. 일 실시예로, 제1 배선층(210)을 구성하는 복수의 금속 패턴들 중 일부는 컨택 플러그(201)에 연결될 수 있다.
제1 배선층(210)은 절연 라이너(111)에 의해 둘러싸일 수 있다. 제1 배선층(210)의 측면는 절연 라이너(111)에 접할 수 있다. 몇몇 실시예에서, 제1 배선층(210)은 제1 절연막(110)과 접하지 않을 수도 있다. 이때, 제1 배선층(210)과 제1 절연막(110) 사이에 절연 라이너(111)가 위치할 수 있다.
일 실시예로, 제1 배선층(210)은 금속을 포함하는 도전성 구조일 수 있다. 상기 금속은 알루미늄(Al), 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 코발트(Co) 또는 이들의 합금 등으로 이루어질 수 있다.
제1 배선층(210)의 최상측은 층간 절연막(101)의 상면으로부터 제2 높이(h2)를 가질 수 있다. 일 실시예로, 제2 높이(h2)는 제1 높이(h1)보다 낮을 수 있다. 즉, 제1 배선층(210)의 높이는 제1 절연막(110)의 높이보다 낮을 수 있다. 예를 들어, 제1 배선층(210)의 상면(210T)의 높이는 제1 절연막(110)의 상면(110T)의 높이보다 낮을 수 있다. 제1 배선층(210)의 상면(210T)과 제1 절연막(110)의 상면(110T)의 사이는 높이차에 의한 단차가 형성될 수 있다. 예를 들어, 상기 단차는 약 2nm 내지 8nm일 수 있다. 즉, 제1 높이(h1)와 제2 높이(h2)의 차이는 약 2nm 내지 8nm일 수 있다. 몇몇 실시예에서, 제1 높이(h1)와 제2 높이(h2)는 동일 높이를 가지는 특정 기준면을 기초로 정의될 수 있다.
제1 절연막(110)과 상기 절연막을 관통하는(절연막에 둘러싸이는) 제1 배선층(210)은 단차에 의한 홈들(GRV1, GRV2)을 형성할 수 있다. BEOL 구조(500)는 복수의 홈들(예, 제1 홈(GRV1) 및 제2 홈(GRV2))을 포함할 수 있다. 상기 홈들(GRV1, GRV2)은 제1 배선층(210) 상에 형성될 수 있다. 일 실시예로, 각 홈(GRV1, GRV2)은 하부가 제1 배선층(210)의 상면(210T)으로 구성되고, 측부가 제1 절연막(110)(또는, 절연 라이너(111))로 구성될 수 있다. 예를 들어, 제1 홈(GRV1)은 홈에 채워지는 물질이 금속 물질을 포함하는 홈으로 정의되고, 제2 홈(GRV2)은 홈에 채워지는 물질이 절연 물질을 포함하는 홈으로 정의될 수 있다.
일 실시예로. 제1 배선층(210)의 하면은 제1 절연막(110)의 하면보다 낮게 위치할 수 있다. 제1 배선층(210)의 하면은 층간 절연막(101) 상에 직접 접하도록 위치하지만, 제1 절연막(110)의 하면은 층간 절연막(101) 상에 배치되는 절연 라이너(111) 상에 위치할 수 있다.
일 실시예로, 제1 배선층(210)은 높이에 따라 다른 폭(예, w21, w22)을 가질 수 있다. 일 실시예로, 제1 배선층(210)의 폭은 상측으로 갈수록 감소할 수 있다. 제1 배선층(210)에서 상대적으로 하측 부분의 제3 폭(w21)은 상대적으로 상측 부분의 제4 폭(w22)에 비해 좁을 수 있다. 예를 들어, 제1 배선층(210)의 폭은 상면에서 가장 좁고 하면에서 가장 넓을 수 있다. 일 실시예로, 제1 배선층(210)의 상면(210T)의 폭은 약 7nm 내지 9nm(예, 7nm 이상 9nm 미만) 일 수 있고, 하면의 폭은 9nm 내지 11nm(예, 9nm 이상 11nm 미만) 일 수 있다.
제1 절연막(110)과 제1 배선층(210)의 일부 영역 상에 마스크막(310)이 배치될 수 있다.
일 실시예로, 마스크막(310)은 식각 정지막(etch stopper)으로 작용할 수 있다. 마스크막(310)은 제1 절연막(110)과 다른 식각 선택비를 가질 수 있다. 예를 들어, 마스크막(310)은 식각 선택비가 없거나 작은 물질을 포함할 수 있다. 예를 들어, 마스크막(310)은 알루미늄 산화물(AlxOy), 지르코늄 산화물(ZrxOy), 하프늄 산화물(HfxOy), 실리콘 질화물 또는 알루미늄 질화물 중 선택된 적어도 하나를 포함할 수 있다.
마스크막(310)은 제1 절연막(110)의 상면(110T), 절연 라이너(111) 및 제1 배선층(210)의 각 상면의 일부 영역에 접할 수 있다. 마스크막(310)의 일부 영역은 제2 홈(GRV2)에 형성될 수 있다. 일 실시예로, 마스크막(310)은 제1 절연막(110)과 제2 절연막(120)의 사이, 제1 배선층(210)과 제2 절연막(120) 사이, 및/또는 절연 라이너(111)와 제2 절연막(120) 사이에 형성될 수 있다.
마스크막(310) 상에 제2 절연막(120)이 배치될 수 있다. 제2 절연막(120)은 제2 홈(GRV2)을 채울 수 있다. 일 실시예로, 상기 제2 절연막(120)은 실리콘산화물 계열의 물질로 이루어질 수 있다. 몇몇 실시예에서, 상기 제2 절연막(120)은 저 유전 상수를 가지는 물질(예, SiOC 또는 SiCOH)로 이루어질 수 있다. 이때, 제2 절연막(120)은 높이에 따라 실질적으로 일정한 저 유전 상수를 가질 수 있다. 즉, 제2 절연막(120)은 어느 높이에서도 균일한(실질적으로 동일한) 탄소(C) 함량을 가질 수 있다.
일 실시예로, 제2 절연막(120)은 제2 홈(GRV2)을 채우고 제1 홈(GRV1)을 노출시킬 수 있다. 일 실시예로, 제2 절연막(120)은 제2 마스크막(310)이 형성된 영역과 중첩하는 위치에만 배치될 수 있다. 일부 제1 절연막(110)과 일부 제1 배선층(210)은 제2 절연막(120)과 수직(제3 방향(D3))으로 비중첩하는 영역을 포함할 수 있다. 제2 절연막(120)은 제1 배선층(210)의 상면(210T)을 적어도 일부 노출시킬 수 있다.
제2 절연막(120) 상에 및 제2 절연막(120)에 의해 노출된 제1 홈(GRV1)을 채우는 제2 배선층(220)이 배치될 수 있다. 제2 배선층(220)은 제2 절연막(120)에 의해 노출된 제1 홈(GRV1)을 채우면서 제1 배선층(210) 상에 셀프-얼라인(self-align) 될 수 있다.
제2 배선층(220)은 금속막(222)과 상기 금속막(222)을 포위하는 도전성 배리어막(221)을 포함할 수 있다.
도전성 배리어막(221)은 제1 절연막(110)의 상부와 측부, 제1 홈(GRV1)의 측부와 하부를 덮을 수 있다. 도전성 배리어막(221)은 제2 절연막(120) 상면의 일부 영역을 더 덮을 수 있다. 일 실시예로, 도전성 배리어막(221)은 제2 절연막(120), 마스크막(310), 절연 라이너(111) 및 제1 배선층(210)과 접할 수 있다.
예를 들어, 도전성 배리어막(221)은 탄탈륨(Ta), 탄탈륨질화물(TaN), 티타늄(Ti), 티타늄질화물(TiN) 또는 이들의 합금으로 이루어질 수 있다.
금속막(222)은 도전성 배리어막(221) 상에(또는 내측에) 배치될 수 있다. 예를 들어, 금속막(222)은 구리(Cu), 텅스텐(W), 알루미늄(Al), 코발트(Co), 루테늄(Ru), 또는 이들의 조합으로 이루어질 수 있다.
일 실시예로, 금속막(222)은 제1 배선층(210)과 다른 물질을 포함할 수 있다. 예를 들어, 금속막(222)은 구리(Cu)를 포함하고, 제1 배선층(210)은 알루미늄(Al), 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W) 또는 코발트(Co)를 포함할 수 있다.
제2 배선층(220)은 제1 홈(GRV1)을 통해 제1 배선층(210)과 접촉할 수 있다.
다음으로, 반도체 집적회로 소자(10)의 제조 방법에 대해 설명한다.
도 3 내지 도 14는 각각 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 제조 방법을 설명하기 위한 단계별 단면도이다.
반도체 집적회로 소자(10)의 제조 방법은 제1 배선층(210)과 제2 배선층(220)을 제조하는 과정을 포함할 수 있다. 이하에서, 제조 방법은 제1 배선층(210)과 제2 배선층(220)을 제조하는 과정을 중심으로 설명되며, 제1 배선층(210)과 제2 배선층(220)을 제조하는 과정의 이전의 단계와 이후의 단계는 공지된 제조 방법들이 적용될 수 있다.
우선, 도 3의 S110 단계를 참조하면, FEOL 구조(400) 상에 제1 배선 물질(210a)을 형성(예, 데포지션(deposition))시킬 수 있다. 제1 배선 물질(210a)은 제1 배선층(210)과 동일한 물질을 포함할 수 있다. 이후, 제1 배선 물질(210a) 상에 하드 마스크 물질(320a)을 형성시킬 수 있다. 제1 배선 물질(210a)과 하드 마스크 물질(320a)의 식각 선택비는 다를 수 있다. 일 실시예로, 제1 배선층(210)은 제1 배선 물질(210a)을 패터닝(patterning)하여 형성될 수 있다.
이후, 도 4의 S120 단계를 참조하면, 하드 마스크 물질(320a)에서 제1 배선층(210)을 형성시킬 위치와 중첩하지 않는 영역을 제거할 수 있다. 예를 들어, 식각 공정으로 하드 마스크 물질(320a)의 일부 영역을 제거할 수 있다. 일부 영역이 제거된 하드 마스크 물질(320a)을 복수의 하드 마스크 패턴(320)이 될 수 있다.
이후, 도 5의 S130 단계를 참조하면, 제1 배선 물질(210a)에서 복수의 하드 마스크 패턴(320)들이 중첩하지 않는 일부 영역을 제거할 수 있다. 예를 들어, 식각 공정으로 제1 배선 물질(210a)의 일부 영역을 제거할 수 있다. 일부 영역이 제거된 제1 배선 물질(210a)은 복수의 금속 패턴들을 포함하는 제1 배선층(210)이 될 수 있다. 이때, 제1 배선층(210)의 각 금속 패턴은 폭이 상측으로 갈수록 좁아지는 형상을 가질 수 있다. 예를 들어, 제1 배선층(210)의 각 금속 패턴은 단면상 사다리꼴 형상을 가질 수 있다.
이후, 도 6의 S140 단계를 참조하면, 제1 배선층(210)과 복수의 하드 마스크 패턴(320)들을 덮도록 절연 라이너 물질(111a)을 형성시킬 수 있다. 절연 라이너 물질(111a)을 절연 라이너(111)와 동일한 물질을 포함할 수 있다.
이후, 도 7의 S150 단계를 참조하면, 절연 라이너 물질(111a) 상에 제1 절연 물질(110a)을 형성시킬 수 있다. 제1 절연 물질(110a)은 제1 절연막(110)과 동일한 물질을 포함할 수 있다. 몇몇 실시예에서, 제1 절연 물질(110a)은 탄소 함량이 제1 절연 물질(110a)의 상측으로 갈수록 연속적으로 증가하도록 구성될 수 있다.
이후, 도 8의 S160 단계를 참조하면, 제1 절연 물질(110a)의 상측 일부가 제거될 수 있다. 일 실시예로, 제1 절연 물질(110a)의 상측은 화학기계적 연마공정(CMP)을 적용하여 제거될 수 있다. 예를 들어, 제1 절연 물질(110a)은 복수의 하드 마스크 패턴(320)들이 노출될 때까지 제거될 수 있다. 상측 일부가 제거된 제1 절연 물질(110a)은 제1 절연막(110)이 될 수 있다.
이후, 도 9의 S170 단계를 참조하면, 복수의 하드 마스크 패턴(320)들이 제거될 수 있다. 예를 들어, 건식 식각 또는 습식 식각 공정을 통해 복수의 하드 마스크 패턴(320)들은 제거될 수 있다. 복수의 하드 마스크 패턴(320)들이 제거되면 제1 배선층(210)의 상면(210T)이 노출될 수 있다.
이후, 도 10의 S180 단계를 참조하면, 제1 배선층(210)의 상면(210T)과 제1 절연막(110)의 상면(110T)의 전체 면에 걸쳐 식각 정지 물질(310a)을 형성시킬 수 있다. 식각 정지 물질(310a)은 마스크막(310)과 동일한 물질을 포함할 수 있다. 식각 정지 물질(310a)은 제1 배선층(210)의 상면(210T), 제1 절연막(110)의 상면(110T), 홀들의 측면(예, 절연 라이너(111)의 노출된 측면)을 덮을 수 있다.
이후, 도 11의 S190 단계를 참조하면, 식각 정지 물질(310a) 상에 제2 절연 물질(120a)을 형성시킬 수 있다. 제2 절연 물질(120a)은 제2 절연막(120)과 동일한 물질을 포함할 수 있다. 제2 절연 물질(120a)은 갭-필(gap-fill) 막질의 성질을 가질 수 있다.
이후, 도 12의 S200 단계를 참조하면, 제2 절연 물질(120a)에서 제1 배선층(210)과 중첩하는 일부 영역을 제거할 수 있다. 예를 들어, 식각 공정을 통해 제2 절연 물질(120a)의 일부 영역이 제거될 수 있다. 제거된 제2 절연 물질(120a)은 제2 절연막(120)이 될 수 있다. 제2 절연 물질(120a)의 일부 영역이 제거되면, 제거된 영역으로 식각 정지 물질(310a)이 노출될 수 있다.
이후, 도 13의 S210 단계를 참조하면, 식각 정지 물질(310a)에서 제2 절연 물질(120a)의 일부 영역이 제거됨으로써 노출된 일부 영역을 제거할 수 있다. 예를 들어, 식각 공정(예, 과다 식각(over etch) 공정)을 통해 식각 정지 물질(310a)의 일부 영역이 제거될 수 있다. 식각 정지 물질(310a)의 일부 영역이 제거되면, 제1 절연막(110)의 상면(110T)의 일부, 절연 라이너(111)의 일부 및 제1 배선층(210)의 상면(210T)이 노출될 수 있다. 식각 정지 물질(310a)의 일부 영역이 제거되면, 제1 홈(GRV1)이 형성될 수 있다. 일부 영역이 제거된 식각 정지 물질(310a)은 마스크막(310)이 될 수 있다.
이후, 도 13의 S210 단계를 참조하면, 제2 절연막(120) 상에 및 제2 절연막(120)의 일부가 제거되어 제1 배선층(210)의 상면(210T)이 노출된 영역에 제2 배선층(220)이 형성될 수 있다. 일 실시예로, 제2 배선층(220)은 제1 배선층(210)과 다른 공정에 의해 형성될 수 있다. 예를 들어, 제2 배선층(220)은 다마신(damascene) 공정을 통해 형성될 수 있다. 예를 들어, 제2 배선층(220)은 도전성 배리어막(221)을 형성시키는 스트립(strip)공정 이후, 금속막(222)을 형성시키는 도금공정을 통해 형성될 수 있다.
다음으로, 다른 실시예에 따른 반도체 집적회로 소자에 대해 설명하기로 한다. 이하, 도 1 및 도 2와 도면상의 동일한 구성 요소에 대해서는 설명을 생략하고, 동일하거나 유사한 참조 부호를 사용하였다.
도 15는 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 일 방향의 단면도이다.
도 15를 참조하면, 본 실시예에 따른 반도체 집적회로 소자(10-1)는 도 1의 실시예에 따른 반도체 집적회로 소자(10) 대비, 제2 배선층(220_1)이 제2 절연막(120)을 관통하는 위치가 오프셋 되어 있는 점에서 그 차이가 있다.
일 실시예로, 제1 배선층(210)의 상면(210T)은 제2 배선층(220_1) 및 마스크막(310)과 접할 수 있다. 실시예에 따라, 제1 배선층(210)의 상면(210T)에서 제2 배선층(220_1)의 접촉 면적은 마스크막(310)의 접촉 면적보다 넓을 수 있다. 실시예에 따라, 제1 배선층(210)의 상측 홀의 측면에 마스크막(310)이 형성되어 있을 수 있다. 이때 마스크막(310)은 제2 배선층(220_1)과 절연 라이너(111) 사이에 위치할 수 있다.
본 실시예와 같이, 제2 배선층(220_1)의 얼라인 위치가 오프셋되더라도 제2 배선층(220_1)은 제1 배선층(210)과 접촉하도록 셀프-얼라인 될 수 있다.
도 16는 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 일 방향의 단면도이다. 도 17은 도 16의 실시예에 따른 반도체 집적회로 소자의 다른 방향의 단면도이다.
도 16 및 도 17을 참조하면, 본 실시예에 따른 반도체 집적회로 소자(10-2)는 도 1 및 도 2의 실시예에 따른 반도체 집적회로 소자(10) 대비, 마스크막(310)과 도전성 배리어막(221_1)의 경계에 언더컷(UC)(under-cut)이 형성되어 있는 점에서 그 차이가 있다.
제2 배선층(220_2)은 금속막(222) 및 언더컷(UC)을 채우는 도전성 배리어막(221_1)을 포함할 수 있다. 마스크막(310)에는 언더컷(UC)이 형성될 수 있다. 일 실시예로, 마스크막(310)과 도전성 배리어막(221_1)의 경계에서, 도전성 배리어막(221_1)이 마스크막(310) 내측으로 돌출되는(침투하는) 형상을 가질 수 있다. 예를 들어, 도 13의 S120단계를 함께 참조하면, 과다 식각(over etch) 공정에 의해, 마스크막(310)이 마스크막(310)의 단부가 내측으로 오목한 형상을 가지도록 형성될 수 있다. 즉, 식각 정지 물질(310a)의 일부 영역이 제거되면서, 마스크막(310)은 단부가 내측으로 오목한 형상을 가지는 언더컷(UC)이 형성될 수 있다. 이후, 도전성 배리어막(221_1)이 형성되면, 도전성 배리어막(221_1)은 마스크막(310)과 도전성 배리어막(221_1)의 경계에서 마스크막(310)의 단부와 대응하도록 볼록한 형상을 가질 수 있다. 언더컷(UC)은 제1 절연막(110)의 상면(110T) 상에서 형성될 수 있다.
도 18은 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 일 방향의 단면도이다.
도 18을 참조하면, 본 실시예에 따른 반도체 집적회로 소자(10-3)는 도 1의 실시예에 따른 반도체 집적회로 소자(10) 대비, 제2 배선층(220)이 제1 절연막(110)의 측면과 접하는 영역을 포함하는 점에서 그 차이가 있다.
일 실시예로, 반도체 집적회로 소자(10)의 제조 과정에서 절연 라이너(111_1)의 제1 절연막(110)의 측면에 접하는 일부 영역이 제거될 수 있다. 예를 들어, 도 8 및 도 9의 S160단계 및 S170단계를 함께 참조하면, 하드 마스크 패턴(320)이 제거되면서, 하드 마스크 패턴(320)과 접하는 절연 라이너(111_1)가 함께 제거될 수도 있다. 이에 따라, 제2 배선층(220)이 제2 절연막(120)의 제1 배선층(210)의 상면(210T)보다 높게 위치하는 측면의 일 영역과 접할 수 있다.
도 19는 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 일 방향의 단면도이다.
도 19를 참조하면, 본 실시예에 따른 반도체 집적회로 소자(10-4)는 도 1의 실시예에 따른 반도체 집적회로 소자(10) 대비, 제2 배선층(220)이 제1 절연막(110_1)의 측면과 접하는 영역을 포함하는 점에서 그 차이가 있다.
일 실시예로, 반도체 집적회로 소자(10)의 제조 과정에서 절연 라이너(111_1) 및 제1 절연막(110_1)의 각 일부가 제1 절연막(110_1)의 측면에 접하는 일부 영역이 제거될 수 있다. 예를 들어, 도 8 및 도 9의 S160단계 및 S170단계를 함께 참조하면, 하드 마스크 패턴(320)이 제거되면서, 하드 마스크 패턴(320)과 인접하는 절연 라이너(111_1) 및 제1 절연막(110_1)의 일부 영역이 함께 제거될 수도 있다. 이에 따라, 제2 배선층(220)이 제2 절연막(120)의 제1 배선층(210)의 상면(210T)보다 높게 위치하는 측면의 일 영역과 접할 수 있다. 실시예에 따라, 제1 절연막(110_1)은 제1 배선층(210)의 상측과 인접하여 경사면(110S)을 포함할 수 있으며, 제2 배선층(220)은 상기 경사면(110S)에 접할 수 있다.
도 20은 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 일 방향의 단면도이다.
도 20를 참조하면, 본 실시예에 따른 반도체 집적회로 소자(10-5)는 도 1의 실시예에 따른 반도체 집적회로 소자(10) 대비, 제2 배선층(220_3)의 금속막(222_1)이 제1 배선층(210)과 동일한 물질을 포함하는 점에서 그 차이가 있다.
일 실시예로, 제1 배선층(210)과 제2 배선층(220_3)의 금속막(222_1)은 같은 물질로서 알루미늄(Al), 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 코발트(Co) 또는 이들의 합금을 포함할 수 있다.
도 21은 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 일 방향의 단면도이다.
도 21을 참조하면, 본 실시예에 따른 반도체 집적회로 소자(10-6)의 FEOL 구조는 논리 소자를 구성하는 수직형 트랜지스터들(Vertical FET) 및 상기 수직형 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
기판(100) 상의 로직 셀(LC)은, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다. 예를 들어, 제1 활성 영역(PR)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 NMOSFET 영역일 수 있다. 제1 및 제2 활성 영역들(PR, NR)은 서로 제1 방향(D1)으로 서로 이격될 수 있다.
제1 활성 영역(PR) 상에 제1 하부 에피 패턴(SOP1)이 제공될 수 있고, 제2 활성 영역(NR) 상에 제2 하부 에피 패턴(SOP2)이 제공될 수 있다. 평면적 관점에서, 제1 하부 에피 패턴(SOP1)은 제1 활성 영역(PR)과 중첩될 수 있고, 제2 하부 에피 패턴(SOP2)은 제2 활성 영역(NR)과 중첩될 수 있다. 제1 및 제2 하부 에피 패턴들(SOP1, SOP2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 하부 에피 패턴(SOP1)은 기판(100)의 제1 리세스 영역(RS1) 내에 제공될 수 있고, 제2 하부 에피 패턴(SOP2)은 기판(100)의 제2 리세스 영역(RS2) 내에 제공될 수 있다.
제1 활성 영역(PR) 상에 제1 활성 패턴들(AP1)이 제공될 수 있고, 제2 활성 영역(NR) 상에 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 수직하게 돌출된 핀(Fin) 형태를 가질 수 있다. 평면적 관점에서, 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다. 제1 활성 패턴들(AP1)은 제2 방향(D2)을 따라 배열될 수 있고, 제2 활성 패턴들(AP2)은 제2 방향(D2)을 따라 배열될 수 있다.
각각의 제1 활성 패턴들(AP1)은, 제1 하부 에피 패턴(SOP1)으로부터 수직하게 돌출된 제1 채널 패턴(CHP1) 및 제1 채널 패턴(CHP1) 상의 제1 상부 에피 패턴(DOP1)을 포함할 수 있다. 각각의 제2 활성 패턴들(AP2)은, 제2 하부 에피 패턴(SOP2)으로부터 수직하게 돌출된 제2 채널 패턴(CHP2) 및 제2 채널 패턴(CHP2) 상의 제2 상부 에피 패턴(DOP2)을 포함할 수 있다.
기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 제1 및 제2 하부 에피 패턴들(SOP1, SOP2)의 상면들을 덮을 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
명확히 도시되진 않았지만, 소자 분리막(ST) 상에 제2 방향(D2)으로 서로 평행하게 연장되는 복수개의 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 활성 패턴(AP1)의 제1 채널 패턴(CHP1)을 감쌀 수 있고, 제2 활성 패턴(AP2)의 제2 채널 패턴(CHP2)을 감쌀 수 있다. 예를 들어, 제1 활성 패턴(AP1)의 제1 채널 패턴(CHP1)은 제1 및 제2 측벽들(SW1, SW2)을 가질 수 있다. 게이트 전극(GE)은 제1 및 제2 측벽들(SW1, SW2) 상에 제공될 수 있다. 다시 말하면, 게이트 전극(GE)은 제1 및 제2 측벽들(SW1, SW2)을 둘러쌀 수 있다.
게이트 전극(GE)과 각각의 제1 및 제2 채널 패턴들(CHP1, CHP2) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 게이트 유전 패턴(GI)은 게이트 전극(GE)의 바닥면과 게이트 전극(GE)의 내측벽을 덮을 수 있다. 예를 들어, 게이트 유전 패턴(GI)은 제1 활성 패턴(AP1)의 제1 및 제2 측벽들(SW1, SW2)을 직접 덮을 수 있다.
제1 및 제2 상부 에피 패턴들(DOP1, DOP2)은 게이트 전극(GE) 위로 수직하게 돌출될 수 있다. 게이트 전극(GE)의 상면은, 제1 및 제2 상부 에피 패턴들(DOP1, DOP2) 각각의 바닥면보다 낮을 수 있다. 다시 말하면, 제1 및 제2 활성 패턴들(AP1, AP2) 각각은, 기판(100)으로부터 수직하게 돌출되어 게이트 전극(GE)을 관통하는 구조를 가질 수 있다.
본 실시예에 따른 반도체 집적회로 소자(10)는, 캐리어들이 제3 방향(D3)으로 이동하는 수직형 트랜지스터들을 포함할 수 있다. 예를 들어, 게이트 전극(GE)에 전압이 인가되어 트랜지스터가 "게이트-온(gate-on)"될 경우, 하부 에피 패턴(SOP1, SOP2)으로부터 채널 패턴(CHP1, CHP2)을 통해 상부 에피 패턴(DOP1, DOP2)으로 캐리어들이 이동할 수 있다. 본 실시예에 따른 게이트 전극(GE)은 채널 패턴(CHP1, CHP2)의 측벽(SW1-SW4)을 완전히 둘러쌀 수 있다. 본 발명에 따른 트랜지스터는, 게이트 올 어라운드(gate all around) 구조를 갖는 3차원 전계 효과 트랜지스터(예를 들어, VFET)일 수 있다. 게이트가 채널을 둘러싸기 때문에, 본 발명에 따른 반도체 소자는 우수한 전기적 특성을 가질 수 있다.
소자 분리막(ST) 상에, 게이트 전극들(GE) 및 제1 및 제2 활성 패턴들(AP1, AP2)을 덮는 스페이서(SPC)가 제공될 수 있다. 스페이서(SPC)는 실리콘 질화막 또는 실리콘 산화질화막을 함유할 수 있다. 스페이서(SPC)는 하부 스페이서(LS), 상부 스페이서(US) 및 하부 및 상부 스페이서들(LS, US) 사이의 게이트 스페이서(GS)를 포함할 수 있다.
하부 스페이서(LS)는 소자 분리막(ST)의 상면을 직접 덮을 수 있다. 하부 스페이서(LS)에 의해 게이트 전극들(GE)이 소자 분리막(ST)으로부터 제3 방향(D3)으로 이격될 수 있다. 게이트 스페이서(GS)는 게이트 전극들(GE) 각각의 상면 및 외측벽을 덮을 수 있다. 상부 스페이서(US)는 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)을 덮을 수 있다. 단, 상부 스페이서(US)는 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)의 상면들을 덮지 못하고 상기 상면들을 노출할 수 있다.
스페이서(SPC) 상에 제1 층간 절연막(101_1)이 제공될 수 있다. 제1 층간 절연막(101_1)의 상면은 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(101_1) 상에 제2 층간 절연막(101_2)이 적층될 수 있다. 제2 층간 절연막(101_2)은 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)의 상면들을 덮을 수 있다. 제2 층간 절연막(101_2)을 관통하여 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)에 접속하는 적어도 하나의 컨택 플러그(201)가 제공될 수 있다.
도 22는 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 일 방향의 단면도이다.
도 22를 참조하면, 본 실시예에 따른 반도체 집적회로 소자(10-7)는 도 1의 실시예에서 설명한 반도체 집적회로 소자(10)의 제1 배선층(210), 제2 배선층(220), 제1 절연막(110) 및 제2 절연막(120)의 관계가 제n 배선층(210), 제n+1 배선층(220), 제n 절연막(110)및 제n+1 절연막(120)의 관계에서 적용되는 점에서 그 차이가 있다.
일 실시예로, BEOL 구조(500)는 상대적으로 하부에 위치하는 제n-1 절연막(102) 및 제n-1 절연막(102)을 관통하는 제n-1 배선층(202)을 포함할 수 있다. 여기서, n은 2 이상의 자연수이다.
제n-1 절연막(102) 상에 제n 절연막(110)및 제n+1 절연막(120)이 차례로 적층될 수 있고, 이들을 각각 관통하는 제n 배선층(210) 및 제n+1 배선층(220)이 차례로 적층될 수 있다. 본 실시예에서, 제n 배선층(210), 제n+1 배선층(220), 제n 절연막(110)및 제n+1 절연막(120)에 대한 설명은 도 1의 실시예에서 설명한 제1 배선층(210), 제2 배선층(220), 제1 절연막(110) 및 제2 절연막(120)에 대한 설명이 적용될 수 있다.
도 23은 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 일 방향의 단면도이다.
도 23을 참조하면, 본 실시예에 따른 반도체 집적회로 소자(10-8)는 도 1의 실시예에서 설명한 반도체 집적회로 소자(10) 대비, 제1 배선층(210)과 제2 배선층(220_4)의 금속막(222_2)이 직접 접하는 점에서 그 차이가 있다.
일 실시예로, 반도체 집적회로 소자(10)의 제조 공정에서, 제2 배선층(220_4)의 도전성 배리어막(221_2)에서 제1 배선층(210)과 중첩하는 일부 영역이 제거될 수 있다. 이에 따라, 제2 배선층(220_4)의 금속막(222_2)은 제1 배선층(210)과 직접 접할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자는 본 개시가 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
10: 반도체 집적회로 소자 100: 기판
101: 층간 절연막 110: 제1 절연막
111: 절연 라이너 120: 제2 절연막
201: 컨택 플러그 210: 제1 배선층
220: 제2 배선층 221: 도전성 배리어막
222: 금속막 310: 마스크막
320: 하드 마스크 패턴 400: FEOL 구조
500: BEOL 구조

Claims (10)

  1. 기판;
    상기 기판 상에 배치되는 트랜지스터;
    상기 트랜지스터 상에 배치되는 층간 절연막;
    상기 층간 절연막 상에 배치되는 배치되는 절연 라이너;
    상기 절연 라이너 상에 배치되는 제1 절연막; 및
    상기 층간 절연막 상에 배치되고, 상기 절연 라이너에 의해 둘러싸이는 제1 배선층을 포함하되,
    상기 제1 절연막의 상면과 상기 제1 배선층의 상면 사이의 높이 차에 의한 단차를 포함하고,
    상기 제1 절연막의 높이가 상기 제1 배선층의 높이보다 더 높고,
    상기 제1 배선층의 폭은 상측으로 갈수록 좁아지는, 반도체 집적회로 소자.
  2. 제1 항에 있어서,
    상기 제1 배선층의 상면의 폭은 7nm 내지 9nm이고,
    상기 제1 배선층의 하면의 폭은 9nm 내지 11nm인, 반도체 집적회로 소자.
  3. 제1 항에 있어서,
    상기 단차는 2nm 내지 8nm인, 반도체 집적회로 소자.
  4. 제1 항에 있어서,
    상기 제1 절연막의 폭은 상측으로 갈수록 넓어지는, 반도체 집적회로 소자.
  5. 제1 항에 있어서,
    상기 제1 절연막은 높이에 따라 다른 탄소 함량을 포함하는, 반도체 집적회로 소자.
  6. 제5 항에 있어서,
    상기 탄소 함량은 상기 제1 절연막의 상측으로 갈수록 연속적으로 증가하는, 반도체 집적회로 소자.
  7. 제5 항에 있어서,
    상기 단차에 의해 상기 제1 배선층 상에 형성된 제1 홈 및 제2 홈;
    상기 제1 절연막 및 상기 제1 배선층 상에 배치되고, 상기 제1 홈을 노출시키고, 상기 제2 홈을 채우는 제2 절연막; 및
    상기 제2 절연막 상에 배치되고, 및 상기 제1 홈을 채우는 제2 배선층을 더 포함하는, 반도체 집적회로 소자.
  8. 제7 항에 있어서,
    상기 제2 절연막은 높이에 따른 탄소 함량이 균일하도록 구성되는, 반도체 집적회로 소자.
  9. 제7 항에 있어서,
    상기 제2 배선층은 금속막 및 상기 금속막을 포위하는 도전성 배리어막을 포함하되,
    상기 금속막은 상기 제1 배선층과 다른 물질을 포함하는, 반도체 집적회로 소자.
  10. 제7 항에 있어서,
    상기 제1 배선층과 상기 제2 배선층은 서로 다른 공정에 의해 형성되는, 반도체 집적회로 소자.
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