KR100893939B1 - 본딩 패드 구조체를 갖는 전자 장치 및 그 제조방법 - Google Patents

본딩 패드 구조체를 갖는 전자 장치 및 그 제조방법 Download PDF

Info

Publication number
KR100893939B1
KR100893939B1 KR1020070016525A KR20070016525A KR100893939B1 KR 100893939 B1 KR100893939 B1 KR 100893939B1 KR 1020070016525 A KR1020070016525 A KR 1020070016525A KR 20070016525 A KR20070016525 A KR 20070016525A KR 100893939 B1 KR100893939 B1 KR 100893939B1
Authority
KR
South Korea
Prior art keywords
bonding pads
pad
bonding
insulating layer
layer
Prior art date
Application number
KR1020070016525A
Other languages
English (en)
Other versions
KR20080076508A (ko
Inventor
이재현
박형무
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070016525A priority Critical patent/KR100893939B1/ko
Priority to US12/010,807 priority patent/US7745255B2/en
Publication of KR20080076508A publication Critical patent/KR20080076508A/ko
Application granted granted Critical
Publication of KR100893939B1 publication Critical patent/KR100893939B1/ko
Priority to US12/662,608 priority patent/US20100208441A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05006—Dual damascene structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/06102—Disposition the bonding areas being at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8536—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/85375—Bonding interfaces of the semiconductor or solid state body having an external coating, e.g. protective bond-through coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본딩 패드 구조체를 갖는 전자 장치 및 그 제조방법을 제공한다. 상기 전자 장치는 기판 상에 제공된 하부 절연막을 포함한다. 상기 하부 절연막을 관통하는 제1 본딩 패드들이 제공된다. 상기 제1 본딩 패드들 주위의 상기 하부 절연막 상에 상부 절연막이 제공된다. 상기 상부 절연막 및 상기 하부 절연막을 차례로 관통하며 상기 제1 본딩 패드들과 이격되고 상기 제1 본딩 패드들 보다 높은 레벨에 위치하는 상부면을 갖는 제2 본딩 패드들이 제공된다.

Description

본딩 패드 구조체를 갖는 전자 장치 및 그 제조방법{Electronic device having a bonding pad structure and method of fabrication thereof}
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 전자 장치의 제조방법을 나타낸 단면도들이다.
도 2는 본 발명의 다른 실시예에 따른 전자 장치의 제조방법을 나타낸 단면도이다.
본 발명은 전자장치 및 그 제조방법에 관한 것으로, 특히 본딩 패드 구조체를 갖는 전자 장치 및 그 제조방법에 관한 것이다.
최근, 전자 제품 및 통신 기기들은 소형화 및 고성능화하고 있다. 이러한 전자 제품 및 통신 기기들의 소형화 및 고성능화 경향에 따라, 전자 제품 및 통신기기들을 구성하는 반도체 칩과 같은 전자 장치들의 성능을 향상시키면서 크기를 감소시킬 수 있는 방안을 연구하고 있다. 반도체 칩과 같은 전자 장치들의 크기를 감소시키기 위하여, 반도체 제조기술은 미세 선폭 및 다층 배선 등으로 발달하고 있다. 특히, 다층의 금속배선들(multi-layered metal interconnection lines)을 채 택하는 반도체 제조기술이 널리 사용되고 있다. 상기 다층의 금속배선들은 상기 반도체 칩의 성능(performance)을 향상시키기 위하여 낮은 비저항(low resistivity) 및 높은 신뢰성(high reliability)을 갖는 다마신 배선 구조(damascene interconnect structure)의 구리 배선으로 형성한다.
미세 선폭 및 다층 배선에 대한 반도체 제조기술만으로는 반도체 칩과 같은 전자 장치의 크기를 감소시키는데 한계가 있다. 반도체 칩과 같은 전자 장치의 크기를 감소시키기 위하여 본딩 패드의 피치(pitch)를 감소시켜야 한다. 여기서, 상기 본딩 패드는 반도체 칩 및 인쇄회로기판을 전기적으로 연결하기 위한 본딩 와이어가 접촉하는 부분을 의미할 수 있다.
구리 배선을 채택하는 반도체소자의 본딩 패드 구조체에 대해 미국 특허 제6,794,752호에 "본딩 패드 구조체(Bonding pad structure)"라는 제목으로 리 등(Lee et al.)에 의해 개시된 바 있다. 리 등에 의하면 구리배선들을 형성하고, 상기 구리 배선들을 갖는 기판 상에 알루미늄막으로 이루어진 본딩 패드 구조체를 형성한다. 리 등에 따르면, 구리 배선을 채택함으로 반도체 칩과 같은 전자 장치의 성능을 향상시킬 수 있다. 상기 본딩 패드 구조체는 동일한 레벨에 복수개를 형성할 수 있다. 그러나, 서로 동일한 레벨에 위치하는 본딩 패드들 사이의 이격거리를 줄이는데 한계가 있으므로, 본딩 패드 피치를 감소시키는데 한계가 있다. 따라서, 본딩 패드들이 반도체 칩에서 차지하는 평면적을 줄이는데 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 본딩 패드 피치를 최소화할 수 있는 본딩 패드 구조체를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 본딩 패드 구조체를 갖는 전자 장치를 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 본딩 패드 구조체를 갖는 전자 장치의 제조방법을 제공하는데 있다.
본 발명의 일 양태에 따르면, 본딩 패드 피치를 최소화할 수 있는 본딩 패드 구조체를 제공한다. 상기 본딩 패드 구조체는 기판 상에 제공된 제1 본딩 패드를 포함한다. 상기 제1 본딩 패드와 이격되고 상기 제1 본딩 패드보다 높은 레벨에 위치하는 상부면을 갖는 제2 본딩 패드가 제공된다.
본 발명의 몇몇 실시예에서, 상기 제2 본딩 패드는 상기 제1 본딩 패드와 동일한 레벨에 위치하는 제1 영역 및 상기 제1 본딩 패드보다 높은 레벨에 위치하는 제2 영역을 가질 수 있다. 이때, 상기 제2 영역은 상기 제1 영역보다 큰 폭을 가질 수 있다.
다른 실시예에서, 상기 제1 본딩 패드 및 상기 제2 본딩 패드는 동일한 레벨에 위치하는 바닥면들을 가질 수 있다.
또 다른 실시예에서, 상기 제1 본딩 패드 및 상기 제2 본딩 패드 사이에 개재된 절연막을 더 포함하되, 상기 절연막은 상기 제1 본딩 패드 보다 높은 레벨에 위치하는 상부면을 가질 수 있다. 여기서, 상기 제2 본딩 패드는 상기 절연막 상부면의 일부분을 덮을 수 있다.
또 다른 실시예에서, 상기 제2 본딩 패드의 측벽 상에 제공된 절연성 스페이서를 더 포함할 수 있다. 상기 절연성 스페이서는 상기 제2 본딩 패드의 측벽을 덮으며 상기 제1 본딩 패드의 일부분을 덮을 수 있다.
본 발명의 다른 양태에 따르면, 본딩 패드 구조체를 갖는 전자 장치를 제공한다. 상기 전자 장치는 기판 상에 제공된 하부 절연막을 포함한다. 상기 하부 절연막을 관통하는 제1 본딩 패드들이 제공된다. 상기 제1 본딩 패드들 주위의 상기 하부 절연막 상에 상부 절연막이 제공된다. 상기 상부 절연막 및 상기 하부 절연막을 차례로 관통하며 상기 제1 본딩 패드들과 이격되고 상기 제1 본딩 패드들 보다 높은 레벨에 위치하는 상부면을 갖는 제2 본딩 패드들이 제공된다.
본 발명의 몇몇 실시예에서, 상기 기판 및 상기 하부 절연막 사이에 개재된 층간절연막 및 상기 층간절연막을 관통하는 금속 패턴들을 더 포함할 수 있다. 여기서, 상기 금속 패턴들은 상기 제1 본딩 패드들 및 상기 제2 본딩 패드들과 전기적으로 접속될 수 있다.
다른 실시예에서, 상기 제1 본딩 패드들의 각각은 상기 하부 절연막 상부면의 일부분을 덮을 수 있다.
또 다른 실시예에서, 상기 상부 절연막은 상기 제1 본딩 패드들의 상부면들의 일부분을 덮을 수 있다.
또 다른 실시예에서, 상기 제2 본딩 패드들은 상기 상부 절연막 상부면의 일부분을 덮을 수 있다.
또 다른 실시예에서, 상기 제2 본딩 패드들의 측벽들 상에 제공된 절연성 스 페이서들을 더 포함할 수 있다. 상기 절연성 스페이서는 상기 제2 본딩 패드들의 측벽들을 덮으며 상기 제1 본딩 패드들의 일부분을 덮을 수 있다.
본 발명의 또 다른 양태에 따르면, 본딩 패드 구조체를 갖는 전자 장치의 제조방법을 제공한다. 이 방법은 기판 상에 하부 절연막을 형성하는 것을 포함한다. 상기 하부 절연막을 관통하는 제1 본딩 패드들을 형성한다. 상기 제1 본딩 패드들을 갖는 기판 상에 상부 절연막을 형성한다. 상기 상부 절연막 및 상기 하부 절연막을 차례로 관통하는 제2 본딩 패드들을 형성한다. 상기 제2 본딩 패드들은 상기 제1 본딩 패드들과 이격됨과 아울러 상기 제1 본딩 패드들 보다 높은 레벨에 위치하는 상부면을 갖는다. 상기 제1 본딩 패드들의 상부면들을 노출시키기 위하여 상기 제2 본딩 패드들을 식각마스크로 이용하여 상기 상부 절연막을 식각한다.
본 발명의 몇몇 실시예에서, 상기 하부 절연막을 형성하기 전에, 상기 기판 상에 층간절연막을 형성하고, 상기 층간절연막 내에 금속 패턴들을 형성하는 것을 더 포함하되, 상기 금속 패턴들은 상기 제1 본딩 패드들 및 상기 제2 본딩 패드들과 전기적으로 접속할 수 있다.
다른 실시예에서, 상기 제1 본딩 패드들은 상기 하부 절연막 상부면의 일부분을 덮도록 형성할 수 있다.
또 다른 실시예에서, 상기 제2 본딩 패드들은 상기 상부 절연막 상부면의 일부분을 덮도록 형성할 수 있다.
또 다른 실시예에서, 상기 제1 본딩 패드들을 형성하는 것은 상기 하부 절연막을 패터닝하여 상기 하부 절연막을 관통하는 제1 패드 홀들을 형성하고, 상기 제 1 패드 홀들을 갖는 기판 상에 제1 패드 막을 형성하고, 상기 제1 패드 막을 패터닝하는 것을 포함할 수 있다.
한편, 상기 제1 패드 막을 형성한 후에, 상기 제1 패드 막 상에 제1 버퍼 막을 형성하고, 상기 제1 패드 막을 패터닝하는 동안에, 상기 제1 버퍼 막을 패터닝하여 상기 제1 본딩 패드들 상에 제1 버퍼 패턴들을 형성하고, 상기 제2 본딩 패드들을 식각마스크로 이용하여 상기 상부 절연막을 식각한 후에, 상기 제1 버퍼 패턴들을 제거하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 제2 본딩 패드들을 형성하는 것은 상기 상부 절연막 및 상기 하부 절연막을 패터닝하여 상기 상부 절연막 및 상기 하부 절연막을 관통하는 제2 패드 홀들을 형성하고, 상기 제2 패드 홀들을 갖는 기판 상에 제2 패드 막을 형성하고, 상기 제2 패드 막을 패터닝하는 것을 포함할 수 있다.
한편, 상기 제2 패드 막을 형성한 후에, 상기 제2 패드 막 상에 제2 버퍼 막을 형성하고, 상기 제2 패드 막을 패터닝하는 동안에, 상기 제2 버퍼 막을 패터닝하여 상기 제2 본딩 패드들 상에 제2 버퍼 패턴들을 형성하고, 상기 상부 절연막을 식각한 후에, 상기 제2 버퍼 패턴들을 제거하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 제2 본딩 패드들을 가지며 상기 제1 본딩 패드들의 상부면들이 노출된 기판 상에 스페이서 절연막을 형성하고, 상기 스페이서 절연막을 이방성 식각하여 상기 제2 본딩 패드들의 측벽들 상에 절연성 스페이서들을 형성하는 것을 더 포함할 수 있다. 여기서, 상기 절연성 스페이서들은 상기 제2 본딩 패드들의 측벽을 덮으면서 상기 제1 본딩 패드들의 일부분을 덮을 수 있다.
또 다른 실시예에서, 상기 제2 본딩 패드들을 형성한 후에, 상기 제2 본딩 패드들의 측벽 상에 절연성 스페이서들을 형성하는 것을 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 전자 장치의 제조방법을 설명하기 위한 단면도들이고, 도 2는 본 발명의 다른 실시예에 따른 전자 장치의 제조방법을 나타낸 단면도이다.
우선, 도 1e를 참조하여 본 발명의 실시예에 따른 전자 장치의 구조를 설명하기로 한다.
도 1e를 참조하면, 기판(100)이 제공된다. 상기 기판(100)은 도전성 영역을 갖는 반도체기판일 수 있다. 상기 기판(100) 상에 층간절연막(105)이 제공된다. 상기 층간절연막(105)은 실리콘 산화막으로 이루어질 수 있다. 한편, 상기 층간절연막(105)은 반도체소자의 동작속도를 향상시키기 위하여 실리콘 산화막보다 낮은 유 전상수를 갖는 저유전체막(low-k dielectric layer)으로 이루어질 수 있다. 예를 들어, 상기 저유전체막은 불소 함유된 실리콘 산화막(fluorine-doped silicate glass layer; FSG), 수소 함유된 실리콘 산화막(hydrogen silsesquioxane layer; HSQ) 또는 탄소 함유된 실리콘 산화막(methyl silsesquioxane layer; MSQ 또는 SiOC)으로 이루어질 수 있다.
상기 층간절연막(105)을 관통하며 상기 기판(100)의 소정영역과 접촉하는 제1 및 제2 금속 패턴들(110a, 110b)이 제공된다. 상기 제1 및 제2 금속 패턴들(110a, 110b)은 다마신 배선 구조체(damascene interconnect structure)일 수 있다. 예를 들어, 상기 제1 및 제2 금속 패턴들(110a, 110b)은 다마신 배선 구조의 구리 배선들(Cu interconnects)일 수 있다. 상기 제1 금속 배선들(110a) 및 상기 제2 금속 배선들(110b)은 반복적으로 배열될 수 있다. 즉, 상기 제1 금속 배선들(110a) 중 선택된 두 개의 상기 제1 금속 배선들(110a) 사이에 상기 제2 금속 배선들(110b) 중 선택된 하나의 배선이 위치할 수 있다.
상기 제1 및 제2 금속 패턴들(110a, 110b) 및 상기 층간절연막(105) 사이에 배선 장벽 패턴들(109)이 개재될 수 있다. 상기 배선 장벽 패턴들(109)은 타이타늄 질화막 또는 탄탈륨 질화막과 같은 금속 질화막을 포함할 수 있다. 상기 제1 및 제2 금속 패턴들(110a, 110b)이 구리막으로 이루어진 경우에, 상기 배선 장벽 패턴들(109)은 상기 제1 및 제2 금속 패턴들(110a, 110b) 내의 구리 원소가 상기 기판(100) 내로 확산하는 것을 방지할 수 있다.
상기 제1 및 제2 금속 패턴들(110a, 110b)을 갖는 기판 상에 차례로 적층된 절연성 장벽막(115) 및 하부 절연막(120)이 제공될 수 있다. 상기 절연성 장벽막(115)은 실리콘 질화막으로 이루어질 수 있다. 상기 하부 절연막(120)은 차례로 적층된 제1 절연막(117) 및 제2 절연막(118)으로 이루어질 수 있다. 상기 제1 절연막(117)은 실리콘 산화막을 포함할 수 있다. 상기 제2 절연막(118)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
상기 하부 절연막(120) 및 상기 절연성 장벽막(115)을 차례로 관통하여 상기 제1 금속 배선들(110a)과 전기적으로 접속된 제1 본딩 패드들(125)이 제공된다. 상기 제1 본딩 패드들(125)은 상기 하부 절연막(120)보다 높은 상부면을 가질 수 있다. 더 나아가, 상기 제1 본딩 패드들(125)은 상기 하부 절연막(120) 상부면의 일부분을 덮을 수 있다. 상기 제1 본딩 패드들(125)은 알루미늄막 또는 알루미늄 합금막으로 이루어질 수 있다. 상기 알루미늄 합금막은 알루미늄 원소(Al element) 및 구리 원소(Cu element)를 포함할 수 있다.
한편, 상기 제1 본딩 패드들(125)과 자기정렬되며 상기 제1 본딩 패드들(125) 하부에 위치하는 제1 장벽 패턴들(123)이 제공될 수 있다. 상기 제1 장벽 패턴들(123)은 타이타늄 질화막 또는 탄탈륨 질화막과 같은 금속 질화막을 포함할 수 있다.
상기 제1 본딩 패드들(125) 주위의 상기 하부 절연막(120) 상에 상부 절연막(130)이 제공될 수 있다. 상기 상부 절연막(130)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
상기 상부 절연막(130), 상기 하부 절연막(120) 및 상기 절연성 장벽막(115) 을 차례로 관통하며 상기 제2 금속 배선들(110b)과 전기적으로 접속된 제2 본딩 패드들(135)이 제공된다. 상기 제2 본딩 패드들(135)은 상기 제1 본딩 패드들(125)의 바닥면들과 동일한 레벨에 위치하는 바닥면들을 가질 수 있다. 상기 제2 본딩 패드들(135)의 각각은 상기 제1 본딩 패드들(125) 사이에 위치할 수 있다. 상기 제2 본딩 패드들(135) 및 상기 제1 본딩 패드들(125) 사이에는 상기 하부 절연막(120) 및 상기 상부 절연막(130)이 개재될 수 있다. 상기 제2 본딩 패드들(125)은 상기 제1 본딩 패드들(125)과 동일한 물질로 이루어질 수 있다.
상기 제2 본딩 패드들(135)은 상기 제1 본딩 패드들(125) 보다 높은 레벨에 위치하는 상부면을 갖는다. 그리고, 상기 제2 본딩 패드들(135)은 상기 상부 절연막(130) 상부면의 일부분을 덮을 수 있다. 따라서, 상기 제2 본딩 패드들(135)의 각각은 상기 제1 본딩 패드들(125)과 동일한 레벨에 위치하는 제1 영역 및 상기 제1 본딩 패드들(125)보다 높은 레벨에 위치하는 제2 영역을 가질 수 있다. 여기서, 상기 제2 영역은 상기 제1 영역보다 큰 폭을 가질 수 있다. 상기 제2 본딩 패드들(135)은 상기 제1 본딩 패드들(125)보다 높은 레벨에 위치하는 상기 제2 영역을 가지며, 상기 상부 절연막(130) 상부면의 일부분을 덮을 수 있다.
평면도로 보았을 때, 상기 제2 본딩 패드들(135) 및 상기 제1 본딩 패드들(125) 사이의 이격거리는 최소화될 수 있다. 예를 들어, 도 1e에 도시된 바와 같이 상기 제1 본딩 패드들(125)의 측벽 및 상기 제2 본딩 패드들(135)의 측벽은 실질적으로 동일한 수직선상에 있을 수 있다. 이와 같이, 상기 제1 본딩 패드들(125)의 측벽 및 상기 제2 본딩 패드들(135)의 측벽이 실질적으로 동일한 수직선상에 있 더라도, 상기 제1 본딩 패드들(125) 및 상기 제2 본딩 패드들(135) 사이에 전기적 쇼트가 발생할 수 없다. 그 이유는 상기 제1 본딩 패드들(125) 및 상기 제2 본딩 패드들(135) 사이에 상기 상부 절연막(130)이 개재되어 있기 때문이다.
따라서, 평면도로 보았을 때, 상기 제1 본딩 패드들(125) 및 상기 제2 본딩 패드들(135) 사이의 이격 거리를 최소화할 수 있기 때문에, 반도체 칩과 같은 전자 장치에서 본딩 패드들이 차지하는 평면적을 최소화할 수 있다. 그 결과, 전자 장치를 소형화시킬 수 있다.
한편, 상기 제2 본딩 패드들(135)과 자기정렬되며 상기 제2 본딩 패드들(135) 하부에 위치하는 제2 장벽 패턴들(133)이 제공될 수 있다. 상기 제2 장벽 패턴들(133)은 타이타늄 질화막 또는 탄탈륨 질화막과 같은 금속 질화막을 포함할 수 있다.
상기 제2 본딩 패드들(135)의 측벽들 상에 절연성 스페이서들(145)이 제공될 수 있다. 이와는 달리, 도 3에 도시된 바와 같이, 상기 제2 본딩 패드들(135)의 측벽들을 덮으며 상기 제1 본딩 패드들(125)의 일부분을 덮도록 하부로 연장된 절연성 스페이서들(245)이 제공될 수 있다. 상기 절연성 스페이서들(145, 245)은 상기 제1 본딩 패드들(135) 및 상기 제2 본딩 패드들(125) 사이의 전기적 쇼트를 방지할 수 있다. 상기 절연성 스페이서들(145, 245)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
다음으로, 도 1a 내지 도 1e를 참조하여 본 발명의 실시예에 따른 전자 장치 의 제조방법을 설명하기로 한다.
도 1a를 참조하면, 기판(100)을 준비한다. 상기 기판(100)은 도전성 영역을 포함하는 반도체기판일 수 있다. 그리고, 상기 기판(100)은 한 층 이상의 하부 금속 배선을 포함할 수 있다. 상기 기판(100) 상에 층간절연막(105)을 형성할 수 있다. 상기 층간절연막(105)은 실리콘 산화막으로 형성할 수 있다. 한편, 상기 층간절연막(105)은 반도체소자의 동작속도를 향상시키기 위하여 실리콘 산화막보다 낮은 유전상수를 갖는 저유전체막(low-k dielectric layer)으로 형성할 수 있다. 예를 들어, 상기 저유전체막은 불소 함유된 실리콘 산화막(fluorine-doped silicate glass layer; FSG), 수소 함유된 실리콘 산화막(hydrogen silsesquioxane layer; HSQ) 또는 탄소 함유된 실리콘 산화막(methyl silsesquioxane layer; MSQ 또는 SiOC)으로 형성할 수 있다.
상기 층간절연막(105)을 패터닝하여 비아 홀들 및/또는 트렌치들을 형성할 수 있다. 상기 비아 홀들 및/또는 상기 트렌치들의 내벽들에 배선 장벽 패턴들(109)을 형성할 수 있다. 이어서, 상기 배선 장벽 패턴들(109) 상에 상기 비아 홀들 및/또는 상기 트렌치들을 채우는 제1 및 제2 금속 패턴들(110a, 110b)을 형성할 수 있다. 상기 제1 및 제2 금속 패턴들(110a, 110b)은 상기 기판(100)의 소정영역과 전기적으로 접속될 수 있다. 상기 제1 및 제2 금속 패턴들(110a, 110b)은 구리 배선들(copper interconnects)일 수 있다. 상기 배선 장벽 패턴들(109)은 탄탈륨 질화막 또는 타이타늄 질화막과 같은 금속 질화막을 포함할 수 있다. 상기 배선 장벽 패턴들(109)은 상기 제1 및 제2 금속 패턴들(110a, 110b)의 금속 원소, 예를 들어 구리 원소가 상기 기판(100) 내로 침투하는 것을 방지할 수 있다. 상기 제1 금속 배선들(110a) 및 상기 제2 금속 배선들(110b)은 반복적으로 배열될 수 있다. 다시 말하면, 상기 제1 금속 배선들(110a) 중 선택된 두 개의 상기 제1 금속 배선들(110a) 사이에는 하나의 상기 제2 금속 배선(110b)이 위치할 수 있다.
상기 제1 및 제2 금속 패턴들(110a, 110b)을 갖는 기판 상에 차례로 적층된 절연성 장벽막(115) 및 하부 절연막(120)을 형성할 수 있다. 상기 절연성 장벽막(115)은 실리콘 질화막을 포함하도록 형성할 수 있다. 상기 하부 절연막(120)은 차례로 적층된 제1 절연막(117) 및 제2 절연막(118)으로 형성할 수 있다. 상기 제1 절연막(117)은 실리콘 산화막 또는 실리콘 질화막을 포함하도록 형성할 수 있다. 상기 제2 절연막(118)은 실리콘 산화막 또는 실리콘 질화막을 포함하도록 형성할 수 있다.
상기 하부 절연막(120) 및 상기 절연성 장벽막(115)을 차례로 패터닝하여 상기 제1 금속 패턴들(110a)을 노출시키는 제1 패드 홀들(120a)을 형성할 수 있다. 그 결과, 상기 제1 패드 홀들(120a) 사이에 위치하는 상기 제2 금속 패턴들(110b)들은 상기 차례로 적층된 상기 절연성 장벽막(115) 및 상기 하부 절연막(120)에 의해 덮일 수 있다.
도 1b를 참조하면, 상기 제1 패드 홀들(120a)을 갖는 기판 상에 차례로 적층된 제1 장벽막, 제1 패드막 및 제1 버퍼막을 형성할 수 있다. 상기 제1 장벽막은 탄탈륨 질화막 또는 타이타늄 질화막과 같은 금속 질화막을 포함하도록 형성할 수 있다. 상기 제1 패드막은 알루미늄막 또는 알루미늄 합금막으로 형성할 수 있다. 여기서, 상기 알루미늄 합금막은 알루미늄 원소 및 구리 원소를 포함할 수 있다. 상기 제1 버퍼막은 상기 제1 패드막과 다른 물질로 형성할 수 있다. 예를 들어, 상기 제1 버퍼 막은 금속 질화막으로 형성할 수 있다.
상기 차례로 적층된 상기 제1 장벽막, 상기 제1 패드막 및 상기 제1 버퍼막을 패터닝하여 상기 제1 금속 패턴들(110a) 상에 차례로 적층된 제1 장벽 패턴들(123), 제1 본딩 패드들(125) 및 제1 버퍼 패턴들(127)을 형성할 수 있다. 상기 제1 버퍼 패턴들(127)은 상기 제1 본딩 패드들(125)의 표면이 후속 공정들에 의해 손상되는 것을 방지할 수 있다. 더 나아가, 상기 제1 버퍼 패턴들(127)은 상기 제1 본딩 패드들(125)의 표면이 산화되는 것을 방지할 수 있다.
상기 차례로 적층된 상기 제1 장벽 패턴들(123), 상기 제1 본딩 패드들(125) 및 상기 제1 버퍼 패턴들(127)은 상기 제1 패드 홀들(120a)을 채울 수 있다. 상기 차례로 적층된 상기 제1 장벽 패턴들(123), 상기 제1 본딩 패드들(125) 및 상기 제1 버퍼 패턴들(127)은 상기 제1 패드 홀들(120a) 주위의 상기 하부 절연막(120) 상부면을 부분적으로 덮도록 형성할 수 있다. 그 결과, 상기 차례로 적층된 상기 제1 장벽 패턴들(123), 상기 제1 본딩 패드들(125) 및 상기 제1 버퍼 패턴들(127)은 상기 하부 절연막(120) 및 상기 절연성 장벽막(115)을 관통하며 상기 제1 금속 패턴들(110a)과 전기적으로 접속하고, 상기 하부 절연막(120) 보다 높은 레벨에 위치하는 상부면을 갖도록 형성될 수 있다. 따라서, 상기 제1 본딩 패드들(125)은 상기 하부 절연막(120) 보다 높은 레벨에 위치하는 영역을 가질 수 있다.
도 1c를 참조하면, 상기 차례로 적층된 상기 제1 장벽 패턴들(123), 상기 제 1 본딩 패드들(125) 및 상기 제1 버퍼 패턴들(127)을 갖는 기판 상에 상부 절연막(130)을 형성할 수 있다. 상기 상부 절연막은 실리콘 산화막 또는 실리콘 질화막을 포함하도록 형성할 수 있다. 이어서, 상기 상부 절연막(130), 상기 하부 절연막(120) 및 상기 절연성 장벽막(115)을 패터닝하여 상기 제2 금속 패턴들(110b)을 노출시키는 제2 패드 홀들(130a)을 형성할 수 있다.
도 1d를 참조하면, 상기 제2 패드 홀들(130a)을 갖는 기판 상에 차례로 적층된 제2 장벽막, 제2 패드막 및 제2 버퍼막을 형성할 수 있다. 상기 제2 장벽막은 타이타늄 질화막 또는 탄탈륨 질화막과 같은 금속 질화막을 포함하도록 형성할 수 있다. 상기 제2 패드막은 알루미늄막 또는 알루미늄 합금막으로 형성할 수 있다. 여기서, 상기 알루미늄 합금막은 알루미늄 원소 및 구리 원소를 포함할 수 있다. 상기 제2 버퍼막은 상기 제1 버퍼 패턴들(127)과 동일한 물질로 형성할 수 있다. 상기 제2 버퍼막 상에 마스크 패턴들(140)을 형성할 수 있다. 상기 마스크 패턴들(140)은 포토레지스트 패턴들로 형성할 수 있다.
상기 마스크 패턴들(140)을 식각마스크로 하여 상기 차례로 적층된 상기 제2 장벽막, 상기 제2 패드막 및 상기 제2 버퍼막을 식각하여 상기 제2 금속 패턴들(110b) 상에 차례로 적층된 제2 장벽 패턴들(133), 제2 본딩 패드들(135) 및 제2 버퍼 패턴들(137)을 형성할 수 있다. 상기 차례로 적층된 상기 제2 장벽 패턴들(133), 상기 제2 본딩 패드들(135) 및 상기 제2 버퍼 패턴들(137)은 상기 제2 패드 홀들(130a)을 채울 수 있다. 상기 차례로 적층된 상기 제2 장벽 패턴들(133), 상기 제2 본딩 패드들(135) 및 상기 제2 버퍼 패턴들(137)은 상기 제2 패드 홀 들(130a) 주위의 상기 상부 절연막(130) 상부면을 부분적으로 덮도록 형성할 수 있다. 그 결과, 상기 차례로 적층된 상기 제2 장벽 패턴들(133), 상기 제2 본딩 패드들(135) 및 상기 제2 버퍼 패턴들(137)은 상기 상부 절연막(130), 상기 하부 절연막(120) 및 상기 절연성 장벽막(115)을 관통하며 상기 제2 금속 패턴들(110b)과 전기적으로 접속하고, 상기 상부 절연막(130) 보다 높은 레벨에 위치하는 상부면을 갖도록 형성될 수 있다. 따라서, 상기 제2 본딩 패드들(135)은 상기 제1 본딩 패드들(125)과 동일한 레벨에 위치하는 제1 영역 및 상기 제1 본딩 패드들(135)보다 높은 레벨에 위치하는 제2 영역을 가질 수 있다. 여기서, 상기 제2 영역은 상기 제1 영역보다 큰 폭을 가질 수 있다.
도 1e를 참조하면, 상기 마스크 패턴들(140)을 제거할 수 있다. 이어서, 상기 차례로 적층된 상기 제2 장벽 패턴들(133), 상기 제2 본딩 패드들(135) 및 상기 제2 버퍼 패턴들(137)의 측벽들 상에 절연성 스페이서들(145)을 형성할 수 있다. 상기 절연성 스페이서들(145)은 상기 상부 절연막(130)에 대하여 식각선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 상부 절연막(130)을 실리콘 산화막으로 형성하는 경우에, 상기 절연성 스페이서들(145)은 실리콘 질화막으로 형성할 수 있다.
상기 절연성 스페이서들(145) 및 상기 제2 버퍼 패턴들(137)을 식각마스크로 이용하여 상기 제1 버퍼 패턴들(127)이 노출될 때까지 상기 상부 절연막(130)을 식각할 수 있다. 따라서, 상기 상부 절연막(130)을 식각하는 동안에, 상기 제1 및 제2 본딩 패드들(125, 135)의 상부 표면은 상기 제1 및 제2 버퍼 패턴들(도 1d의 127, 137)에 의해 보호될 수 있다. 이어서, 상기 제1 버퍼 패턴들(127) 및 상기 제2 버퍼 패턴들(137)을 제거하여 상기 제1 본딩 패드들(125) 및 상기 제2 본딩 패드들(135)을 노출시킬 수 있다.
이와는 달리, 도 2에 도시된 바와 같이 상기 마스크 패턴들(140)을 제거한 후에, 상기 제2 버퍼 패턴들(137)을 식각마스크로 이용하여 상기 제1 버퍼 패턴들(127)이 노출될 때까지 상기 상부 절연막(130)을 식각할 수 있다. 이어서, 상기 상부 절연막(130)을 식각하여 상기 제1 버퍼 패턴들(127)이 노출된 기판 상에 스페이서 절연막을 형성할 수 있다. 계속해서, 상기 스페이서 절연막을 이방성 식각하여 절연성 스페이서들(245)을 형성할 수 있다. 여기서, 상기 절연성 스페이서들(245)은 상기 제2 본딩 패드들(135)의 측벽들을 덮으며 아래로 연장될 수 있다. 평면도로 보았을 때, 상기 제2 본딩 패드들(135)의 측벽들 및 상기 제1 본딩 패드들(135)의 측벽들 사이의 거리가 상기 절연성 스페이서들(245)의 두께와 같거나 좁다면, 상기 제1 본딩 패드들(135)의 일부분이 상기 절연성 스페이서들(245)에 의해 덮일 수 있다.
상술한 바와 같이, 본 발명은 서로 인접하는 본딩 패드들 사이의 이격거리를 최소화할 수 있는 본딩 패드 구조체 및, 상기 본딩 패드 구조체를 갖는 전자 장치 및 그 제조 방법들을 제시한다. 그러나, 본 발명은 상술한 실시예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수도 있다. 예를 들어, 도 2e에 도시된 상기 제1 및 제2 본딩 패드들(125, 135)은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어진 것이므로, 상기 제1 및 제2 본딩 패드들(125, 135)은 도 2e에 도시된 형상에 한정되지 않고 본 발명의 사상 내에서 다른 형태로 구체화될 수도 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 본딩 패드 피치를 최소화할 수 있다. 따라서, 반도체 칩과 같은 전자 장치에서 본딩 패드들이 차지하는 평면적을 최소화할 수 있다. 그 결과, 전자 장치의 크기를 줄일 수 있다.

Claims (25)

  1. 기판;
    상기 기판 상에 제공된 제1 본딩 패드;
    상기 제1 본딩 패드와 이격되고 상기 제1 본딩 패드보다 높은 레벨에 위치하는 상부면을 갖는 제2 본딩 패드; 및
    상기 제1 본딩 패드 및 상기 제2 본딩 패드 사이에 개재되며 상기 제1 본딩 패드 보다 높은 레벨에 위치하는 상부면을 갖는 절연막을 포함하되,
    상기 제1 본딩 패드 및 상기 제2 본딩 패드는 동일한 레벨에 위치하는 바닥면들을 갖는 본딩 패드 구조체.
  2. 제 1 항에 있어서,
    상기 제2 본딩 패드는 상기 제1 본딩 패드와 동일한 레벨에 위치하는 제1 영역 및 상기 제1 본딩 패드보다 높은 레벨에 위치하는 제2 영역을 갖되, 상기 제2 영역은 상기 제1 영역보다 큰 폭을 갖는 것을 특징으로 하는 본딩 패드 구조체.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제2 본딩 패드는 상기 절연막 상부면의 일부분을 덮는 것을 특징으로 하는 본딩 패드 구조체.
  6. 제 1 항에 있어서,
    상기 제2 본딩 패드의 측벽 상에 제공된 절연성 스페이서를 더 포함하는 본딩 패드 구조체.
  7. 제 6 항에 있어서,
    상기 절연성 스페이서는 상기 제2 본딩 패드의 측벽을 덮으며 상기 제1 본딩 패드의 일부분을 덮는 것을 특징으로 하는 본딩 패드 구조체.
  8. 기판;
    상기 기판 상에 제공된 하부 절연막;
    상기 하부 절연막을 관통하는 제1 본딩 패드들;
    상기 제1 본딩 패드들 주위의 상기 하부 절연막 상에 제공된 상부 절연막;
    상기 상부 절연막 및 상기 하부 절연막을 차례로 관통하며 상기 제1 본딩 패드들과 이격되고 상기 제1 본딩 패드들 보다 높은 레벨에 위치하는 상부면을 갖는 제2 본딩 패드들;
    상기 기판 및 상기 하부 절연막 사이에 개재된 층간절연막; 및
    상기 층간절연막을 관통하며 상기 제1 본딩 패드들 및 상기 제2 본딩 패드들과 전기적으로 접속된 금속 패턴들을 포함하는 전자 장치.
  9. 삭제
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 제1 본딩 패드들의 각각은 상기 하부 절연막 상부면의 일부분을 덮는 것을 특징으로 하는 전자 장치.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 상부 절연막은 상기 제1 본딩 패드들의 상부면들의 일부분을 덮는 것을 특징으로 하는 전자 장치.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 제2 본딩 패드들은 상기 상부 절연막 상부면의 일부분을 덮는 것을 특징으로 하는 전자 장치.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 절연성 스페이서는 상기 제2 본딩 패드들의 측벽들을 덮으며 상기 제1 본딩 패드들의 일부분을 덮는 것을 특징으로 하는 전자 장치.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    기판을 준비하고,
    상기 기판 상에 하부 절연막을 형성하고,
    상기 하부 절연막을 관통하는 제1 본딩 패드들을 형성하고,
    상기 제1 본딩 패드들을 갖는 기판 상에 상부 절연막을 형성하고,
    상기 상부 절연막 및 상기 하부 절연막을 차례로 관통하는 제2 본딩 패드들을 형성하되, 상기 제2 본딩 패드들은 상기 제1 본딩 패드들과 이격됨과 아울러 상기 제1 본딩 패드들 보다 높은 레벨에 위치하는 상부면을 갖고,
    상기 제1 본딩 패드들의 상부면들을 노출시키기 위하여 상기 제2 본딩 패드들을 식각마스크로 이용하여 상기 상부 절연막을 식각하는 것을 포함하는 전자 장치의 제조방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 하부 절연막을 형성하기 전에,
    상기 층간절연막 내에 금속 패턴들을 형성하는 것을 더 포함하되, 상기 금속 패턴들은 상기 제1 본딩 패드들 및 상기 제2 본딩 패드들과 전기적으로 접속하는 것을 특징으로 하는 전자 장치의 제조방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 제1 본딩 패드들은 상기 하부 절연막 상부면의 일부분을 덮도록 형성하는 것을 특징으로 하는 전자 장치의 제조방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 제2 본딩 패드들은 상기 상부 절연막 상부면의 일부분을 덮도록 형성하는 것을 특징으로 하는 전자 장치의 제조방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 제1 본딩 패드들을 형성하는 것은
    상기 하부 절연막을 패터닝하여 상기 하부 절연막을 관통하는 제1 패드 홀들을 형성하고,
    상기 제1 패드 홀들을 갖는 기판 상에 제1 패드 막을 형성하고,
    상기 제1 패드 막을 패터닝하는 것을 포함하는 전자 장치의 제조방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    상기 제1 패드 막을 형성한 후에, 상기 제1 패드 막 상에 제1 버퍼 막을 형성하고,
    상기 제1 패드 막을 패터닝하는 동안에, 상기 제1 버퍼 막을 패터닝하여 상기 제1 본딩 패드들 상에 제1 버퍼 패턴들을 형성하고,
    상기 제2 본딩 패드들을 식각마스크로 이용하여 상기 상부 절연막을 식각한 후에, 상기 제1 버퍼 패턴들을 제거하는 것을 더 포함하는 전자 장치의 제조방법.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 제2 본딩 패드들을 형성하는 것은
    상기 상부 절연막 및 상기 하부 절연막을 패터닝하여 상기 상부 절연막 및 상기 하부 절연막을 관통하는 제2 패드 홀들을 형성하고,
    상기 제2 패드 홀들을 갖는 기판 상에 제2 패드 막을 형성하고,
    상기 제2 패드 막을 패터닝하는 것을 포함하는 전자 장치의 제조방법.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제 21 항에 있어서,
    상기 제2 패드 막을 형성한 후에, 상기 제2 패드 막 상에 제2 버퍼 막을 형성하고,
    상기 제2 패드 막을 패터닝하는 동안에, 상기 제2 버퍼 막을 패터닝하여 상기 제2 본딩 패드들 상에 제2 버퍼 패턴들을 형성하고,
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 제2 본딩 패드들을 가지며 상기 제1 본딩 패드들의 상부면들이 노출된 기판 상에 스페이서 절연막을 형성하고,
    상기 스페이서 절연막을 이방성 식각하여 상기 제2 본딩 패드들의 측벽들 상에 절연성 스페이서들을 형성하는 것을 더 포함하는 전자 장치의 제조방법.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제 23 항에 있어서,
    상기 절연성 스페이서들은 상기 제2 본딩 패드들의 측벽을 덮으면서 상기 제1 본딩 패드들의 일부분을 덮는 것을 특징으로 하는 전자 장치의 제조방법.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 제2 본딩 패드들을 형성한 후에,
    상기 제2 본딩 패드들의 측벽 상에 절연성 스페이서들을 형성하는 것을 더 포함하는 전자 장치의 제조방법.
KR1020070016525A 2007-02-16 2007-02-16 본딩 패드 구조체를 갖는 전자 장치 및 그 제조방법 KR100893939B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070016525A KR100893939B1 (ko) 2007-02-16 2007-02-16 본딩 패드 구조체를 갖는 전자 장치 및 그 제조방법
US12/010,807 US7745255B2 (en) 2007-02-16 2008-01-30 Bonding pad structure, electronic device having a bonding pad structure and methods of fabricating the same
US12/662,608 US20100208441A1 (en) 2007-02-16 2010-04-26 Bonding pad structure, electronic device having a bonding pad structure and methods of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070016525A KR100893939B1 (ko) 2007-02-16 2007-02-16 본딩 패드 구조체를 갖는 전자 장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20080076508A KR20080076508A (ko) 2008-08-20
KR100893939B1 true KR100893939B1 (ko) 2009-04-21

Family

ID=39705955

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070016525A KR100893939B1 (ko) 2007-02-16 2007-02-16 본딩 패드 구조체를 갖는 전자 장치 및 그 제조방법

Country Status (2)

Country Link
US (2) US7745255B2 (ko)
KR (1) KR100893939B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011216771A (ja) * 2010-04-01 2011-10-27 Rohm Co Ltd 半導体装置およびその製造方法
KR101677739B1 (ko) 2010-09-29 2016-11-21 삼성전자주식회사 반도체 패키지 및 그의 제조방법
US20220352441A1 (en) * 2021-04-30 2022-11-03 Meta Platforms Technologies, Llc Cu pads for reduced dishing in low temperature annealing and bonding

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163635A (ja) * 1996-11-28 1998-06-19 Sony Corp プリント配線板
JP2001326241A (ja) * 2000-05-16 2001-11-22 Oki Electric Ind Co Ltd ボンディングパッド及び半導体チップ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5001829A (en) * 1990-01-02 1991-03-26 General Electric Company Method for connecting a leadless chip carrier to a substrate
KR970005240B1 (ko) 1990-09-22 1997-04-14 주식회사 엘지화학 유화베이스와 그의 제조방법
US6794752B2 (en) * 1998-06-05 2004-09-21 United Microelectronics Corp. Bonding pad structure
TWI313507B (en) * 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
TW504792B (en) * 2001-04-06 2002-10-01 United Microelectronics Corp Method to form metal fuse
JP3910598B2 (ja) * 2004-03-04 2007-04-25 松下電器産業株式会社 樹脂封止型半導体装置およびその製造方法
KR100927256B1 (ko) * 2004-07-09 2009-11-16 엘지전자 주식회사 제너다이오드가 집적된 발광소자 서브마운트 제작방법
US7323406B2 (en) * 2005-01-27 2008-01-29 Chartered Semiconductor Manufacturing Ltd. Elevated bond-pad structure for high-density flip-clip packaging and a method of fabricating the structures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163635A (ja) * 1996-11-28 1998-06-19 Sony Corp プリント配線板
JP2001326241A (ja) * 2000-05-16 2001-11-22 Oki Electric Ind Co Ltd ボンディングパッド及び半導体チップ

Also Published As

Publication number Publication date
US20100208441A1 (en) 2010-08-19
US7745255B2 (en) 2010-06-29
KR20080076508A (ko) 2008-08-20
US20080197511A1 (en) 2008-08-21

Similar Documents

Publication Publication Date Title
US8039963B2 (en) Semiconductor device having seal ring structure
KR100679572B1 (ko) 반도체 장치의 제조 방법
KR100791080B1 (ko) 금속 패드 구조체를 갖는 전자 장치 및 그 제조방법
KR20170014875A (ko) 반도체 소자의 제조 방법
CN112838070B (zh) 内连线结构、内连线布局结构及其制作方法
US6372635B1 (en) Method for making a slot via filled dual damascene low k interconnect structure without middle stop layer
US6015751A (en) Self-aligned connection to underlayer metal lines through unlanded via holes
US7999392B2 (en) Multilayer wiring structure, semiconductor device, pattern transfer mask and method for manufacturing multilayer wiring structure
US8324731B2 (en) Integrated circuit device
US8030779B2 (en) Multi-layered metal interconnection
KR100893939B1 (ko) 본딩 패드 구조체를 갖는 전자 장치 및 그 제조방법
KR100787371B1 (ko) 전극 및 반도체 장치 제조 방법
US6429116B1 (en) Method of fabricating a slot dual damascene structure without middle stop layer
KR20030063217A (ko) 반도체 장치 및 그 제조 방법
KR100871551B1 (ko) 반도체 소자 및 그 제조방법
KR20050065744A (ko) 반도체 소자의 금속 배선 구조 및 그 제조 방법
KR100770541B1 (ko) 반도체 소자 및 그 제조 방법
KR100714623B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100591134B1 (ko) 반도체 소자의 제조 방법
JP3999940B2 (ja) 半導体装置の製造方法
KR20230153111A (ko) 컨택 저항 감소를 위한 다층 배선 연결 구조 및 이의 제조방법
KR101037420B1 (ko) 반도체 소자의 형성 방법
KR100712817B1 (ko) 반도체 장치 및 그 형성 방법
JP4282425B2 (ja) 銅配線の形成方法および銅配線の形成された半導体ウエハ
KR20000044952A (ko) 반도체 소자의 금속 배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee