TWI767138B - 具有絕緣電容的積體電路裝置及其製造方法 - Google Patents

具有絕緣電容的積體電路裝置及其製造方法 Download PDF

Info

Publication number
TWI767138B
TWI767138B TW108129569A TW108129569A TWI767138B TW I767138 B TWI767138 B TW I767138B TW 108129569 A TW108129569 A TW 108129569A TW 108129569 A TW108129569 A TW 108129569A TW I767138 B TWI767138 B TW I767138B
Authority
TW
Taiwan
Prior art keywords
metal layer
layer
dielectric
integrated circuit
opening
Prior art date
Application number
TW108129569A
Other languages
English (en)
Other versions
TW202017194A (zh
Inventor
林正基
Original Assignee
源芯半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 源芯半導體股份有限公司 filed Critical 源芯半導體股份有限公司
Publication of TW202017194A publication Critical patent/TW202017194A/zh
Application granted granted Critical
Publication of TWI767138B publication Critical patent/TWI767138B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125—Reinforcing structures
    • H01L2224/02126—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05181—Tantalum [Ta] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05681—Tantalum [Ta] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49107—Connecting at different heights on the semiconductor or solid-state body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一種積體電路裝置包括基底、絕緣電容以及打線接墊。絕緣電容設置於基底上且包括下金屬層、介電層以及上金屬層。介電層位於下金屬層與上金屬層之間。打線接墊設置於基底上且包括第一金屬層與第二金屬層。打線接墊具有開口區與邊緣區。第二金屬層設置於第一金屬層上，且於開口區中與第一金屬層接觸，介電層延伸至邊緣區且堆疊配置於邊緣區的第一金屬層與第二金屬層之間。

Description

具有絕緣電容的積體電路裝置及其製造方法
本發明是有關於一種積體電路裝置及其製造方法，且特別是有關於一種具有絕緣電容的積體電路裝置及其製造方法。
金屬-絕緣體-金屬（metal-insulator-metal，MIM）電容器已經廣泛地應用在例如混合信號電路、類比電路、射頻（radio frequency，RF）電路、動態隨機存取記憶體（dynamic random access memory，DRAM）、嵌入式DRAM以及邏輯運算電路的功能電路中。舉例來說，在混合信號電路中，電容器可用以當作去耦電容器或高頻噪音濾波器。若用在電源電路中，可做為直流隔離元件或能量儲存器。然而，在電源電路的直流隔離元件應用中，欲隔離的電壓越大，MIM電容器的絕緣體就要越厚，方能提供高崩潰電壓（breakdown voltage）使電容器維持直流隔離功能。
然而，在高壓應用下（例如電容器兩端電壓差大於2千伏特），MIM電容器的絕緣體厚度需求隨之增加，而厚的絕緣體易使得半導體裝置容易在打線製程中被碰傷，或是導致打線結構與半導體裝置的接墊連接不完全。
再者，半導體裝置的接墊區通常為佈局金屬的延伸，厚度較薄，如果在接墊區下方配置電路元件，容易在打線製程中因打線應力而損及電路元件。因此，習知技術會避免在接墊區下方配置電路，導致半導體裝置面積的浪費。
為了解決上述問題，本發明提供一種具有絕緣電容的積體電路裝置，其可增加打線接墊的厚度以降低阻抗，並提升打線接墊對於打線應力的承受程度。
本發明提供一種具有絕緣電容的積體電路裝置的製造方法，其同時形成絕緣電容的上金屬層與打線接墊的第二金屬層，以節省製造成本。
本發明提供一種積體電路裝置包括基底、絕緣電容以及打線接墊。絕緣電容設置於基底上且包括下金屬層、介電層以及上金屬層。介電層位於下金屬層與上金屬層之間。打線接墊設置於基底上且包括第一金屬層與第二金屬層。打線接墊具有開口區與邊緣區，第二金屬層設置於第一金屬層上，且於開口區中與第一金屬層接觸。介電層延伸至邊緣區且堆疊配置於邊緣區的第一金屬層與第二金屬層之間。
在本發明的一實施例中，上述的積體電路裝置還包括：第一打線接頭、第二打線接頭以及至少一主動元件。第一打線接頭位於打線接墊上。第二打線接頭位於絕緣電容上。至少一主動元件位於基底與打線接墊之間。
在本發明的一實施例中，第二金屬層與上金屬層為同一製程製作。
在本發明的一實施例中，下金屬層與第一金屬層位於同一水平高度。
在本發明的一實施例中，介電層的厚度大於上金屬層的厚度。
在本發明的一實施例中，介電層包括複合層結構。複合層結構包括第一介電材料與第二介電材料。第一介電材料與第二介電材料具有不同的介電常數。
本發明提供另一種積體電路裝置包括功能電路、第一接腳以及第二接腳。第一接腳通過絕緣電容耦接至功能電路。第二接腳通過打線接墊與內連線耦接至功能電路。絕緣電容包括下金屬層、上金屬層以及位於下金屬層與上金屬層之間的介電層。打線接墊包括第一金屬層與第二金屬層且具有開口區與邊緣區，第二金屬層設置於第一金屬層上，且於開口區中與第一金屬層接觸，介電層延伸至邊緣區且堆疊配置於邊緣區的第一金屬層與第二金屬層之間。
在本發明的一實施例中，下金屬層與第一金屬層彼此分離。
本發明提供一種積體電路裝置的製造方法，其步驟如下。提供基底，其定義有打線接墊區與絕緣電容區。於絕緣電容區中的基底上形成下金屬層。於下金屬層上共形地形成第一介電層。於打線接墊區中的第一介電層上形成第一金屬層。於第一金屬層上共形地形成第二介電層。圖案化第二介電層，以於打線接墊區中形成暴露出第一金屬層的接墊開口。形成第二金屬層，其步驟包括：形成第一部分，以接觸第一金屬層，第一部分沿著接墊開口的側壁共形地延伸，並覆蓋第二介電層的部分頂面；以及形成與第一部分彼此分離的第二部分，其與絕緣電容區的下金屬層重疊。
在本發明的一實施例中，於打線接墊區中形成暴露出第一金屬層的接墊開口的方法包括：在第二介電層上形成光阻圖案；形成第一開口；以及形成位於第一開口下方的第二開口，第一開口的最大寬度大於第二開口的最大寬度。
基於上述，本發明提供一種具有絕緣電容的積體電路裝置，其具有厚介電層以達到高壓絕緣的功效。另外，本發明的積體電路裝置增加打線接墊的厚度以降低阻抗，並提升打線接墊對於打線應力的承受程度。此外，本發明還提供一種具有絕緣電容的積體電路裝置的製造方法，其同時形成絕緣電容的上金屬層與打線接墊的第二金屬層，以節省製造成本。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
參照本實施例的附圖以更全面地闡述本發明。然而，本發明也可以各種不同的形式體現，而不應限於本文中所述的實施例。附圖中的層與區域的厚度會為了清楚起見而放大。相同或相似的標號表示相同或相似的元件，以下段落將不再一一贅述。
圖1是本發明的第一實施例的一種積體電路裝置的俯視示意圖。圖2是圖1的等效電路示意圖。
請參照圖1與圖2，第一實施例的積體電路裝置10包括功能電路200以及多個接腳A、B、C、D、E、F、G、H、I、J（以下簡稱為接腳A-J）。在一實施例中，功能電路200可以是具有多種功能的電路元件，例如是混合信號電路、類比電路、RF電路、DRAM、嵌入式DRAM、邏輯運算電路以及電源轉換電路等。
如圖1所示，接腳A-J分別配置在功能電路200旁。具體來說，接腳A、F、H分別通過絕緣電容CA 、CF 、CH 以及內連線（interconnects）211a、211f、211h耦接至功能電路200。另外，接腳B、C、D、E、G、I、J則是通過打線接墊111與內連線211b、211c、211d、211g、211i、211j耦接至功能電路200。在圖1中，兩個接腳D、E可共用同一內連線211d，但本發明不以此為限。在其他實施例中，也可三個或更多個接腳共用同一內連線。
在一實施例中，內連線211（其包括211a、211b、211c、211d、211f、211g、211h、211i、211j）的材料包括導體材料（例如金屬、阻障（barrier）金屬等合適導體材料），且內連線211通過後段製程（BEOL）來形成。在一些實施例中，內連線211彼此分隔，而不會直接連接。在替代實施例中，如圖1所示，內連線211可通過功能電路200電性連接在一起。在其他實施例中，內連線211可位於不同水平高度或是相同水平高度。
圖3A至圖3K是沿著圖1的線I-I’的製造流程的剖面示意圖。
請參照圖3A，本實施例提供一種積體電路裝置10（如圖3K所示）的製造方法，其步驟如下。提供基底100。基底100定義有打線接墊區R1與絕緣電容區R2。在一實施例中，基底100例如是半導體基底或是半導體化合物基底。在本實施例中，基底100為矽基底。
如圖3A所示，基底100中具有隔離結構101。在一實施例中，隔離結構101可以是場氧化物（field oxide，FOX）或是淺溝渠隔離結構（shallow trench isolation，STI）。雖然圖3A僅示出2個隔離結構101，但本發明不以此為限。在其他實施例中，隔離結構101的數量可依需求來調整。
在打線接墊區R1中的基底100上形成主動元件102。在一實施例中，主動元件102可以是電晶體、二極體、記憶體等類似元件。雖然圖3A僅示出1個主動元件102，但本發明不以此為限。在其他實施例中，主動元件102的數量可以是1個、2個或多個。
接著，在基底100上形成介電層104。介電層104自絕緣電容區R2延伸至打線接墊區R1且覆蓋主動元件102。在一實施例中，介電層104的材料包括氧化矽、氮化矽、氮氧化矽或其組合。介電層104的形成方法可以是，但不限於化學氣相沉積法（chemical vapor deposition，CVD）。
請參照圖3B，在介電層104上全面性地形成下金屬材料層106。下金屬材料層106自絕緣電容區R2延伸至打線接墊區R1。在一實施例中，下金屬材料層106的材料包括Cu、Al、AlCu、Ti、TiN、Ta、TaN或其組合。下金屬材料層106的形成方法可以是，但不限於物理氣相沉積法（physical vapor deposition，PVD）。
請參照圖3B與圖3C，圖案化下金屬材料層106，以於絕緣電容區R2中的基底100（或介電層104）上形成下金屬層106a。
請參照圖3D，在介電層104上共形地形成介電層108。介電層108（其可視為第一介電層）自打線接墊區R1延伸至絕緣電容區R2，且共形地覆蓋下金屬層106a。在一實施例中，介電層108的材料包括氧化矽、氮化矽、氮氧化矽或其組合。介電層108的形成方法可以是，但不限於CVD。在替代實施例中，介電層108與介電層104的材料可以相同或是不同。
接著，在介電層108上全面性地形成第一金屬材料層110。第一金屬材料層110共形地覆蓋介電層108。在一實施例中，第一金屬材料層110的材料包括Cu、Al、AlCu、Ti、TiN、Ta、TaN或其組合。第一金屬材料層110的形成方法可以是，但不限於PVD。
請參照圖3D與圖3E，圖案化第一金屬材料層110，以於打線接墊區R1中的介電層108上形成第一金屬層110a。如圖3E所示，第一金屬層110a對應於主動元件102。也就是說，第一金屬層110a位於主動元件102的正上方。
請參照圖3F，在介電層108上共形地形成介電層112。介電層112（其可視為第二介電層）自絕緣電容區R2延伸至打線接墊區R1，且共形地覆蓋第一金屬層110a。在一實施例中，介電層112的材料包括氧化矽、氮化矽、氮氧化矽或其組合。介電層112的形成方法可以是，但不限於CVD。在替代實施例中，介電層112與介電層108的材料可以是相同或是不同。
請參照圖3F與圖3G，圖案化介電層112，以於打線接墊區R1中形成接墊開口114。接墊開口114暴露出第一金屬層110a的部分頂面。具體來說，接墊開口114包括第一開口114a與位於第一開口114a下方的第二開口114b。在一實施例中，接墊開口114的形成方法包括：在介電層112上形成光阻圖案（未示出）；以光阻圖案為罩幕，進行等向性蝕刻製程，以形成第一開口114a；接著進行非等向性蝕刻製程，以形成第二開口114b；以及移除光阻圖案。在此情況下，如圖3G所示，第一開口114a與第二開口114b連通。第一開口114a呈碗狀，其具有弧形的側壁。第二開口114b的剖面輪廓呈矩形，其具有實質上垂直於第一金屬層110a的頂面的側壁。在一實施例中，第一開口114a的最大寬度W1大於第二開口114b的最大寬度W2。
請參照圖3H，在介電層112上全面性地形成第二金屬材料層116。第二金屬材料層116共形地覆蓋介電層112的頂面、接墊開口114的側壁以及第一金屬層110a的部分頂面。在一實施例中，第二金屬材料層116的材料包括Cu、Al、AlCu、Ti、TiN、Ta、TaN或其組合。第二金屬材料層116的形成方法可以是，但不限於是PVD。
請參照圖3H與圖3I，圖案化第二金屬材料層116，以形成第二金屬層118。具體來說，如圖3I所示，第二金屬層118包括彼此分離的第一部分118a與第二部分118b。第一部分118a（其可視為第二金屬層）位於打線接墊區R1中的基底100上。第一部分118a接觸第一金屬層110a的部分頂面，且沿著接墊開口114的側壁共形地延伸，並覆蓋介電層112的部分頂面。另一方面，第二部分118b（其可視為上金屬層）位於絕緣電容區R2中的基底100上，且與下金屬層106a重疊。也就是說，第二部分118b位於下金屬層106a的正上方。在一實施例中，介電層112的厚度T1約為4至6微米（μm）；第二部分（或上金屬層）118b的厚度T2約為3至5 μm。在另一實施例中，介電層112的厚度T1大於第二部分（或上金屬層）118b的厚度T2，但本發明不以此為限。
請參照圖3J，在介電層112上全面性地形成保護材料層120。保護材料層120共形地覆蓋介電層112與第二金屬層118。具體來說，保護材料層120可以是複合層結構，其包括第一保護材料層120a與位於第一保護材料層120a上的第二保護材料層120b。但本發明不以此為限，在其他實施例中，保護材料層120可以是3層或更多層的複合層結構。在一實施例中，第一保護材料層120a為氧化物層（例如是氧化矽）；而第二保護材料層120b為氮化物層（例如是氮化矽）；上述兩者的形成方法可以是，但不限於是CVD。但本發明不以此為限，在其他實施例中，第一保護材料層120a與第二保護材料層120b可以是相同材料或是不同材料。在替代實施例中，第二保護材料層120b的緻密度高於第一保護材料層120a的緻密度，以更進一步地阻擋外部的水氣及氧氣。
請參照圖3J與圖3K，圖案化保護材料層120，以形成保護層122。保護層122暴露出第二金屬層118的部分頂面。保護層122包括第一保護層122a與位於第一保護層122a上的第二保護層122b。在此情況下，如圖3K所示，打線接墊區R1中的第一金屬層110a與第一部分118a接觸以形成打線接墊111。打線接墊111具有開口區111a與邊緣區111b。開口區111a由接墊開口114所定義，而邊緣區111b環繞開口區111a的邊緣。介電層112延伸至邊緣區111b且堆疊配置於邊緣區111b的第一金屬層110a與第一部分（以下稱為第二金屬層）118a之間。
另一方面，絕緣電容區R2中的第二部分（以下稱為上金屬層）118b、下金屬層106a以及兩者之間的介電層113（其包括部分介電層108、112）可形成絕緣電容CA 。在本實施例中，由厚的介電層113所構成的絕緣電容CA 可達到超高壓絕緣的功效。也就是說，本實施例的絕緣電容CA 可應用在超高壓半導體元件中。於此，所謂的超高壓半導體元件可以是耐受2千伏特（V）以上的半導體元件。在一實施例中，介電層113的厚度約為5至6 μm。在替代實施例中，第二金屬層118a與上金屬層118b是同時形成的，也就是說，第二金屬層118a與上金屬層118b源自於相同材料與相同製程。
如圖3K所示，形成保護層122之後，在打線接墊111上形成第一打線接頭（first welding head）130與第一焊線132（其可視為接腳B），並在絕緣電容CA 上第二打線接頭140與第二焊線142（其可視為接腳A）。在一實施例中，第一打線接頭130、第一焊線132、第二打線接頭140以及第二焊線142的材料包括金屬，其可例如是Cu、Au、Ni或其組合。舉例來說，第一打線接頭130、第一焊線132、第二打線接頭140以及第二焊線142的材料皆可為金屬Cu，相較於金屬Au，其可降低製程成本。第一打線接頭130、第一焊線132、第二打線接頭140以及第二焊線142的形成方法可以是打線製程，其為本領域技術人員所熟知，於此便不再詳述。
值得注意的是，如圖3K所示，本實施例將第二金屬層118a形成在第一金屬層110a上，可增加打線接墊111的厚度，以降低打線接墊111的阻抗。同時，可防止打線應力（即形成第一焊接頭130與第一焊線132時的應力）損傷打線接墊111下方的電路元件（例如主動元件102），從而適用電路位於接墊下方（circuit under pad）的設計規則。因此，本實施例的積體電路裝置10使積體電路的電路配置更有彈性。另一方面，在形成第二金屬層118a時也同時形成絕緣電容CA 的上金屬層118b，可減少製程步驟並降低製程成本。另外，第一金屬層110a不用再考慮維持厚度以抵抗打線應力，厚度也可進一步降低以達到更小的線寬，進而縮小整體積體電路裝置10的面積。此外，本實施例的第二金屬層118a沿著接墊開口114的側壁共形地延伸，以形成包覆接墊開口114的尖角的圓角結構（rounding structure）118c，進而避免後續打線時第一打線接頭130與第一焊線132被碰傷所導致的製程缺陷。如此一來，本實施例便可提升打線穩定度，以增加良率。
圖4是本發明的第二實施例的一種積體電路裝置的剖面示意圖。
請參照圖4，第二實施例的積體電路裝置20與第一實施例的積體電路裝置10相似。上述兩者不同之處在於：積體電路裝置20的下金屬層110a2與第一金屬層110a位於同一水平高度（at a same level）處。於此，所謂「同一水平高度」是指下金屬層110a2與第一金屬層110a是同時形成的，也就是說，下金屬層110a2與第一金屬層110a源自於相同材料與相同製程。詳細地說，在圖案化第一金屬材料層110（如圖3D所示）之後，第一金屬層110a1形成在打線接墊區R1中的介電層108上，而下金屬層110a2則是形成在絕緣電容區R2中的介電層108上。在此情況下，如圖4所示，絕緣電容區R2中的上金屬層118b、下金屬層110a2以及兩者之間的介電層115（其包括部分介電層112）可形成絕緣電容C2。在本實施例中，同時形成絕緣電容C2的下金屬層110a2以及打線接墊111的第一金屬層110a可減少製程步驟，進而節省製程成本。
圖5是本發明的第三實施例的一種積體電路裝置的剖面示意圖。
請參照圖5，第三實施例的積體電路裝置30與第一實施例的積體電路裝置10相似。上述兩者不同之處在於：積體電路裝置30的介電層112’是複合層結構，其包括兩個第一介電材料112a、112c與兩者之間的第二介電材料112b。在一實施例中，第一介電材料112a、112c與第二介電材料112b具有不同的介電常數。舉例來說，第一介電材料112a、112c的材料可以氧化物（例如氧化矽），而第二介電材料112b的材料則可以是氮化物（例如氮化矽），以形成ONO結構，藉此提升介電層112’的電性隔離效果。但本發明不以此為限，在其他實施例中，介電層112’也可以ON、ONNO、ONONO等各種複合層結構。
如圖5所示，絕緣電容區R2中的上金屬層118b、下金屬層106a以及兩者之間的介電層117（其包括部分介電層108、112’）可形成絕緣電容C3。相較於圖3K的積體電路裝置10，具有高介電常數（k>4）的第二介電材料112b可增加絕緣電容C3的電容值，以提升效能。
綜上所述，本發明提供一種具有絕緣電容的積體電路裝置，其具有厚介電層以達到超高壓絕緣的功效。另外，本發明的積體電路裝置增加打線接墊的厚度以降低阻抗，並提升打線接墊對於打線應力的承受程度。此外，本發明還提供一種具有絕緣電容的積體電路裝置的製造方法，其同時形成絕緣電容的上金屬層與打線接墊的第二金屬層，以節省製造成本。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、20、30:積體電路裝置 100:基底 101:隔離結構 102:主動元件 104、108、112、112’、113、115、117:介電層 106:下金屬材料層 106a、110a2:下金屬層 110:第一金屬材料層 110a、110a1:第一金屬層 111:打線接墊 111a:開口區 111b:邊緣區 112a、112c:第一介電材料 112b:第二介電材料 114:接墊開口 114a:第一開口 114b:第二開口 116:第二金屬材料層 118:第二金屬層 118a:第一部分 118b:第二部分 118c:圓角結構 120:保護材料層 120a:第一保護材料層 120b:第二保護材料層 122:保護層 122a:第一保護層 122b:第二保護層 130:第一打線接頭 132:第一焊線 140:第二打線接頭 142:第二焊線 200:功能電路 211、211a、211b、211c、211d、211f、211g、211h、211i、211j:內連線 A、B、C、D、E、F、G、H、I、J:接腳 CA、CF、CH、C2、C3:絕緣電容 R1:打線接墊區 R2:絕緣電容區 T1、T2:厚度 W1:第一開口的最大寬度 W2:第二開口的最大寬度
圖1是本發明的第一實施例的一種積體電路裝置的俯視示意圖。 圖2是圖1的等效電路示意圖。 圖3A至圖3K是沿著圖1的線I-I’的製造流程的剖面示意圖。 圖4是本發明的第二實施例的一種積體電路裝置的剖面示意圖。 圖5是本發明的第三實施例的一種積體電路裝置的剖面示意圖。
10:積體電路裝置
100:基底
101:隔離結構
102:主動元件
104、108、112、113:介電層
106a:下金屬層
110a:第一金屬層
111:打線接墊
111a:開口區
111b:邊緣區
114:接墊開口
114a:第一開口
114b:第二開口
118:第二金屬層
118a:第一部分
118b:第二部分
118c:圓角結構
122:保護層
122a:第一保護層
122b:第二保護層
130:第一打線接頭
132:第一焊線
140:第二打線接頭
142:第二焊線
A、B:接腳
CA:絕緣電容
R1:打線接墊區
R2:絕緣電容區

Claims (10)

  1. 一種積體電路裝置，包括： 基底； 絕緣電容，設置於所述基底上且包括下金屬層、介電層以及上金屬層，其中所述介電層位於所述下金屬層與所述上金屬層之間；以及 打線接墊，設置於所述基底上且包括第一金屬層與第二金屬層，所述打線接墊具有開口區與邊緣區，其中所述第二金屬層設置於所述第一金屬層上，且於所述開口區中與所述第一金屬層接觸，所述介電層延伸至所述邊緣區且堆疊配置於所述邊緣區的所述第一金屬層與所述第二金屬層之間。
  2. 如申請專利範圍第1項所述的積體電路裝置，更包括： 第一打線接頭，位於所述打線接墊上； 第二打線接頭，位於所述絕緣電容上；以及 至少一主動元件位於所述基底與所述打線接墊之間。
  3. 如申請專利範圍第1項所述的積體電路裝置，其中所述第二金屬層與所述上金屬層為同一製程製作。
  4. 如申請專利範圍第1項所述的積體電路裝置，其中所述下金屬層與所述第一金屬層位於同一水平高度。
  5. 如申請專利範圍第1項所述的積體電路裝置，其中所述介電層的厚度大於所述上金屬層的厚度。
  6. 如申請專利範圍第1項所述的積體電路裝置，其中所述介電層包括複合層結構，所述複合層結構包括第一介電材料與第二介電材料，所述第一介電材料與所述第二介電材料具有不同的介電常數。
  7. 一種積體電路裝置，包括： 功能電路； 第一接腳，通過絕緣電容耦接至所述功能電路；以及 第二接腳，通過打線接墊與內連線耦接至所述功能電路， 其中所述絕緣電容包括下金屬層、上金屬層以及位於所述下金屬層與所述上金屬層之間的介電層， 其中所述打線接墊包括第一金屬層與第二金屬層且具有開口區與邊緣區，其中所述第二金屬層設置於所述第一金屬層上，且於所述開口區中與所述第一金屬層接觸，所述介電層延伸至所述邊緣區且堆疊配置於所述邊緣區的所述第一金屬層與所述第二金屬層之間。
  8. 如申請專利範圍第7項所述的積體電路裝置，其中所述下金屬層與所述第一金屬層彼此分離。
  9. 一種積體電路裝置的製造方法，包括： 提供基底，其定義有打線接墊區與絕緣電容區； 於所述絕緣電容區中的所述基底上形成下金屬層； 於所述下金屬層上共形地形成第一介電層； 於所述打線接墊區中的所述第一介電層上形成第一金屬層； 於所述第一金屬層上共形地形成第二介電層； 圖案化所述第二介電層，以於所述打線接墊區中形成暴露出所述第一金屬層的接墊開口；以及 形成第二金屬層，包括： 形成第一部分，以接觸所述第一金屬層，所述第一部分沿著所述接墊開口的側壁共形地延伸，並覆蓋所述第二介電層的部分頂面；以及 形成與所述第一部分彼此分離的第二部分，其與所述絕緣電容區的所述下金屬層重疊。
  10. 如申請專利範圍第9項所述的積體電路裝置的製造方法，其中於所述打線接墊區中形成暴露出所述第一金屬層的所述接墊開口的方法包括： 在所述第二介電層上形成光阻圖案； 形成第一開口；以及 形成位於所述第一開口下方的第二開口，其中所述第一開口的最大寬度大於所述第二開口的最大寬度。
TW108129569A 2018-10-18 2019-08-20 具有絕緣電容的積體電路裝置及其製造方法 TWI767138B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201811215085.X 2018-10-18
CN201811215085.XA CN111081675B (zh) 2018-10-18 2018-10-18 具有绝缘电容的集成电路装置及其制造方法

Publications (2)

Publication Number Publication Date
TW202017194A TW202017194A (zh) 2020-05-01
TWI767138B true TWI767138B (zh) 2022-06-11

Family

ID=70308737

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108129569A TWI767138B (zh) 2018-10-18 2019-08-20 具有絕緣電容的積體電路裝置及其製造方法

Country Status (2)

Country Link
CN (1) CN111081675B (zh)
TW (1) TWI767138B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11929317B2 (en) 2020-12-07 2024-03-12 Macom Technology Solutions Holdings, Inc. Capacitor networks for harmonic control in power devices
IT202100014180A1 (it) * 2021-05-31 2022-12-01 St Microelectronics Srl Circuito elettronico integrato includente una piastra di campo per la riduzione locale del campo elettrico e relativo processo di fabbricazione

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150102395A1 (en) * 2013-10-11 2015-04-16 Jae-hwa Park Semiconductor device including decoupling capacitor and method of forming the same
US9691684B2 (en) * 2013-07-25 2017-06-27 Samsung Electronics Co., Ltd. Integrated circuit device including through-silicon via structure and decoupling capacitor and method of manufacturing the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7271083B2 (en) * 2004-07-22 2007-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. One-transistor random access memory technology compatible with metal gate process
CN100547781C (zh) * 2004-11-30 2009-10-07 联华电子股份有限公司 转接焊垫设于有源电路正上方的集成电路结构
CN100485931C (zh) * 2006-01-19 2009-05-06 力晶半导体股份有限公司 半导体元件及其制造方法
CN101290897A (zh) * 2007-04-18 2008-10-22 联华电子股份有限公司 接触垫以及制作接触垫的方法
US8445353B1 (en) * 2009-09-29 2013-05-21 National Semiconductor Corporation Method for integrating MIM capacitor and thin film resistor in modular two layer metal process and corresponding device
CN102446914B (zh) * 2010-10-08 2013-09-11 大中积体电路股份有限公司 具有额外电容结构的半导体组件及其制作方法
CN103208472B (zh) * 2012-01-12 2016-03-02 稳懋半导体股份有限公司 具有三维元件的复合物半导体集成电路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9691684B2 (en) * 2013-07-25 2017-06-27 Samsung Electronics Co., Ltd. Integrated circuit device including through-silicon via structure and decoupling capacitor and method of manufacturing the same
US20150102395A1 (en) * 2013-10-11 2015-04-16 Jae-hwa Park Semiconductor device including decoupling capacitor and method of forming the same

Also Published As

Publication number Publication date
TW202017194A (zh) 2020-05-01
CN111081675A (zh) 2020-04-28
CN111081675B (zh) 2024-04-12

Similar Documents

Publication Publication Date Title
US8866260B2 (en) MIM decoupling capacitors under a contact pad
US10170539B2 (en) Stacked capacitor with enhanced capacitance
US7411240B2 (en) Integrated circuits including spacers that extend beneath a conductive line
KR102669885B1 (ko) 반도체 소자
CN107799503A (zh) 具有mim电容器的半导体器件
KR102544894B1 (ko) 트렌치 커패시터 수율 개선을 위한 트렌치 패턴
TWI767138B (zh) 具有絕緣電容的積體電路裝置及其製造方法
US11715757B2 (en) Three-dimensional metal-insulator-metal (MIM) capacitor
US7579643B2 (en) Capacitor having high electrostatic capacity, integrated circuit device including the capacitor and method of fabricating the same
KR100402819B1 (ko) 캐패시터와 그의 형성 방법
US20240274653A1 (en) Metal-insulator-metal structure
KR100897824B1 (ko) 엠아이엠(ｍｉｍ) 캐패시터와 그의 제조방법
US20230207614A1 (en) Metal-insulator-metal (mim) capacitor including an insulator cup and laterally-extending insulator flange
US12015052B2 (en) Metal-insulator-metal (MIM) capacitor module including a cup-shaped structure with a rounded corner region
US11094624B2 (en) Semiconductor device having capacitor
KR100947923B1 (ko) 반도체 소자의 캐패시터 및 그 형성 방법
JP3729680B2 (ja) 半導体装置の製造方法および半導体装置
US20230395649A1 (en) Metal-insulator-metal (mim) capacitor module
US11798904B2 (en) Semiconductor structure, redistribution layer (RDL) structure, and manufacturing method thereof
US10825768B2 (en) Semiconductor device including resistor structure
TWI642123B (zh) 多層結構與其製造方法及對應其之接觸結構
KR100947928B1 (ko) 반도체 소자의 캐패시터 및 그 형성 방법
KR100569720B1 (ko) 금속-절연체-금속 커패시터 및 그 제조 방법
KR100591171B1 (ko) 금속 절연체 금속 캐패시터 및 그 제조 방법