IT202100014180A1 - Circuito elettronico integrato includente una piastra di campo per la riduzione locale del campo elettrico e relativo processo di fabbricazione - Google Patents

Circuito elettronico integrato includente una piastra di campo per la riduzione locale del campo elettrico e relativo processo di fabbricazione Download PDF

Info

Publication number
IT202100014180A1
IT202100014180A1 IT102021000014180A IT202100014180A IT202100014180A1 IT 202100014180 A1 IT202100014180 A1 IT 202100014180A1 IT 102021000014180 A IT102021000014180 A IT 102021000014180A IT 202100014180 A IT202100014180 A IT 202100014180A IT 202100014180 A1 IT202100014180 A1 IT 202100014180A1
Authority
IT
Italy
Prior art keywords
dielectric
field plate
region
layer
passivation structure
Prior art date
Application number
IT102021000014180A
Other languages
English (en)
Inventor
Elisabetta Pizzi
Dario Ripamonti
Matteo Patelmo
Fabrizio Fausto Renzo Toia
Simone Dario Mariani
Original Assignee
St Microelectronics Srl
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by St Microelectronics Srl filed Critical St Microelectronics Srl
Priority to IT102021000014180A priority Critical patent/IT202100014180A1/it
Priority to US17/824,566 priority patent/US20220384585A1/en
Publication of IT202100014180A1 publication Critical patent/IT202100014180A1/it

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F17/0013—Printed inductances with stacked layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F2017/0086—Printed inductances on semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125—Reinforcing structures
    • H01L2224/02126—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/0214—Structure of the auxiliary member
    • H01L2224/02141—Multilayer auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/0218—Structure of the auxiliary member
    • H01L2224/02181—Multilayer auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02233—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body not in direct contact with the bonding area
    • H01L2224/02255—Shape of the auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05012—Shape in top view
    • H01L2224/05015—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

DESCRIZIONE
del brevetto per invenzione industriale dal titolo:
?CIRCUITO ELETTRONICO INTEGRATO INCLUDENTE UNA PIASTRA DI CAMPO PER LA RIDUZIONE LOCALE DEL CAMPO ELETTRICO E RELATIVO PROCESSO DI FABBRICAZIONE?
La presente invenzione ? relativa a un circuito elettronico integrato includente una piastra di campo, la quale consente di ridurre localmente il campo elettrico; inoltre, la presente invenzione ? relativa al corrispondente processo di fabbricazione.
Come ? noto, oggigiorno sono disponibili numerosi tipi di circuiti elettronici integrati, i quali includono strati di materiale dielettrico che devono essere dimensionati in modo opportuno, al fine di sostenere i campi elettrici che, in uso, si sviluppano all?interno dei circuiti elettronici integrati, senza che si verifichi il cosiddetto fenomeno della rottura (?breakdown?) incontrollata del materiale dielettrico.
Ad esempio, sono noti circuiti elettronici integrati che includono, ciascuno, un corrispondente componente elettronico passivo ad alta tensione (?high-voltage?), quale ad esempio un condensatore, il quale a sua volta include una coppia di piastre conduttive, tra cui ? interposto materiale dielettrico. In tal caso, il circuito elettronico integrato viene progettato in modo che, quando soggetto a tensioni che cadono all?interno di un intervallo di funzionamento previsto, non si verifichi la rottura del materiale dielettrico interposto tra le piastre. Tuttavia, il campo elettrico pu? raggiungere valori critici non solo all?interno del materiale dielettrico interposto tra le piastre (anche noto come strato dielettrico attivo), ma anche in corrispondenza di altre porzioni di materiale dielettrico che formano il circuito elettronico integrato. In particolare, ? noto come i circuiti elettronici integrati includano strutture di contatto, le quali consentono di collegare ohmicamente i circuiti elettronici integrati al mondo esterno. Tali strutture di contatto includono parti conduttive, anche note come piazzole (?pad?), e regioni di passivazione, queste ultime essendo soggette ad elevati campi elettrici che si generano in prossimit? degli spigoli delle piazzole ed essendo quindi a rischio di rottura dielettrica incontrollata.
A tal proposito, ? stato proposto di realizzare le piazzole in nickel e palladio, i quali vengono cresciuti per via elettrochimica e consentono di formare piazzole aventi profili smussati, con conseguente riduzione del campo elettrico locale, rispetto a quanto si avrebbe in presenza di piazzole con spigoli pi? accentuati. Tuttavia, non sempre l?adozione di tali materiali risulta possibile, ad esempio a causa dei vincoli tecnologici imposti dal processo di fabbricazione o dei vincoli di costo. Inoltre, l?esigenza di ridurre i campi elettrici ? sentita non solo per quanto concerne le piazzole di contatto e le regioni dielettriche circostanti, bens? pi? in generale. A tal proposito, ? noto che i circuiti elettronici integrati dispongono di diversi livelli di metallizzazione; ci? premesso, ? sentita l?esigenza di controllare e, dove possibile, ridurre i campi elettrici che si sviluppano nelle regioni dielettriche che sovrastano il livello di metallizzazione pi? elevato, cio? il livello di metallizzazione frontale.
Scopo della presente invenzione ? quindi quello di fornire un circuito elettronico integrato che soddisfi almeno in parte le summenzionate esigenze.
Secondo la presente invenzione vengono forniti un circuito elettronico integrato ed un processo di fabbricazione, come definiti nelle rivendicazioni allegate.
Per una migliore comprensione della presente invenzione ne vengono ora descritte forme di realizzazione preferite, a puro titolo di esempio non limitativo, con riferimento ai disegni allegati, nei quali:
- le figure 1, 3, 14, 16, 17, 18 e 21 mostrano schematicamente sezioni trasversali di circuiti elettronici integrati;
- la figura 2 mostra schematicamente una vista dall?alto di porzioni del circuito elettronico integrato mostrato in figura 1;
- le figure 4-9 mostrano schematicamente sezioni trasversali del circuito elettronico mostrato in figura 1, durante fasi successive di un procedimento di fabbricazione;
- le figure 10-13 mostrano schematicamente sezioni trasversali del circuito elettronico mostrato in figura 3, durante fasi successive di un procedimento di fabbricazione;
- la figura 15 mostra schematicamente una vista dall?alto di parti del circuito elettronico integrato mostrato in figura 16; e
- le figure 19-20 mostrano schematicamente sezioni trasversali del circuito elettronico mostrato in figura 18, durante fasi di un procedimento di fabbricazione.
La figura 1 mostra un circuito elettronico integrato 1, il quale comprende un corpo principale 2 ed una struttura frontale 4.
A titolo puramente esemplificativo, il corpo principale 2 comprende un corpo dielettrico 6, il quale comprende un primo ed un secondo strato interno 8, 10, i quali sono rispettivamente formati, ad esempio, da ossido.
Il primo strato interno 8 sovrasta, in contatto diretto, il secondo strato interno 10 ed ? delimitato superiormente da una prima superficie intermedia Sint1. Il secondo strato dielettrico 10 ? delimitato inferiormente da una prima superficie inferiore Sb1.
Il corpo dielettrico 6 comprende inoltre uno stack 11 di strati inferiori, disposto al di sotto del secondo strato interno 10. In particolare, lo stack 11 comprende un primo, un secondo, un terzo, un quarto ed un quinto strato inferiore 12, 14, 16, 18, 20, i quali sono disposti in successione.
In maggior dettaglio, il primo strato inferiore 12 ? formato ad esempio da ossido ed ? disposto al di sotto del secondo strato interno 10, con cui ? in contatto diretto.
Il secondo strato inferiore 14 ? formato ad esempio da materiale dielettrico (ad esempio, ossido), ? disposto tra il primo ed il terzo strato inferiore 12, 16, con i quali ? in contatto diretto, ed ? delimitato inferiormente da una seconda superficie inferiore Sb2.
Il terzo strato inferiore 16 ? formato ad esempio da materiale dielettrico (ad esempio, ossido) ed ? disposto tra il secondo ed il quarto strato inferiore 14, 18.
Il quarto strato inferiore 18 ? formato ad esempio da materiale dielettrico (ad esempio, ossido), ? disposto tra il terzo ed il quinto strato inferiore 16, 20 ed ? delimitato inferiormente da una terza superficie inferiore Sb3.
Il quinto strato inferiore 20 ? formato ad esempio da materiale dielettrico (ad esempio, ossido) e sovrasta, in contatto diretto, una regione inferiore 22 del corpo principale 2, la quale ? formata da un substrato di materiale semiconduttore (ad esempio, silicio).
A titolo puramente esemplificativo, il circuito elettronico integrato 1 comprende inoltre una prima, una seconda ed una terza metallizzazione inferiore 25, 24, 23, le quali sono formate, ad esempio, da alluminio ed appartengono a corrispondenti livelli di metallizzazione del circuito elettronico integrato 1.
La terza metallizzazione inferiore 23 si estende nel secondo strato interno 10, a partire dalla prima superficie inferiore Sb1, senza attraversarlo interamente; la seconda metallizzazione inferiore 24 si estende nel secondo strato inferiore 14, a partire dalla seconda superficie inferiore Sb2, senza attraversarlo interamente; e la prima metallizzazione inferiore 25 si estende nel quarto strato inferiore 18, a partire dalla terza superficie inferiore Sb3, senza attraversarlo interamente. Sempre senza alcuna perdita di generalit?, la terza e la seconda metallizzazione inferiore 23, 24 sono poste in contatto elettrico tra loro da una pluralit? di prime vie conduttive 26, che si estendono verticalmente attraverso il primo strato inferiore 12 e parte del secondo strato inferiore 14. Similmente, la seconda e la prima metallizzazione inferiore 24, 25 sono poste in contatto elettrico tra loro da una pluralit? di seconde vie conduttive 27, che si estendono verticalmente attraverso il terzo strato inferiore 16 e parte del quarto strato inferiore 18.
Il circuito elettronico integrato 1 comprende inoltre una regione conduttiva superiore (?top conductive region?) 30, formata ad esempio da rame, la quale si estende al di sopra della prima superficie intermedia Sint1, in contatto diretto con il sottostante primo strato interno 8. La regione conduttiva superiore 30 appartiene al cosiddetto livello pi? alto di metallizzazione (?top metallization level?) del circuito elettronico integrato 1, cio? appartiene al livello di metallizzazione che viene contattato per consentire l?accoppiamento elettrico con il mondo esterno. La regione conduttiva superiore 30 appartiene quindi ad un livello di metallizzazione superiore rispetto ai livelli di metallizzazione a cui appartengono, rispettivamente, la prima, la seconda e la terza metallizzazione inferiore 25, 24, 23.
Senza alcuna perdita di generalit?, si assume che la regione conduttiva superiore 30 abbia una forma cilindrica, come visibile in figura 2; inoltre, la regione conduttiva superiore 30 ? delimitata superiormente ed inferiormente da, rispettivamente, una prima superficie superiore Stop1 e una superficie di base Sbot, quest?ultima essendo delimitata da un rispettivo spigolo 99 di forma approssimativamente circolare.
Inoltre, il corpo dielettrico 6 comprende un primo ed un secondo strato superiore 32, 34. Il primo strato superiore 32 ? formato ad esempio da nitruro di silicio, si estende al di sopra della prima superficie intermedia Sint1, in contatto diretto con il primo strato interno 8, ed ? attraversato dalla regione conduttiva superiore 30. In particolare, il primo strato superiore 32 circonda lateralmente, in contatto diretto, una porzione inferiore della regione conduttiva superiore 30.
Il secondo strato superiore 34 ? formato ad esempio da ossido TEOS e sovrasta, in contatto diretto, il primo strato superiore 32. Inoltre, il secondo strato superiore 34 ? delimitato superiormente da una seconda superficie intermedia Sint2 approssimativamente piana ed ? attraversato dalla regione conduttiva superiore 30. In particolare, il secondo strato superiore 34 circonda lateralmente, in contatto diretto, una porzione superiore della regione conduttiva superiore 30. Inoltre, in prima approssimazione si verifica che la prima superficie superiore Stop1 ? complanare con la seconda superficie intermedia Sint2; in prima approssimazione, la superficie di base Sbot ? complanare con la prima superficie intermedia Sint1.
La struttura frontale 4 comprende una prima passivazione 35, la quale include una rispettiva prima regione di passivazione 37 e una rispettiva seconda regione di passivazione 39.
La prima regione di passivazione 37 ? formata ad esempio da nitruro di silicio 37 ed ha forma di corona circolare, in vista dall?alto. Inoltre, la prima regione di passivazione 37 si estende, in contatto diretto, al di sopra di una porzione periferica della regione conduttiva superiore 30, oltre che al di sopra di una porzione del secondo strato superiore 34 che circonda lateralmente la summenzionata porzione superiore della regione conduttiva superiore 30. Inoltre, la prima regione di passivazione 37 delimita lateralmente una porzione inferiore di un prima apertura W1, che si affaccia su una porzione centrale della regione conduttiva superiore 30. La prima apertura W1 ha forma approssimativamente circolare, in vista dall?alto.
La seconda regione di passivazione 39 ? formata ad esempio da ossido TEOS ed ha forma di corona circolare, in vista dall?alto. Inoltre, la seconda regione di passivazione 39 si estende al di sopra della prima regione di passivazione 37, con cui ? in contatto diretto. In prima approssimazione, in vista dall?alto la seconda regione di passivazione 39 ha la medesima forma della prima regione di passivazione 37. In aggiunta, la seconda regione di passivazione 39 delimita lateralmente una porzione superiore della prima apertura W1.
La struttura frontale 4 comprende inoltre un regione conduttiva frontale 40, la quale ? formata da un materiale conduttore (ad esempio, alluminio) ed in vista dall?alto ha una forma circolare. Come spiegato nel seguito, la regione conduttiva frontale 40 funge da piastra di campo (?field plate?).
In dettaglio, la regione conduttiva frontale 40 ? formata da una rispettiva porzione interna 42, da una rispettiva porzione intermedia 44 e da una rispettiva porzione esterna 46, le quali formano un unico pezzo.
In prima approssimazione, la porzione interna 42 della regione conduttiva frontale 40 ha forma circolare, in vista dall?alto, come mostrato in figura 2. Inoltre, una parte centrale (indicata con 42A) della porzione interna 42 della regione conduttiva frontale 40 si estende all?interno della prima apertura W1, in modo da sovrastare, in contatto diretto, la summenzionata porzione centrale della regione conduttiva superiore 30. Una parte periferica (indicata con 42B) della porzione interna 42 della regione conduttiva frontale 40 sovrasta, in contatto diretto, la seconda regione di passivazione 39. Inoltre, la parte periferica 42B della porzione interna 42 della regione conduttiva frontale 40 delimita lateralmente una seconda apertura W2, la quale si affaccia sulla parte centrale 42A della porzione interna 42 della regione conduttiva frontale 40.
La porzione intermedia 44 della regione conduttiva frontale 40 ? interposta tra la parte periferica 42B della porzione interna 42 della regione conduttiva frontale 40 e la porzione esterna 46 e riveste lateralmente, cio? circonda lateralmente in contatto diretto, la prima e la seconda regione di passivazione 37, 39.
La porzione esterna 46 della regione conduttiva frontale 40 ? disposta all?esterno della porzione intermedia 44 e sovrasta, in contatto diretto, una porzione del secondo strato superiore 34. In altre parole, la porzione esterna 46 funge da porzione terminale della regione conduttiva frontale 40. Inoltre, la prima apertura W1 e l?insieme formato dalla porzione intermedia 44 e dalla porzione esterna 46 della regione conduttiva frontale 40 sono disposti su lati opposti della prima passivazione 35.
In pratica, la regione conduttiva frontale 40 ha la forma di un cappuccio (?cap?), il quale sovrasta la regione conduttiva superiore 30. Inoltre, la porzione esterna 46 della regione conduttiva frontale 40 ? delimitata lateralmente da una parete P, la quale in prima approssimazione ? verticale ed ? delimitata superiormente da uno spigolo E, il quale in prima approssimazione ha forma circolare.
In maggior dettaglio, assumendo un sistema di riferimento ortogonale XYZ con assi X e Y paralleli alla prima ed alla seconda superficie intermedia Sint1, Sint2, e riferendosi alla terza superficie superiore Stop3 per indicare la superficie piana e approssimativamente parallela al piano XY che delimita superiormente la summenzionata parte periferica 42B della porzione interna 42 della regione conduttiva frontale 40, si verifica che lo spigolo E si trova ad una altezza, misurata lungo Z, inferiore rispetto all?altezza a cui si trova la terza superficie superiore Stop3. In altre parole, la parte periferica 42B della porzione interna 42 della regione conduttiva frontale 40 e la porzione esterna 46 sono verticalmente sfalsate. In tal modo, in prima approssimazione, la porzione esterna 46 e la parte periferica 42B della porzione interna 42 della regione conduttiva frontale 40 formano le pedate di un gradino, la cui alzata ? rappresentata dalla porzione intermedia 44 della regione conduttiva frontale 40, tale gradino essendo discendente verso l?esterno.
La struttura frontale 4 comprende inoltre una seconda passivazione 50, la quale include un primo ed un secondo strato di passivazione superiore 52, 54.
Il primo strato di passivazione superiore 52 ? formato ad esempio da ossido TEOS e sovrasta, in contatto diretto, la regione conduttiva frontale 40 e le porzioni del secondo strato superiore 34 lateralmente sfalsate rispetto alla regione conduttiva frontale 40. Il primo strato di passivazione superiore 52 si estende anche all?interno della seconda apertura W2, riempiendola.
Il secondo strato di passivazione superiore 54 ? formato ad esempio da nitruro di silicio e sovrasta, in contatto diretto, il primo strato di passivazione superiore 52.
Un foro 57 si estende verticalmente attraverso una porzione del secondo strato di passivazione superiore 54 ed una sottostante porzione del primo strato di passivazione superiore 52, in modo da esporre una porzione della parte centrale 42A della porzione interna 42 della regione conduttiva frontale 40. In particolare, la parte centrale 42A della porzione interna 42 della regione conduttiva frontale 40 ? delimitata superiormente da una superficie approssimativamente piana, alla quale nel seguito ci si riferisce come alla seconda superficie superiore Stop2; il foro 57 lascia esposta una porzione della seconda superficie superiore Stop2.
La porzione esposta della seconda superficie superiore Stop2 contatta (ad esempio mediante saldatura) elettricamente un filo conduttore 60 che si estende nel foro 57, in modo da realizzare, in modo di per s? noto, un cosiddetto ?wire bonding? e consentire il collegamento elettrico del circuito elettronico integrato 1 al mondo esterno, ad esempio per polarizzare la regione conduttiva superiore 30.
La seconda passivazione 50 comprende inoltre una regione di passivazione esterna 62, anche nota come ?molding compound? e formata ad esempio da un composto organicoplastico. La regione di passivazione esterna 62 riveste, in contatto diretto, il secondo strato di passivazione superiore 54 e riempie il foro 57. Il filo conduttivo 60 si estende attraverso la regione di passivazione esterna 62, in modo di per s? noto.
In pratica, il corpo principale 2 e la struttura frontale 4 formano una piastrina 101, la quale ? delimitata superiormente dal secondo strato di passivazione superiore 54, il quale ? delimitato da una rispettiva superficie superiore (indicata come Stop4), alla quale ci si riferisce come alla superficie frontale di piastrina Stop4. La regione di passivazione esterna 62 sovrasta la superficie frontale di piastrina Stop4. Inoltre, la regione conduttiva superiore 30 forma ad esempio una prima piastra di un condensatore 63, la cui seconda piastra ? formata ad esempio dalla terza metallizzazione inferiore 23 ed ? verticalmente allineata alla prima piastra. In modo di per s? noto, ed irrilevante ai fini della presente invenzione, la seconda e la prima metallizzazione inferiore 24, 25 e le prime e le seconde vie conduttive 26, 27 possono formare un collegamento conduttivo per la polarizzazione della seconda piastra del condensatore 63.
In uso, il condensatore 63 pu? essere soggetto ad una tensione elevata; la Richiedente ha comunque osservato come il circuito elettronico integrato 1 risulti particolarmente resistente al fenomeno della rottura indesiderata del dielettrico. Infatti, la Richiedente ha osservato come, in uso, il campo elettrico, oltre a presentare un primo picco in prossimit? dello spigolo 99 della superficie di base Sbot della regione conduttiva superiore 30, presenti un secondo picco in prossimit? degli spigoli della parete P della porzione esterna 46 della regione conduttiva frontale 40, la quale, grazie allo sviluppo laterale della regione conduttiva frontale 40, ? lateralmente distanziata rispetto dalla regione conduttiva superiore 30; conseguentemente, all?aumentare dello sviluppo laterale della regione conduttiva frontale 40, diminuisce l?interazione tra il primo ed il secondo picco di campo elettrico.
Inoltre, grazie al summenzionato gradino formato dalla regione conduttiva frontale 40, la parete P della porzione esterna 46 della regione conduttiva frontale 40 ? sovrastata da una zona di materiale dielettrico avente uno spessore maggiore rispetto a quanto avviene per la parte periferica 42B della porzione interna 42 della regione conduttiva frontale 40; equivalentemente, la parete P della porzione esterna 46 della regione conduttiva frontale 40 ? pi? distante dalla superficie frontale di piastrina Stop4 rispetto alla parte periferica 42B della porzione interna 42 della regione conduttiva frontale 40. Conseguentemente, il secondo picco di campo elettrico ? sostenuto da un elevato spessore di sovrastante materiale dielettrico, diminuendo la probabilit? che si verifichi una rottura del dielettrico in prossimit? della superficie frontale di piastrina Stop4.
La figura 3 mostra un differente forma di realizzazione, che viene descritta nel seguito con riferimento, per semplicit?, alle sole differenze rispetto a quanto mostrato in figura 1. Elementi gi? presenti in figura 1 vengono indicati con i medesimi segni di riferimento, salvo laddove specificato diversamente.
In dettaglio, il secondo strato superiore 34 ? assente. E? invece presente una regione laterale 134, la quale ? formata ad esempio da ossido TEOS, ha forma di corona circolare, in vista dall?alto, e circonda lateralmente, in contatto diretto, la summenzionata porzione superiore della regione conduttiva superiore 30; inoltre, la regione laterale 134 sovrasta, in contatto diretto, una sottostante porzione del primo strato superiore 32. La regione laterale 134 ? delimitata superiormente dalla seconda superficie intermedia Sint2.
La porzione intermedia (qui indicata con 144) della regione conduttiva frontale (qui indicata con 140) circonda lateralmente, in contatto diretto, la regione laterale 134, oltre che la prima e la seconda regione di passivazione 37, 39; in altre parole, la porzione intermedia 144 della regione conduttiva frontale 140 ha una estensione verticale maggiore rispetto a quanto mostrato in figura 1. Inoltre, la porzione esterna (qui indicata con 146) della regione conduttiva frontale 140 ? ancora disposta all?esterno della porzione intermedia 144 e sovrasta, in contatto diretto, una porzione del primo strato superiore 32 lateralmente sfalsata rispetto alla regione laterale 134. In figura 3, la porzione interna della regione conduttiva frontale 140 ? indicata con 142; inoltre, la parte centrale e la parte periferica della porzione interna 142 della regione conduttiva frontale 140 sono indicate rispettivamente con 142A e 142B.
Il primo strato di passivazione superiore 52 sovrasta, in contatto diretto, la regione conduttiva frontale 140 e porzioni del primo strato superiore 32 lateralmente sfalsate rispetto alla regione conduttiva frontale 140.
Ai fini pratici, la parete P della regione conduttiva frontale 40 risulta essere ulteriormente distanziata dalla della superficie frontale di piastrina Stop4, rispetto a quanto mostrato in figura 1. Conseguentemente, il secondo picco di campo elettrico ? sostenuto da uno spessore ancora pi? elevato di sovrastante materiale dielettrico, riducendo ulteriormente la probabilit? che si verifichi una rottura del dielettrico in prossimit? della superficie frontale di piastrina Stop4.
Il presente circuito elettronico integrato 1 pu? essere fabbricato mediante il processo di fabbricazione che viene descritto nel seguito, con riferimento alla forma di realizzazione mostrata in figura 1.
In dettaglio, la seguente descrizione fa esplicito riferimento alla sola fabbricazione della parte di circuito elettronico integrato 1 che sta sopra la seconda superficie intermedia Sint2. Infatti, il corpo principale 2, la regione conduttiva superiore 30 ed il primo ed il secondo strato superiore 32, 34 vengono formati in modo di per s? noto. A tal proposito, in figura 4 e nelle figure successive non viene mostrata la parte del circuito elettronico integrato 1 che sta sotto al primo strato interno 8.
Ci? premesso, come mostrato in figura 4, al di sopra della seconda superficie intermedia Sint2 viene formato un primo strato 137, al quale nel seguito ci si riferisce come al primo strato di processo 137. Al di sopra del primo strato di processo 137 viene formato un ulteriore strato 139, al quale ci si riferisce come al secondo strato di processo 139. Il primo ed il secondo strato di processo 137, 139 sono rispettivamente formati, ad esempio, da nitruro di silicio e da ossido TEOS.
In seguito, come mostrato in figura 5, viene eseguito un attacco, ad esempio di tipo dry, al fine di rimuovere selettivamente una porzione del secondo strato di processo 139 ed una sottostante porzione del primo strato di processo 137, in modo da formare la prima apertura W1, esponendo la porzione centrale della regione conduttiva superiore 30, nonch? al fine di rimuovere selettivamente ulteriori porzioni del primo e del secondo strato di processo 137, 139, in maniera tale per cui le porzioni rimaste del primo e del secondo strato di processo 137, 139 formano rispettivamente la prima e la seconda regione di passivazione 37, 39, e quindi la prima passivazione 35. Tale attacco consente quindi di esporre porzioni del secondo strato superiore 34 che sono lateralmente sfalsate rispetto alla prima passivazione 35.
In seguito, come mostrato in figura 6, uno strato conduttivo 240, destinato a formare la regione conduttiva frontale 40, viene formato, ad esempio mediante deposizione, al di sopra della passivazione 35, ed in particolare al di sopra della seconda regione di passivazione 39, nonch? all?interno della prima apertura W1 ed al di sopra delle porzioni esposte del secondo strato superiore 34.
In seguito, come mostrato in figura 7, viene eseguito un attacco dry, al fine di rimuovere selettivamente una porzione dello strato conduttivo 240; la porzione rimanente di strato conduttivo 240 forma la regione conduttiva frontale 40.
Successivamente, come mostrato in figura 8, in modo di per s? noto vengono formati in successione il primo ed un secondo strato di passivazione superiore 52, 54. Senza alcuna perdita di generalit?, la figura 8 fa riferimento al caso in cui, prima di formare il secondo strato di passivazione 54, il primo strato di passivazione 52 subisce un processo di planarizzazione.
In seguito, come mostrato in figura 9, vengono rimosse selettivamente porzioni del primo e del secondo strato di passivazione 52, 54, in modo da formare il foro, qui indicato con 157.
Successivamente, il processo di fabbricazione prosegue in modo di per s? noto e quindi non descritto ulteriormente.
Per quanto concerne la forma di realizzazione mostrata in figura 3, essa pu? essere fabbricata mediante il processo che viene descritto qui di seguito.
In dettaglio, dopo aver eseguito le operazioni mostrate con riferimento alla figura 4, come mostrato in figura 10 viene eseguito un attacco, ad esempio di tipo dry, al fine di rimuovere selettivamente una porzione del secondo strato di processo 139 ed una sottostante porzione del primo strato di processo 137, in modo da formare la prima apertura W1, esponendo la porzione centrale della regione conduttiva superiore 30.
Successivamente, come mostrato in figura 11, viene eseguito un ulteriore attacco, ad esempio di tipo dry, al fine di rimuovere selettivamente ulteriori porzioni del primo ed del secondo strato di processo 137, 139, nonch? una sottostante porzione del secondo strato superiore 34. Le porzioni rimaste del primo e del secondo strato di processo 137, 139 formano rispettivamente la prima e la seconda regione di passivazione 37, 39; la porzione rimasta del secondo strato superiore 34 forma la regione laterale 134. Inoltre, tale attacco consente di esporre una porzione del primo strato superiore 32 che ? lateralmente sfalsata rispetto regione laterale 134.
Successivamente, come mostrato in figura 12, viene formato lo stato conduttivo, qui indicato con 340, il quale ? destinato a formare la regione conduttiva frontale 40. In particolare, lo strato conduttivo 340 ? formato ad esempio mediante deposizione, al di sopra della seconda regione di passivazione 39 ed all?interno della prima apertura W1. Inoltre, lo strato conduttivo 340 riveste lateralmente la prima e la seconda regione di passivazione 37, 39 e la regione laterale 134 e ricopre la porzione precedentemente esposta del primo strato superiore 32.
In seguito, come mostrato in figura 13, viene eseguito un attacco dry, al fine di rimuovere selettivamente una porzione dello strato conduttivo 340; la porzione rimanente di strato conduttivo 340 forma la regione conduttiva frontale 140.
In seguito, il processo di fabbricazione prosegue come descritto con riferimento alla forma di realizzazione mostrata in figura 1.
I vantaggi della presente soluzione emergono in maniera evidente dalla descrizione precedente. In particolare, la regione conduttiva frontale funge da piastra di campo e consente di ridurre la probabilit? che si verifichi una rottura del dielettrico in prossimit? della superficie della piastrina.
Risulta infine chiaro che a quanto descritto ed illustrato possono essere apportate modifiche e varianti, senza per questo uscire dall?ambito di tutela della presente invenzione, come definito nelle rivendicazioni allegate.
La figura 14 mostra una variante che include, oltre a quanto mostrato in figura 1, un?ulteriore regione conduttiva 199, a cui ci si riferisce come alla regione conduttiva addizionale 199.
La regione conduttiva addizionale 199 appartiene, come la regione conduttiva superiore 30, al livello pi? alto di metallizzazione del circuito elettronico integrato 1 ed ? formata dal medesimo materiale della regione conduttiva superiore 30 (ad esempio, rame). Inoltre, la regione conduttiva addizionale 199 si estende al di sotto della porzione esterna 46 della regione conduttiva frontale 40, con cui ? in contatto diretto, ed attraversa il primo ed il secondo strato superiore 32, 34, fino a contattare una sottostante porzione del primo strato interno 8.
La regione conduttiva addizionale 199 ha ad esempio simmetria circolare e circonda lateralmente, a distanza, la regione conduttiva superiore 30. In vista dall?alto, la regione conduttiva addizionale 199 ha ad esempio forma di corona circolare.
Ai fini pratici, la regione conduttiva addizionale 199 consente di spostare il summenzionato secondo picco di campo elettrico fino all?altezza della superficie di base Sbot della regione conduttiva superiore 30, con benefici analoghi a quelli descritti con riferimento alla figura 3.
Come mostrato nelle figure 15 e 16, la presente soluzione pu? applicarsi anche nel caso in cui il circuito elettronico integrato 1 integri un componente diverso da un condensatore.
A titolo puramente esemplificativo, nelle figure 15 e 16, il circuito elettronico integrato 1 forma un induttore 149, di tipo di per s? noto. La seguente descrizione fa riferimento alle differenze rispetto a quanto mostrato in figura 1.
In particolare, la regione conduttiva superiore, qui indicata con 530 forma una spira planare di un insieme di spire 150 che forma un induttore. In particolare, le spire dell?insieme 150 sono planari e complanari tra loro e sono formate nel livello di metallizzazione pi? elevato del circuito elettronico integrato 1. Inoltre, la regione conduttiva superiore 530 forma la spira pi? esterna dell?avvolgimento, dunque ha un?estensione angolare pari a 360?, misurata rispetto a un sistema di riferimento polare con asse di riferimento Z? perpendicolare al piano in cui giacciono le spire. L?insieme di spire 150 comprende, oltre alla spira esterna formata dalla regione conduttiva superiore 530, una pluralit? di spire interne, indicate con 153; inoltre, l?insieme di spire 150 si diparte da una regione terminale 155, la quale ? anch?essa formata nel livello di metallizzazione pi? elevato del circuito elettronico integrato 1 ed ? sovrastata da una piazzola di contatto 158 di tipo di per s? noto, accoppiata ad un corrispondente terminale conduttivo 159, per consentire l?accoppiamento elettrico al mondo esterno.
La regione conduttiva superiore 530 ha quindi un andamento curvilineo ed ? delimitata lateralmente da una parete interna Pi e da una parete esterna Pe, approssimativamente parallele all?asse di riferimento Z?.
Il circuito elettronico integrato 1 comprende inoltre una regione stratificata 537?, la quale ? formata da nitruro di silicio e si estende al di sopra dell?insieme di spire 150, oltre che al di sopra delle parti del secondo strato superiore 34 che sono interposte tra le spire dell?insieme di spire 150.
La prima apertura, qui indicata con W1?, ha la forma di una trincea con profilo curvilineo (in particolare, un profilo a spira, in vista dall?alto), con sezione approssimativamente rettangolare; tale trincea ? delimitata, su un primo lato rivolto verso l?esterno della spira, da una prima parete PW1 ed ? inoltre delimitata, su un secondo lato rivolto verso l?interno della spira, da una seconda parete PW2. La prima parete PW1 ? formata dalla prima passivazione, qui indicata con 535; la seconda parete PW2 ? opposta alla prima PW1 ed ? formata da una porzione della regione stratificata 537? e da una sovrastante porzione del primo strato di passivazione superiore 52.
In particolare, la prima passivazione 535 include la prima regione di passivazione, qui indicata con 537 e formata ancora da nitruro di silicio, e la seconda regione di passivazione, qui indicata con 539 e formata ancora da ossido TEOS, le quali hanno approssimativamente forme di due spire sovrapposte ed uguali in vista dall?alto, nonch? lateralmente sfalsate verso l?esterno rispetto alla regione conduttiva superiore 530. La prima regione di passivazione 537 forma uno strato monolitico con la regione stratificata 537?.
La regione conduttiva frontale, indicata con 540, ha la forma di una spira, in vista dall?alto, dunque ha forma curvilinea, con estensione angolare pari ad esempio a (circa) 360?, come mostrato in figura 15, in cui per semplicit? di visualizzazione sono mostrate solo la regione conduttiva frontale 540, l?insieme di spire 150 e la regione terminale 155.
In particolare, la regione conduttiva frontale 540 include ancora la porzione interna (indicata con 542), la quale include la rispettiva parte centrale (indicata con 542A), la quale si estende all?interno della prima apertura W1?, in contatto diretto con la regione conduttiva superiore 530, e la rispettiva parte periferica, indicata con 542B, la quale si estende sulla prima passivazione 535, ed in particolare sulla seconda regione di passivazione 539, ed ha anch?essa la forma di una spira (in vista dall?alto).
La regione conduttiva frontale 540 comprende inoltre la porzione intermedia, qui indicata con 544, la quale circonda lateralmente la prima passivazione 535, in contatto diretto con la prima e la seconda regione di passivazione 537, 539. In particolare, la prima apertura W1? e la porzione intermedia 544 si estendono su lati opposti della prima passivazione 535.
La porzione esterna, qui indicata con 546, della regione conduttiva frontale 540 ? disposta all?esterno della porzione intermedia 544 e sovrasta, in contatto diretto, una porzione del secondo strato superiore 34; inoltre, la porzione esterna 546 ha la forma di una spira, in vista dall?alto. La parte periferica 542B della porzione interna 542 della regione conduttiva frontale 540 e la porzione esterna 546 sono ancora verticalmente sfalsate e formano le pedate di un gradino discendente verso l?esterno della prima passivazione 535.
La porzione interna 542 della regione conduttiva frontale 542 comprende inoltre una parte addizionale 542C, alla quale nel seguito ci si riferisce come alla parte addizionale 542C. In particolare, la parte addizionale 542C si estende sulla summenzionata porzione del primo strato di passivazione superiore 52 che delimita lateralmente la prima apertura W1? e forma la seconda parete PW2, in modo sostanzialmente parallelo alla seconda superficie intermedia Sint2 ed in direzione del centro della spira formata dalla regione conduttiva superiore 530. In vista dall?alto, la parte addizionale 542C ha la forma di una spira.
Come mostrato in figura 17, ? altres? possibile una forma di realizzazione come quella mostrata in figura 16, ma in cui la regione conduttiva frontale 540 ha in sezione una forma del tipo mostrato in figura 3, cio? ? tale per cui la porzione esterna 546 della regione conduttiva frontale 540 si estende, in contatto diretto, al di sopra del primo strato superiore 32. In tal caso, il secondo strato superiore 34 si estende tra le spire dell?insieme di spire 150; inoltre, ? presente la regione laterale, qui indicata con 534 e formata ad esempio da ossido TEOS. In particolare, la regione laterale 534 sovrasta, in contatto diretto, una sottostante porzione del primo strato superiore 32, ha la forma di una spira, in vista dall?alto, e circonda lateralmente, in contatto diretto, la summenzionata porzione superiore della regione conduttiva superiore 30; inoltre, la regione laterale 534 ? delimitata superiormente dalla seconda superficie intermedia Sint2. La porzione intermedia 544 della regione conduttiva frontale 540 circonda lateralmente, in contatto diretto, la regione laterale 534.
In aggiunta, sebbene non mostrato, l?induttore 149 comprende un ulteriore insieme di spire, ad esempio uguale all?insieme di spire 150, ma formato in un livello di metallizzazione inferiore.
E? altres? possibile che l?induttore 149 comprenda un ulteriore insieme di spire (non mostrato) complanare con l?insieme di spire 150, dunque formato nel livello di metallizzazione superiore, e formante un?unica regione conduttiva con l?insieme di spire 150; in tal caso, la regione conduttiva superiore 530 pu? formare anche la spira pi? esterna dell?ulteriore insieme di spire, e la regione conduttiva frontale 540 pu? estendersi anche su tale spira pi? esterna dell?ulteriore insieme di spire.
Pi? in generale, la piastra di campo formata dalla regione conduttiva frontale pu? essere impiegata come regione di contatto, a cui viene saldato un qualsivoglia connettore elettrico, indipendentemente dal tipo di componente elettronico che viene implementato dal circuito elettronico integrato. In particolare, la summenzionata piastra di campo trova vantaggioso impiego nel caso di circuiti elettronici integrati che formano componenti elettronici passivi ad alta tensione, ad esempio definiti durante la definizione dei vari livelli di metallizzazione e durante il cosiddetto ?finishing?. E? tuttavia possibile impiegare la piastra di campo formata dalla regione conduttiva frontale anche nel caso in cui quest?ultima non sia contattata direttamente da alcun connettore elettrico, come mostrato nel caso delle figure 16 e 17.
Ancora con riferimento a possibili varianti, la forma della regione conduttiva superiore pu? essere diversa da quanto descritto; ad esempio, essa pu? avere forma poligonale, in vista dall?alto. Similmente, anche la forma della regione conduttiva frontale pu? essere diversa da quanto descritto; anch?essa pu? avere forma ad esempio poligonale, in vista dall?alto.
Circa la regione conduttiva superiore, la superficie di base Sbot pu? non essere complanare con la prima superficie intermedia Sint1; ad esempio, la superficie di base Sbot pu? giacere ad un?altezza inferiore rispetto all?altezza della prima superficie intermedia Sint1, cio? la regione conduttiva superiore pu? estendersi parzialmente all?interno del primo strato interno.
E? inoltre possibile che la prima regione di passivazione non sia parzialmente sovrapposta con la regione conduttiva superiore. In altre parole, la porzione periferica della regione conduttiva superiore pu? essere sovrastata dalla porzione interna della regione conduttiva frontale, anzich? dalla prima regione di passivazione.
Sono inoltre possibili forme di realizzazione del tipo mostrato nelle figure 15-17, ma in cui il profilo delle spire ? differente. Inoltre, ? possibile che la regione conduttiva frontale 540 (e quindi anche la prima apertura W1?) abbia una estensione angolare maggiore o minore di 360?; ad esempio, la regione conduttiva frontale 540 pu? estendersi solo su una parte della regione conduttiva superiore 530.
La regione conduttiva frontale pu? essere formata da materiali conduttivi diversi da quanto descritto. Eventualmente, la regione conduttiva superiore e la regione conduttiva frontale possono essere formate anche da un medesimo materiale. In generale, anche i materiali dielettrici possono essere differenti rispetto a quanto descritto.
Nel caso delle forme di realizzazione in cui la porzione esterna della regione conduttiva frontale si estende inferiormente fino a contattare il primo strato superiore 32, ? possibile che la porzione esterna della regione conduttiva frontale penetri almeno in parte attraverso il primo strato superiore 32, ad esempio fino a contattare il primo strato interno 8.
Sono inoltre possibili forme di realizzazione del tipo mostrato in figura 18, la quale viene ora descritta con riferimento alle differenze rispetto a quanto mostrato in figura 1.
In dettaglio, mentre la seconda regione di passivazione 39 ha la medesima forma mostrata in figura 1, la prima regione di passivazione (qui indicata con 937) ha una estensione laterale maggiore rispetto a quanto mostrato in figura 1, in maniera tale per cui la porzione esterna (qui indicata con 946) della regione conduttiva frontale 40 contatta inferiormente una porzione della prima regione di passivazione 937 lateralmente sfalsata rispetto alla soprastante seconda regione di passivazione 39; la porzione intermedia (qui indicata con 944) della regione conduttiva frontale 40 riveste lateralmente, cio? circonda lateralmente in contatto diretto, la sola seconda regione di passivazione 39. La prima passivazione, formata dalla prima regione di passivazione 937 e dalla seconda regione di passivazione 39, ? indicata con 935.
In pratica, la porzione esterna 946 della regione conduttiva frontale 40 poggia su una porzione di nitruro di silicio che forma la prima passivazione 935, con conseguenti benefici in termini di riduzione della probabilit? di rottura del materiale dielettrico in direzione del secondo strato superiore 34; a tal proposito, il nitruro di silicio ? in grado di sostenere campi elettrici elevati.
Tale forma di realizzazione pu? essere fabbricata nel medesimo modo descritto con riferimento alla forma di realizzazione mostrata in figura 1, ma con le seguenti differenze.
In dettaglio, dopo aver eseguito le operazioni di cui alla figura 4, vengono eseguite le operazioni mostrate in figura 10, in modo da formare la prima apertura W1, esponendo la porzione centrale della regione conduttiva superiore 30. La porzione residua del primo strato di processo 137 forma la prima regione di passivazione 937.
Successivamente, come mostrato in figura 19, viene eseguito un ulteriore attacco, ad esempio di tipo dry, al fine di rimuovere selettivamente ulteriori porzioni del secondo strato di processo 139, in modo da esporre una porzione della prima regione di passivazione 937 lateralmente sfalsata rispetto alla seconda regione di passivazione 39, quest?ultima essendo formata dalla porzione residua del secondo strato di processo 139.
In seguito, il procedimento di fabbricazione prosegue come descritto con riferimento alle figure 6-9, con la differenza che, come mostrato in figura 20, lo strato conduttivo 240 viene formato, oltre che al di sopra della seconda regione di passivazione 39 ed all?interno della prima apertura W1, al di sopra della porzione esposta della prima regione di passivazione 937. Un successiva rimozione selettiva (non mostrata) di porzioni dello strato conduttivo 240 conduce alla formazione della regione conduttiva frontale 40.
Come mostrato in figura 21, anche nel caso dell?induttore 149, la porzione esterna (indicata con 1546) della regione conduttiva frontale 540 pu? contattare inferiormente la prima regione di passivazione (indicata con 1537), anzich? il secondo strato superiore 34, in modo analogo a quanto mostrato in figura 18. In tal caso, la prima regione di passivazione 1537 ha una estensione laterale maggiore rispetto alla seconda regione di passivazione 539, con cui forma la prima passivazione (indicata con 1535). Inoltre, la porzione intermedia (indicata con 1544) della regione conduttiva frontale 540 circonda lateralmente la sola seconda regione di passivazione 539.

Claims (21)

RIVENDICAZIONI
1. Circuito elettronico integrato comprendente:
- un corpo dielettrico (6) delimitato da una rispettiva superficie frontale (Sint2);
- una regione conduttiva superiore (30;530), la quale si estende all?interno del corpo dielettrico (6), a partire dalla superficie frontale (Sint2) del corpo dielettrico (6); e
- una prima struttura di passivazione (35;535;935;1535) includente una porzione inferiore (37;537;937;1537), la quale si estende sulla superficie frontale (Sint2), ed una porzione superiore (39;539), la quale si estende al di sopra della porzione inferiore (37;537;937;1537), detta prima struttura di passivazione (35;535;935;1535) delimitando lateralmente almeno parte di una apertura (W1;W1?), la regione conduttiva superiore (30;530) affacciandosi su detta apertura (W1;W1?);
detto circuito elettronico integrato (1) comprendendo inoltre una piastra di campo (40;140;540) di materiale conduttivo, la quale include:
- una porzione interna (42;142;542), la quale si estende all?interno dell?apertura (W1;W1?), a contatto con la regione conduttiva superiore (30;530), ed al di sopra della porzione superiore (39;539) della prima struttura di passivazione (35;535;935;1535);
- una porzione esterna (44,46;144,146;544,546; 944,946;1544,1546), la quale si estende lateralmente rispetto alla porzione superiore (39;539) della prima struttura di passivazione (35;535;935;1535) e contatta inferiormente il corpo dielettrico (6) o la porzione inferiore (937;1537) della prima struttura di passivazione (935;1535), detta apertura (W1;W1?) e detta porzione esterna (44, 46; 144, 146; 544, 546; 944, 946; 1544, 1546) essendo disposte su lati opposti della porzione superiore (39;539) della prima struttura di passivazione (35;535;935;1535).
2. Circuito elettronico integrato secondo la rivendicazione 1, in cui la porzione interna (42;142;542) della piastra di campo (40;140;540) comprende:
- una parte centrale (42A;142A;542A), la quale si estende all?interno dell?apertura (W1;W1?), a contatto con la regione conduttiva superiore (30;530); ed
- una parte periferica (42B;142B;542B), la quale si estende sulla porzione superiore (39;539) della prima struttura di passivazione (35;535);
ed in cui la porzione esterna (44,46;144,146;544,546) della piastra di campo (40;140;540) comprende:
- una parte intermedia (44;144), la quale riveste lateralmente la porzione inferiore (37;537) e la porzione superiore (39;539) della prima struttura di passivazione (35;535); e
- una parte terminale (46;146;546), la quale contatta il corpo dielettrico (6) ed ? sfalsata, lungo una direzione perpendicolare a detta superficie frontale (Sint2), rispetto alla parte periferica (42B;142B;542B) della porzione interna (42;142;542) della piastra di campo (40;140;540);
ed in cui la parte intermedia (44;144) della porzione esterna (44,46;144,146;544,546) della piastra di campo (40;140;540) ? interposta tra detta parte terminale (46;146;546) e detta parte periferica (42B;142B;542B).
3. Circuito elettronico integrato secondo la rivendicazione 2, in cui il corpo dielettrico (6) comprende uno strato dielettrico superiore (34), il quale ? delimitato dalla superficie frontale (Sint2) ed ? attraversato dalla regione conduttiva superiore (30;530); ed in cui la porzione inferiore (37;537) della prima struttura di passivazione (35;535) si estende almeno in parte sullo strato dielettrico superiore (34); ed in cui la parte terminale (46;146;546) della porzione esterna (44,46;544,546) della piastra di campo (40;540) si estende sullo strato dielettrico superiore (34).
4. Circuito elettronico integrato secondo la rivendicazione 1, in cui la porzione interna (42;542) della piastra di campo (40;540) comprende:
- una parte centrale (42A;542A), la quale si estende all?interno dell?apertura (W1;W1?), a contatto con la regione conduttiva superiore (30;530); ed
- una parte periferica (42B;542B), la quale si estende sulla porzione superiore (39;539) della prima struttura di passivazione (935;1535);
ed in cui la porzione esterna (944,946;1544,1546) della piastra di campo (40;540) comprende:
- una parte intermedia (944;1544), la quale riveste lateralmente la porzione superiore (39;539) della prima struttura di passivazione (935;1535); e
- una parte terminale (946;1546), la quale contatta la porzione inferiore (937;1537) della prima struttura di passivazione (935;1535) ed ? sfalsata, lungo una direzione perpendicolare a detta superficie frontale (Sint2), rispetto alla parte periferica (42B;542B) della porzione interna (42;542) della piastra di campo (40;540);
ed in cui la parte intermedia (944;1544) della porzione esterna (944,946;1544,1546) della piastra di campo (40;540) ? interposta tra detta parte terminale (946;1546) e detta parte periferica (42B;542B).
5. Circuito elettronico integrato secondo la rivendicazione 2, in cui il corpo dielettrico (6) comprende una regione dielettrica superiore (134;534), la quale ? delimitata dalla superficie frontale (Sint2) e si estende lateralmente, in contatto diretto, rispetto ad almeno parte della regione conduttiva superiore (30;530); ed in cui la porzione inferiore (37;537) della prima struttura di passivazione (35;535) si estende almeno in parte sulla regione dielettrica superiore (134;534); ed in cui la porzione esterna (144,146;544,546) della piastra di campo (140;540) si estende lateralmente, in contatto diretto, rispetto alla regione dielettrica superiore (134;534).
6. Circuito elettronico integrato secondo la rivendicazione 5, in cui il corpo dielettrico (6) comprende uno strato di base (32), il quale si estende al di sotto della regione dielettrica superiore (134;534) ed ? formato da un materiale dielettrico differente dalla regione dielettrica superiore (134;534); ed in cui la parte terminale (146;546) della porzione esterna (144,146;544,546) della piastra di campo (140;540) contatta lo strato di base (32).
7. Circuito elettronico integrato secondo una qualsiasi delle rivendicazioni precedenti, in cui la prima struttura di passivazione (35;935) circonda lateralmente la prima apertura (W1); ed in cui la porzione esterna (44,46;144,146;944,946) della piastra di campo (40;140) circonda lateralmente almeno la porzione superiore (39) della prima struttura di passivazione (35;935).
8. Circuito elettronico integrato secondo la rivendicazione 7 quando dipendente dalla rivendicazione 3, comprendente inoltre una regione conduttiva addizionale (199), la quale ? complanare con la regione conduttiva superiore (30), ? disposta al di sotto della parte terminale (46) della porzione esterna (44,46) della piastra di campo (40), con cui ? in contatto diretto, ed attraversa lo strato dielettrico superiore (34), circondando a distanza la regione conduttiva superiore (30).
9. Circuito elettronico integrato secondo la rivendicazione 7 quando dipendente dalla rivendicazione 5 o 6, in cui la regione dielettrica superiore (134) circonda lateralmente, in contatto diretto, la regione conduttiva superiore (30); ed in cui la porzione esterna (144,146) della piastra di campo (140) circonda lateralmente, in contatto diretto, la regione dielettrica superiore (134).
10. Circuito elettronico integrato secondo la rivendicazione 8 o 9, comprendente inoltre un connettore elettrico (60), il quale ? elettricamente e meccanicamente accoppiato alla parte centrale (42A;142A) della porzione interna (42;142) della piastra di campo (40;140).
11. Circuito elettronico integrato secondo la rivendicazione 10, in cui la regione conduttiva superiore (30) forma una piastra di un condensatore (63).
12. Circuito elettronico integrato secondo una qualsiasi delle rivendicazioni da 1 a 6, in cui la regione conduttiva superiore (530) ha una forma a spira; ed in cui l?apertura (W1?) ha la forma di una trincea con forma a spira ed ? delimitata lateralmente da una parete esterna (PW1), la quale ? rivolta verso l?esterno della spira, e da una opposta parete interna (PW2), la quale ? rivolta verso l?interno della spira; ed in cui la prima struttura di passivazione (535) si estende all?esterno della forma a spira dell?apertura (W1?) e forma detta parete esterna (PW1).
13. Circuito elettronico secondo una qualsiasi delle rivendicazioni precedenti, comprendente inoltre una seconda struttura di passivazione (50), la quale si estende al di sopra della piastra di campo (40;140;540).
14. Circuito elettronico secondo una qualsiasi delle rivendicazioni precedenti, comprendente inoltre un substrato semiconduttivo (22); ed in cui il corpo dielettrico (6) sovrasta il substrato semiconduttivo (22).
15. Circuito elettronico secondo una qualsiasi delle rivendicazioni precedenti, in cui la piastra di campo (40;140;540) ? formata da alluminio.
16. Processo di fabbricazione di un circuito elettronico integrato (1) comprendente:
- formare un corpo dielettrico (6) delimitato da una rispettiva superficie frontale (Sint2);
- formare una regione conduttiva superiore (30;530), la quale si estende all?interno del corpo dielettrico (6), a partire dalla superficie frontale (Sint2) del corpo dielettrico (6);
- formare una prima struttura di passivazione (35;535;935;1535) includente una porzione inferiore (37;537;937;1537), la quale si estende sulla superficie frontale (Sint2), ed una porzione superiore (39;539), la quale si estende al di sopra della porzione inferiore (37;537;937;1537), detta prima struttura di passivazione (35;535;935;1535) delimitando lateralmente almeno parte di una apertura (W1;W1?), la regione conduttiva superiore (30;530) affacciandosi su detta apertura (W1;W1?);
- formare una piastra di campo (40;140;540) di materiale conduttivo, la quale include:
- una porzione interna (42;142;542), la quale si estende all?interno dell?apertura (W1;W1?), a contatto con la regione conduttiva superiore (30;530), ed al di sopra della porzione superiore (39;539) della prima struttura di passivazione (35;535;935;1535); e
- una porzione esterna (44,46;144,146;544,546; 944,946;1544,1546), la quale si estende lateralmente rispetto alla porzione superiore (39;539) della prima struttura di passivazione (35;535;935;1535) e contatta inferiormente il corpo dielettrico (6) o la porzione inferiore (937;1537) della prima struttura di passivazione (935;1535), detta apertura (W1;W1?) e detta porzione esterna (44, 46; 144, 146; 544, 546; 944, 946; 1544, 1546) essendo disposte su lati opposti della porzione superiore (39;539) della prima struttura di passivazione (35;535;935;1535).
17. Processo di fabbricazione secondo la rivendicazione 16, in cui formare il corpo dielettrico (6) comprende formare uno strato dielettrico superiore (34), il quale ? delimitato dalla superficie frontale (Sint2), detto processo comprendendo inoltre:
- sulla superficie frontale (Sint2) del corpo dielettrico (6), formare una struttura dielettrica frontale (137,139);
- rimuovere selettivamente porzioni della struttura dielettrica frontale (137,139), in modo che la parte residua della struttura dielettrica frontale (137,139) formi la prima struttura di passivazione (35) ed in modo da esporre una porzione dello strato dielettrico superiore (34) lateralmente sfalsata rispetto alla prima struttura di passivazione (35);
- formare uno strato conduttivo (240) all?interno dell?apertura (W1), sulla prima struttura di passivazione (35) e sulla porzione esposta dello strato dielettrico superiore (34); e
- rimuovere selettivamente una porzione dello strato conduttivo (240), in modo che la porzione residua dello strato conduttivo (240) formi la piastra di campo (40), la porzione esterna (44,46) della piastra di campo (40) estendendosi sullo strato dielettrico superiore (34).
18. Processo di fabbricazione secondo la rivendicazione 16, in cui formare il corpo dielettrico (6) comprende formare uno strato dielettrico superiore (34), il quale ? delimitato dalla superficie frontale (Sint2) ed ? attraversato dalla regione conduttiva superiore (30), detto processo comprendendo inoltre:
- sulla superficie frontale (Sint2) del corpo dielettrico (6), formare una struttura dielettrica frontale (137,139);
- eseguire una prima rimozione selettiva di una prima porzione della struttura dielettrica frontale (137,139), in modo da formare l?apertura (W1); e
- eseguire una seconda rimozione selettiva di una seconda porzione della struttura dielettrica frontale (137,139) e di una sottostante porzione dello strato dielettrico superiore (34), in modo che la porzione residua della struttura dielettrica frontale (137,139) formi la prima struttura di passivazione (35) e la porzione residua dello strato dielettrico superiore (34) formi una regione dielettrica superiore (134) che si estende lateralmente, in contatto diretto, rispetto ad almeno parte della regione conduttiva superiore (30); ed in cui detta seconda rimozione selettiva comprende esporre una porzione del corpo dielettrico (6) lateralmente sfalsata rispetto alla regione dielettrica superiore (134); ed in cui formare una piastra di campo (40;140;540) comprende:
- formare uno strato conduttivo (340) che si estende all?interno dell?apertura (W1), sulla prima struttura di passivazione (35) e sulla porzione esposta del corpo dielettrico (6) e riveste lateralmente la regione dielettrica superiore (134);
- rimuovere selettivamente una porzione dello strato conduttivo (340), in modo che la porzione residua dello strato conduttivo (340) formi la piastra di campo (140), la porzione esterna (144,146) della piastra di campo (140) estendendosi lateralmente, in contatto diretto, rispetto alla regione dielettrica superiore (134).
19. Processo di fabbricazione secondo la rivendicazione 18, in cui formare il corpo dielettrico (6) comprende formare uno strato di base (32) al di sotto dello strato dielettrico superiore (34); ed in cui eseguire la seconda rimozione selettiva comprende esporre una porzione dello strato di base (32) lateralmente sfalsata rispetto alla regione dielettrica superiore (134); ed in cui formare lo strato conduttivo (340) comprende formare lo strato conduttivo (340) in modo che si estenda sulla porzione esposta dello strato di base (32); ed in cui la porzione esterna (144,146) della piastra di campo (140) contatta lo strato di base (32).
20. Processo di fabbricazione secondo la rivendicazione 16, in cui formare una prima struttura di passivazione (935;1535) comprende:
- sulla superficie frontale (Sint2) del corpo dielettrico (6), formare un primo strato dielettrico di processo (137);
- sul primo strato dielettrico di processo (137), formare un secondo strato dielettrico di processo (139), formato da un materiale dielettrico diverso dal primo strato dielettrico di processo (137); e successivamente
- eseguire una rimozione selettiva di una prima porzione del secondo strato dielettrico di processo (139) e di una sottostante porzione del primo strato dielettrico di processo (137), in modo da formare l?apertura (W1), la porzione residua del primo strato dielettrico di processo (137) formando detta porzione inferiore (937) della prima struttura di passivazione (935); e successivamente
- eseguire una rimozione selettiva di una seconda porzione del secondo strato dielettrico di processo (139), in modo da esporre una parte della porzione inferiore (937) della prima struttura di passivazione (935), la porzione residua del secondo strato di processo (139) formando la porzione superiore (39) della prima struttura di passivazione (935);
ed in cui formare una piastra di campo (40;140;540) comprende:
- formare uno strato conduttivo (240) che si estende all?interno dell?apertura (W1), sulla porzione superiore (39) della prima struttura di passivazione (935) e sulla parte esposta della porzione inferiore (937) della prima struttura di passivazione (935); e successivamente
- rimuovere selettivamente una porzione dello strato conduttivo (240), in modo che la porzione residua dello strato conduttivo (240) formi la piastra di campo (40).
21. Processo di fabbricazione secondo una qualsiasi delle rivendicazioni da 16 a 20, comprendente inoltre formare una seconda struttura di passivazione (50), al di sopra della piastra di campo (40;140).
IT102021000014180A 2021-05-31 2021-05-31 Circuito elettronico integrato includente una piastra di campo per la riduzione locale del campo elettrico e relativo processo di fabbricazione IT202100014180A1 (it)

Priority Applications (2)

Application Number Priority Date Filing Date Title
IT102021000014180A IT202100014180A1 (it) 2021-05-31 2021-05-31 Circuito elettronico integrato includente una piastra di campo per la riduzione locale del campo elettrico e relativo processo di fabbricazione
US17/824,566 US20220384585A1 (en) 2021-05-31 2022-05-25 Integrated electronic circuit including a field plate for the local reduction of the electric field and related manufacturing process

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
IT102021000014180A IT202100014180A1 (it) 2021-05-31 2021-05-31 Circuito elettronico integrato includente una piastra di campo per la riduzione locale del campo elettrico e relativo processo di fabbricazione

Publications (1)

Publication Number Publication Date
IT202100014180A1 true IT202100014180A1 (it) 2022-12-01

Family

ID=77317364

Family Applications (1)

Application Number Title Priority Date Filing Date
IT102021000014180A IT202100014180A1 (it) 2021-05-31 2021-05-31 Circuito elettronico integrato includente una piastra di campo per la riduzione locale del campo elettrico e relativo processo di fabbricazione

Country Status (2)

Country Link
US (1) US20220384585A1 (it)
IT (1) IT202100014180A1 (it)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040150112A1 (en) * 2003-01-30 2004-08-05 Nec Electronics Corporation Semiconductor device and method of fabrication same
US20090184428A1 (en) * 2008-01-22 2009-07-23 Panasonic Corporation Semiconductor device and method for manufacturing the same
CN107919342A (zh) * 2016-10-09 2018-04-17 中芯国际集成电路制造(上海)有限公司 形成再分布焊盘的方法、半导体器件及电子装置
CN111081675A (zh) * 2018-10-18 2020-04-28 力智电子股份有限公司 具有绝缘电容的集成电路装置及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040150112A1 (en) * 2003-01-30 2004-08-05 Nec Electronics Corporation Semiconductor device and method of fabrication same
US20090184428A1 (en) * 2008-01-22 2009-07-23 Panasonic Corporation Semiconductor device and method for manufacturing the same
CN107919342A (zh) * 2016-10-09 2018-04-17 中芯国际集成电路制造(上海)有限公司 形成再分布焊盘的方法、半导体器件及电子装置
CN111081675A (zh) * 2018-10-18 2020-04-28 力智电子股份有限公司 具有绝缘电容的集成电路装置及其制造方法

Also Published As

Publication number Publication date
US20220384585A1 (en) 2022-12-01

Similar Documents

Publication Publication Date Title
KR100398015B1 (ko) 반도체 장치 및 그 제조 방법
US20120199946A1 (en) Semiconductor device manufacturing method and semiconductor device
US8274133B2 (en) Semiconductor package and method for making the same
US7332995B2 (en) Capacitive humidity sensor and method for manufacturing the same
TWI738839B (zh) 法布立-培若干涉濾光器
CN104620377A (zh) 半导体装置
JP4984549B2 (ja) 半導体装置及びその製造方法
JP2018157106A (ja) 記憶装置および容量素子
US8778769B2 (en) Semiconductor package having passive device and method for making the same
US9650236B2 (en) Micromechanical sensor device
IT201800000947A1 (it) Piastrina a semiconduttore con condensatore sepolto, e metodo di fabbricazione della piastrina a semiconduttore
CN102034791B (zh) 半导体集成电路装置及其制造方法
US9478601B2 (en) Semiconductor device
JP2017147342A (ja) チップ部品およびその製造方法
ITTO20120623A1 (it) Assemblaggio impilato di un dispositivo integrato mems avente un ridotto spessore
IT202100014180A1 (it) Circuito elettronico integrato includente una piastra di campo per la riduzione locale del campo elettrico e relativo processo di fabbricazione
KR20190039516A (ko) 패브리 페로 간섭 필터
US9048111B2 (en) Semiconductor device
IT201600098500A1 (it) Micro-trasformatore con confinamento del campo magnetico e metodo di fabbricazione dello stesso
US7495301B2 (en) Thin film accelerometer
KR101329612B1 (ko) 반도체장치
CN111357091A (zh) 吸附方法
KR20030051182A (ko) 반도체 장치 및 그 제조 방법
CN110087392A (zh) 线路板结构及其制作方法
JP2000286383A (ja) 半導体装置およびその製造方法