JP4984549B2 - 半導体装置及びその製造方法 - Google Patents
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Description
半導体基板の上に形成された第1の層間絶縁膜と、
前記第1の層間絶縁膜に形成された第1のキャパシタ用凹部及び配線溝と、
前記第1のキャパシタ用凹部内に充填された下部電極と、
前記配線溝内に充填された第1の配線と、
前記第1の層間絶縁膜の上に配置された第1のエッチングストッパ膜と、
前記第1のエッチングストッパ膜の上に配置され、該第1のエッチングストッパ膜とはエッチング耐性の異なる絶縁材料で形成されたビア層絶縁膜と、
前記ビア層絶縁膜及び前記第1のエッチングストッパ膜を貫通し、前記第1の配線の上面まで達する第1のビアホールと、
前記第1のビアホール内に充填された導電性の第1のプラグと、
前記ビア層絶縁膜に形成され、前記第1のエッチングストッパ膜まで達し、平面視において前記下部電極と少なくとも部分的に重なる第2のキャパシタ用凹部と、
前記第2のキャパシタ用凹部の底面と側面、及び該第2のキャパシタ用凹部に連続する前記ビア層絶縁膜の上面の一部を覆うように配置された上部電極であって、前記第1のエッチングストッパ膜をキャパシタ誘電体膜とし、前記下部電極とともにキャパシタを構成する上部電極と、
前記ビア層絶縁膜の上に形成され、前記第1のプラグに接続された第2の配線と
を有する半導体装置。
前記上部電極と前記第2の配線とは、同一の積層構造を有する付記1に記載の半導体装置。
平面視において、前記第2のキャパシタ用凹部が、前記下部電極に内包される付記1または2に記載の半導体装置。
平面視において、前記第2のキャパシタ用凹部の外周線が、前記下部電極の外周線よりも外側に配置されている付記1または2に記載の半導体装置。
さらに、前記第1の層間絶縁膜よりも下方に配置された第3の配線を有し、前記下部電極の底面から下方に延びる第2のビアホール内に充填された導電部材を介して該下部電極が該第3の配線に接続されている付記4に記載の半導体装置。
さらに、前記第1のエッチングストッパ膜と前記ビア層絶縁膜との間に、該第1のエッチングストッパ膜側から順番に積層された第2及び第3のエッチングストッパ膜を有し、該第2のエッチングストッパ膜は、該第1のエッチングストッパ膜及び該第3のエッチングストッパ膜とは異なるエッチング耐性を有し、該第3のエッチングストッパ膜は、該ビア層絶縁膜とは異なるエッチング耐性を有する付記1〜5のいずれかに記載の半導体装置。
前記上部電極が、前記第1のプラグの上まで達し、該第1のプラグを介して、前記第1の配線に接続されている付記4に記載の半導体装置。
平面視において、前記第2のキャパシタ用凹部の面積が、前記第1のビアホールの面積よりも大きい付記1に記載の半導体装置。
さらに、前記ビア層絶縁膜の上に形成されたパッドを有し、該パッドは、前記上部電極と同一の積層構造を有する付記1に記載の半導体装置。
さらに、前記ビア層絶縁膜の上に、前記上部電極を覆うように形成されたカバー膜を有する付記1に記載の半導体装置。
さらに、前記第1の層間絶縁膜に形成され、前記第1のキャパシタ用凹部に連続する引出し線用配線溝と、
前記引出し線用配線溝内に充填され、前記下部電極に連続する引出し配線と
を有する付記1に記載の半導体装置。
前記第1のエッチングストッパ膜のうち、前記第2のキャパシタ用凹部の外周線に沿う領域が除去されている付記4に記載の半導体装置。
前記第1のビアホールは、シングルダマシン構造を有する付記1に記載の半導体装置。
前記第1のキャパシタ用凹部及び前記配線溝は、厚さ方向に関して前記第1の層間絶縁膜の途中まで達し、さらに、前記配線溝の底面から該第1の層間絶縁膜の底面まで達する第3のビアホールを有し、該第3のビアホール内に、前記第1の配線と一体化されたプラグが充填されている付記1に記載の半導体装置。
(a)半導体基板の上に、第1の層間絶縁膜を形成する工程と、
(b)前記第1の層間絶縁膜に、第1のキャパシタ用凹部及び配線溝を形成する工程と、
(c)前記第1のキャパシタ用凹部内及び前記配線溝内に、それぞれ下部電極及び第1の配線を充填する工程と、
(d)前記第1の層間絶縁膜、前記下部電極、及び前記第1の配線の上面を第1のエッチングストッパ膜で覆う工程と、
(e)前記第1のエッチングストッパ膜の上に、該第1のエッチングストッパ膜とはエッチング耐性の異なる絶縁材料からなるビア層絶縁膜を形成する工程と、
(f)前記ビア層絶縁膜及び前記第1のエッチングストッパ膜を貫通し、前記第1の配線の一部を露出させる第1のビアホールを形成する工程と、
(g)前記第1のビアホール内に、導電性の第1のプラグを充填する工程と、
(h)前記ビア層絶縁膜に、平面視において前記下部電極と少なくとも部分的に重なる第2のキャパシタ用凹部を形成し、その底面に前記第1のエッチングストッパ膜の少なくとも一部を残す工程と、
(i)前記第2のキャパシタ用凹部の内面、前記第1のプラグの上面、及び前記ビア層絶縁膜の上面を覆うように、導電膜を形成する工程と、
(j)前記導電膜をパターニングすることにより、前記第2のキャパシタ用凹部内に上部電極を残すと共に、前記第1のプラグに接続された第2の配線を残す工程と
を有する半導体装置の製造方法。
前記工程hで形成される前記第2のキャパシタ用凹部の外周線は、平面視において、前記下部電極の外周線よりも外側に配置される付記15に記載の半導体装置の製造方法。
前記工程aの前に、前記第1の層間絶縁膜よりも下方の層内に第3の配線を形成する工程を有し、前記工程bが、前記第1の層間絶縁膜に、前記第1のキャパシタ用凹部の底面から該第1の層間絶縁膜の底面まで達し、前記第3の配線の一部を露出させる第2のビアホールを形成する工程を含み、前記工程cにおいて、前記第2のビアホール内にも前記下部電極を充填する付記16に記載の半導体装置の製造方法。
前記工程dが、さらに、前記第1のエッチングストッパ膜の上に、第2のエッチングストッパ膜及び第3のエッチングストッパ膜を形成する工程を含み、前記工程eにおいて、前記第3のエッチングストッパ膜の上に前記ビア層絶縁膜を形成し、前記工程fで形成する前記第1のビアホールは前記第2及び第3のエッチングストッパ膜をも貫通し、前記工程hにおいて、前記第3のエッチングストッパ膜に対して前記ビア層絶縁膜を選択的にエッチングできる条件で該第3のエッチングストッパ膜が露出するまでエッチングし、次に、前記第2のエッチングストッパ膜に対して該第3のエッチングストッパ膜を選択的にエッチングできる条件で該第2のエッチングストッパ膜が露出するまで前記第3のエッチングストッパ膜をエッチングし、次に、前記第1のエッチングストッパ膜に対して該第2のエッチングストッパ膜を選択的にエッチングできる条件で該第1のエッチングストッパ膜が露出するまで前記第2のエッチングストッパ膜をエッチングすることにより前記第2のキャパシタ用凹部を形成する付記15〜17のいずれかに記載の半導体装置の製造方法。
前記工程bにおいて、デュアルダマシン法により前記第1のキャパシタ用凹部及び前記配線溝を形成する付記15に記載の半導体装置の製造方法。
前記工程fにおいて、シングルダマシン法により前記第1のビアホールを形成する付記15に記載の半導体装置の製造方法。
2 素子分離絶縁膜
3 MOSFET
4、10、20、31、40、42、50、80、81 エッチングストッパ膜
5、13、23、34 層間絶縁膜
6、7、41B、41C、41D、51A、51D ビアホール
8、9、56、58 プラグ
11、21、32 絶縁膜
12、22、33 キャップ膜
15、32A、43A、43C、43D、43E 配線溝
16 導電部材
30 複数の配線層
35、45L、45M、46、47、48、49 配線
41、51 ビア層絶縁膜
43、53 配線層絶縁膜
43B、51B キャパシタ用凹部
45 下部電極
54、59 レジスト膜
54A、59B 開口
55 密着層
60、62 バリアメタル膜
61 導電膜
63A 配線
63B 上部電極
63C パッド
64 キャパシタ
65 レジストパターン
70、71 カバー膜
72 開口
Claims (11)
- 半導体基板の上に形成された第1の層間絶縁膜と、
前記第1の層間絶縁膜に形成された第1のキャパシタ用凹部及び配線溝と、
前記第1のキャパシタ用凹部内に形成された下部電極と、
前記配線溝内に形成された第1の配線と、
前記第1の層間絶縁膜の上に配置された第1のエッチングストッパ膜と、
前記第1のエッチングストッパ膜の上に配置され、該第1のエッチングストッパ膜とはエッチング耐性の異なる絶縁材料で形成されたビア層絶縁膜と、
前記ビア層絶縁膜及び前記第1のエッチングストッパ膜を貫通し、前記第1の配線の上面まで達する第1のビアホールと、
前記第1のビアホール内に形成された導電性の第1のプラグと、
前記ビア層絶縁膜に形成され、前記第1のエッチングストッパ膜まで達し、平面視において前記下部電極と少なくとも部分的に重なる第2のキャパシタ用凹部と、
前記第2のキャパシタ用凹部の底面と側面、及び該第2のキャパシタ用凹部に連続する前記ビア層絶縁膜の上面の一部を覆うように配置された上部電極であって、前記第1のエッチングストッパ膜をキャパシタ誘電体膜とし、前記下部電極とともにキャパシタを構成する上部電極と、
前記ビア層絶縁膜の上に形成され、前記第1のプラグに接続された第2の配線と
を有する半導体装置。 - 前記上部電極と前記第2の配線とは、同一の積層構造を有する請求項1に記載の半導体装置。
- 平面視において、前記第2のキャパシタ用凹部が、前記下部電極に内包される請求項1または2に記載の半導体装置。
- 平面視において、前記第2のキャパシタ用凹部の外周線が、前記下部電極の外周線よりも外側に配置されている請求項1または2に記載の半導体装置。
- さらに、前記第1の層間絶縁膜よりも下方に配置された第3の配線を有し、前記下部電極の底面から下方に延びる第2のビアホール内に形成された導電部材を介して該下部電極が該第3の配線に接続されている請求項4に記載の半導体装置。
- さらに、前記第1のエッチングストッパ膜と前記ビア層絶縁膜との間に、該第1のエッチングストッパ膜側から順番に積層された第2及び第3のエッチングストッパ膜を有し、該第2のエッチングストッパ膜は、該第1のエッチングストッパ膜及び該第3のエッチングストッパ膜とは異なるエッチング耐性を有し、該第3のエッチングストッパ膜は、該ビア層絶縁膜とは異なるエッチング耐性を有する請求項1〜5のいずれかに記載の半導体装置。
- 前記第2の配線は、前記第1のプラグの上面にある第1のバリアメタルと、前記第1のバリアメタル上の第1の導電層とを有し、
前記上部電極は、第2のバリアメタルと、前記第2のバリアメタル上の第2の導電層とを有する請求項1〜6のいずれかに記載の半導体装置。 - (a)半導体基板の上に、第1の層間絶縁膜を形成する工程と、
(b)前記第1の層間絶縁膜に、第1のキャパシタ用凹部及び配線溝を形成する工程と、
(c)前記第1のキャパシタ用凹部内及び前記配線溝内に、それぞれ下部電極及び第1の配線を形成する工程と、
(d)前記第1の層間絶縁膜、前記下部電極、及び前記第1の配線の上面を第1のエッチングストッパ膜で覆う工程と、
(e)前記第1のエッチングストッパ膜の上に、該第1のエッチングストッパ膜とはエッチング耐性の異なる絶縁材料からなるビア層絶縁膜を形成する工程と、
(f)前記ビア層絶縁膜及び前記第1のエッチングストッパ膜を貫通し、前記第1の配線の一部を露出させる第1のビアホールを形成する工程と、
(g)前記第1のビアホール内に、導電性の第1のプラグを形成する工程と、
(h)前記第1のプラグの形成後、前記ビア層絶縁膜に、平面視において前記下部電極と少なくとも部分的に重なる第2のキャパシタ用凹部を形成し、その底面に前記第1のエッチングストッパ膜の少なくとも一部を残す工程と、
(i)前記第2のキャパシタ用凹部の内面、前記第1のプラグの上面、及び前記ビア層絶縁膜の上面を覆うように、導電膜を形成する工程と、
(j)前記導電膜をパターニングすることにより、前記第2のキャパシタ用凹部内に上部電極を残すと共に、前記第1のプラグに接続された第2の配線を残す工程と
を有する半導体装置の製造方法。 - 前記工程hで形成される前記第2のキャパシタ用凹部の外周線は、平面視において、前記下部電極の外周線よりも外側に配置される請求項8に記載の半導体装置の製造方法。
- 前記工程aの前に、前記第1の層間絶縁膜よりも下方の層内に第3の配線を形成する工程を有し、前記工程bが、前記第1の層間絶縁膜に、前記第1のキャパシタ用凹部の底面から該第1の層間絶縁膜の底面まで達し、前記第3の配線の一部を露出させる第2のビアホールを形成する工程を含み、前記工程cにおいて、前記第2のビアホール内にも前記下部電極を形成する請求項9に記載の半導体装置の製造方法。
- 前記工程dが、さらに、前記第1のエッチングストッパ膜の上に、第2のエッチングストッパ膜及び第3のエッチングストッパ膜を形成する工程を含み、前記工程eにおいて、前記第3のエッチングストッパ膜の上に前記ビア層絶縁膜を形成し、前記工程fで形成する前記第1のビアホールは前記第2及び第3のエッチングストッパ膜をも貫通し、前記工程hにおいて、前記第3のエッチングストッパ膜に対して前記ビア層絶縁膜を選択的にエッチングできる条件で該第3のエッチングストッパ膜が露出するまでエッチングし、次に、前記第2のエッチングストッパ膜に対して該第3のエッチングストッパ膜を選択的にエッチングできる条件で該第2のエッチングストッパ膜が露出するまで前記第3のエッチングストッパ膜をエッチングし、次に、前記第1のエッチングストッパ膜に対して該第2のエッチングストッパ膜を選択的にエッチングできる条件で該第1のエッチングストッパ膜が露出するまで前記第2のエッチングストッパ膜をエッチングすることにより前記第2のキャパシタ用凹部を形成する請求項8〜10のいずれかに記載の半導体装置の製造方法。
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