KR20140052731A - 반도체 장치 및 이의 형성 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법에 있어서, 기판 상에 층간 절연막을 형성한다. 상기 층간 절연막을 부분적으로 제거하여 제1 트렌치를 형성한다. 제1 트렌치를 매립하며, 상기 제1 트렌치의 바닥으로부터 제1 두께를 갖는 마스크막을 형성한다. 상기 마스크막을 부분적으로 식각하여, 상기 제1 트렌치의 측벽을 부분적으로 노출시키며 상기 노출된 측벽에 인접하는 부분은 상기 제1 두께보다 작은 제2 두께를 갖는 마스크를 형성한다. 상기 마스크를 식각 마스크로 이용하여 상기 층간 절연막을 부분적으로 제거하여, 상기 제1 트렌치와 연통하는 제2 트렌치를 형성한다. 상기 제1 트렌치 및 제2 트렌치를 매립하는 도전 패턴을 형성한다.

Description

반도체 장치 및 이의 형성 방법{SEMICONDUCTOR STRUCTURE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 이의 형성 방법에 관한 것이다.
반도체 소자가 고집적화되면서, 반도체 장치에 포함되는 배선 구조물들도 미세한 폭과 낮은 저항을 가져야 한다. 금속 물질을 사용하여 배선 구조물들을 형성하는 경우, 상기 배선 구조물은 비교적 낮은 저항을 가질 수 있으나, 일반적인 패터닝 공정을 통해서 형성되기 어렵다. 이에 따라, 상기 배선 구조물들은 다마신 공정을 이용하여 형성될 수 있다.
상기 다마신 공정에서, 이후 배선 구조물들이 매립되는 트렌치들이 우선적으로 형성될 수 있다. 다만, 상기 트렌치들이 겹치는 영역에서 절연막 등이 과도하게 식각되는 문제가 발생할 수 있다.
본 발명의 일 목적은 향상된 신뢰성을 갖는 배선 구조물을 구비한 반도체 장치 제공하는 것이다.
본 발명의 다른 목적은 과도한 식각이 방지되는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 있어서, 기판 상에 층간 절연막을 형성한다. 상기 층간 절연막을 부분적으로 제거하여 제1 트렌치를 형성한다. 제1 트렌치를 매립하며, 상기 제1 트렌치의 바닥으로부터 제1 두께를 갖는 마스크막을 형성한다. 상기 마스크막을 부분적으로 식각하여, 상기 제1 트렌치의 측벽을 부분적으로 노출시키며 상기 노출된 측벽에 인접하는 부분은 상기 제1 두께보다 작은 제2 두께를 갖는 마스크를 형성한다. 상기 마스크를 식각 마스크로 이용하여 상기 층간 절연막을 부분적으로 제거하여, 상기 제1 트렌치와 연통하는 제2 트렌치를 형성한다. 상기 제1 트렌치 및 제2 트렌치를 매립하는 도전 패턴을 형성한다.
예시적인 실시예들에 따르면, 상기 마스크에 의해서 노출되는 상기 제1 트렌치의 측벽은 상기 기판의 상면과 예각을 이룰 수 있다.
예시적인 실시예들에 따르면, 상기 제2 트렌치를 형성하는 단계는 잔류하는 절연막 패턴 구조물을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 제2 트렌치를 형성하는 단계는 잔류하는 상기 절연막 패턴 구조물이 상기 절연막 패턴 구조물 아래에 위치하는 기판이 식각되는 것을 방지할 수 있다.
예시적인 실시예들에 따르면, 상기 마스크를 형성하는 단계는 상기 제2 두께를 갖는 마스크 부분의 상면은 상기 층간 절연막의 상면보다 낮을 수 있다.
예시적인 실시예들에 따르면, 상기 제2 두께를 갖는 마스크 부분이 상기 제1 트렌치를 형성하기 위한 제1 패턴 영역과 상기 제2 트렌치를 형성하기 위한 제2 패턴 영역이 겹치는 부분에 포함될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 트렌치는 제1 방향을 따라서 연장할 수 있으며, 상기 제2 트렌치는 상기 제1 트렌치와 연통하는 부분에서 상기 제1 방향에 수직인 제2 방향을 따라서 연장할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 트렌치는 제1 방향을 따라서 연장할 수 있으며, 상기 제2 트렌치는 상기 제1 트렌치와 연통하는 부분에서 상기 제1 방향에 따라서 연장할 수 있다.
예시적인 실시예들에 따르면, 상기 층간 절연막을 형성하는 단계 이전에, 상기 기판 상에 식각 저지막을 형성하는 단계를 더 포함할 수 있고, 상기 층간 절연막을 형성하는 단계는 상기 식각 저지막 상에 상기 층간 절연막을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 트렌치를 형성하는 단계 및 상기 제2 트렌치를 형성하는 단계는 상기 식각 저지막을 식각 종말점으로 이용할 수 있다.
본 발명의 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는 도전 구조물, 제1 층간 절연막, 절연막 패턴 구조물 및 도전 패턴을 포함한다. 상기 도전 구조물은 기판 상에 형성된다. 상기 제1 층간 절연막은 상기 도전 구조물을 커버하며, 상기 기판 상에 형성된다. 상기 절연막 패턴 구조물은 상기 도전 구조물에 오버랩되도록 상기 제1 층간 절연막 상에 형성되고, 상부로 갈수록 점차 줄어드는 폭을 가지며, 순차적으로 적층된 제1 및 제2 막 패턴들을 포함한다. 상기 도전 패턴은 상기 절연막 패턴 구조물을 커버하며 상기 제1 층간 절연막 상에 형성된다.
예시적인 실시예들에 따르면, 상기 도전 패턴은 구리(Cu), 알루미늄(Al), 텅스텐(W), 루세늄(Ru), 티타늄 질화물(TiNx) 또는 탄탈륨 질화물(TaNx)을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 반도체 장치는 상기 제1 층간 절연막 상에 형성되고, 상기 도전 패턴의 측벽을 부분적으로 둘러싸는 식각 저지막 및 상기 식각 저지막 상에 형성될 수 있고, 상기 도전 패턴의 측벽을 둘러싸는 제2 층간 절연막을 더 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 막 패턴은 상기 식각 저지막과 실질적으로 동일한 물질을 포함할 수 있으며, 상기 제2 막 패턴은 상기 제2 층간 절연막과 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 막 패턴은 실리콘 질화물을 포함할 수 있고, 상기 제2 막 패턴은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 다마신 공정을 이용하여, 도전 패턴을 구비한 반도체 장치를 형성할 수 있다. 상기 다마신 공정에서, 제1 트렌치 및 제2 트렌치는 각각 제1 및 제2 마스크들을 사용하여 별도의 패터닝 공정을 통해 제2 층간 절연막을 부분적으로 제거함으로써 형성될 수 있다. 이때, 상기 제2 마스크는 상기 제1 트렌치를 형성하기 위한 제1 패턴 영역과 상기 제2 트렌치를 형성하기 위한 제2 패턴 영역이 겹치는 제3 패턴 영역에서, 일정한 두께를 가질 수 있으며, 이에 따라 상기 제2 트렌치를 형성하는 식각 공정에서 상기 제3 패턴 영역의 상기 제2 층간 절연막 부분을 상기 제2 마스크가 커버함으로써, 상기 제2 층간 절연막 부분 아래의 제1 층간 절연막 부분이 식각되는 것을 방지할 수 있다. 따라서 상기 제1 층간 절연막 내에 형성된 각종 소자들이 손상받지 않고 보호될 수 있다.
도 1 내지 도 12는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 평면도들 및 단면도들이다.
도 13 내지 도 18은 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 19 내지 도 22는 또 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 평면도 및 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1내지 도 12는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 평면도들 및 단면도들이다. 구체적으로, 도 1 내지 도 3은 예시적인 실시예들에 따른 배선 구조물을 구비한 반도체 장치의 제조 방법을 나타내는 평면도들이고, 도 4 내지 도 12는 도 1의 IV-IV 라인을 따라 자른 배선 구조물을 구비한 반도체 장치의 단면도들이다.
도 1을 참조하면, 상기 반도체 장치는 복수의 도전 패턴들을 포함하는 배선 구조물을 구비할 수 있다. 예시적인 실시예들에 있어서, 상기 배선 구조물은 기판(100) 상에 배치된 제1 도전 패턴(191), 제2 도전 패턴(192) 및 제3 도전 패턴(193)을 포함할 수 있다. 제1 내지 제3 도전 패턴들(191, 192, 193)은 각각 제1 방향 및 상기 제1 방향에 실질적으로 직교하는 제2 방향을 따라 연장될 수 있으며, 제1 내지 제3 도전 패턴들(191, 192, 193)은 순서대로 서로 인접하여 나란히 배치될 수 있다. 다만, 제2 도전 패턴(192)은 제1 및 제3 도전 패턴들(191, 193)보다 길이가 짧을 수 있으며, 이에 따라 일정한 영역에서는 제1 및 제3 도전 패턴들(191, 193)이 서로 인접할 수 있다.
서로 인접한 도전 패턴들(191, 192, 193) 사이의 최단 거리 즉, 상기 제1 방향 혹은 상기 제2 방향에 따른 제1 및 제2 도전 패턴들(191, 192) 사이의 거리 및 제2 및 제3 도전 패턴들(192, 193) 사이의 거리와, 제2 도전 패턴(192)이 형성되지 않은 영역에서 상기 제1 방향에 따른 제1 및 제3 도전 패턴들(191, 193) 사이의 거리는 제1 거리(D1)로 정의될 수 있다. 또한, 제2 도전 패턴(192)이 형성되지 않은 영역에서 상기 제2 방향에 따른 제1 및 제3 도전 패턴들(191, 193) 사이의 거리는 제2 거리(D2)로 정의될 수 있다.
도전 패턴들(191, 192, 193)은 다마신 공정을 통해서 형성할 수 있다. 즉, 기판(100)에 형성된 제2 층간 절연막(140, 도 5 참조)을 부분적으로 식각하여 트렌치들(155, 175, 176, 177, 도 1, 8 및 10 참조)을 형성하고, 트렌치들(155, 175, 176, 177)을 매립하는 도전막을 형성한 후, 상기 도전막을 평탄화하여 도전 패턴들(191, 192, 193)을 형성할 수 있다.
광학 패터닝(즉, 식각 공정)의 해상도 한계로 인해서, 도전 패턴들(191, 192, 193)이 매립되는 트렌치들(155, 175)은 하나의 패터닝 공정이 아닌, 복수의 패터닝 공정들을 통해서 형성될 수 있다. 예를 들어, 제2 거리(D2)만큼 이격된 트렌치들은 하나의 패터닝 공정을 통해서 동시에 형성될 수 있으나, 제1 거리(D1)만큼 이격된 트렌치들은 별개의 패터닝 공정들을 통해서 순차적으로 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 도전 패턴(191)은 제2 도전 패턴(192)과 제1 거리(D1)만큼 이격되어 있을 뿐만 아니라 제3 도전 패턴(193)과도 제1 거리(D1)만큼 이격되어 있으므로, 제1 내지 제3 도전 패턴들(191, 192, 193)이 매립되는 트렌치들은 동시에 형성될 수 없다. 하지만, 도 2에 도시된 바와 같이, 제1 도전 패턴(191)의 일부가 매립되는 제1 트렌치(155)와 제3 도전 패턴(193)이 매립되는 제3 트렌치(176)는 서로 제2 거리(D2)만큼 이격되어 있으므로, 하나의 패터닝 공정을 통해서 동시에 형성될 수 있다. 또한 도 3에 도시된 바와 같이, 제2 도전 패턴(192)이 매립되는 제4 트렌치(177)와 제1 도전 패턴(191)의 다른 일부가 매립되는 제 2 트렌치(175)도 하나의 패터닝 공정을 통해서 형성될 수 있다. 결과적으로, 제1 도전 패턴(191)이 매립되는 제1 트렌치(155)와 제2 트렌치(175)는 별개의 패터닝 공정들을 통해서 형성될 수 있다. 또한 얼라인먼트 마진을 고려하면, 제1 트렌치(155)를 형성하기 위한 패턴 영역과 제2 트렌치(175)를 형성하기 위한 패턴 영역은 부분적으로 서로 겹칠 수 있다.
이때, 제1 트렌치(155) 및 제3 트렌치(176)를 형성하기 위한 패턴 영역을 제1 패턴 영역(I)으로 정의하고, 제2 트렌치(175) 및 제4 트렌치(177)를 형성하기 위한 패턴 영역을 제2 패턴 영역(II)으로 정의할 수 있다. 또한, 제1 패턴 영역(I)과 제2 패턴 영역(II)이 서로 겹치는 부분을 제3 패턴 영역(III)으로 정의한다.
이하, 도 1의 IV-IV 라인을 따라 자른 도 4 내지 도 12를 참조하여 상기 배선 구조물을 구비한 반도체 장치의 제조 방법을 보다 상세히 설명한다.
도 4를 참조하면, 기판(100) 상에 도전 구조물을 형성하고, 상기 도전 구조물을 덮는 제1 층간 절연막(120)을 형성할 수 있다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 등과 같은 반도체 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 층 및 절연층을 갖는 기판 혹은 금속 산화물 단결정 기판을 포함할 수 있다.
예를 들어, 상기 도전 구조물은 트랜지스터, 다이오드, 사이리스터와 같은 반도체 소자 및/또는 콘택, 도전막, 유전막, 배선, 게이트 구조물과 같은 반도체 소자의 구성 요소를 포함할 수 있다. 예시적인 일 실시예에 있어서, 상기 도전 구조물은 게이트 구조물(110)을 포함할 수 있다.
게이트 구조물(110)은 기판(100) 상에 게이트 절연막 및 게이트 전극막을 순차적으로 적층한 후, 상기 게이트 절연막 및 상기 게이트 전극막을 패터닝하여 게이트 절연막 패턴(112) 및 게이트 전극(114)을 형성하고, 이들의 측벽 상에 스페이서(116)를 배치하여 형성할 수 있다.
이후, 게이트 구조물(110)을 커버하는 제1 층간 절연막(120)을 기판(100) 상에 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 층간 절연막(120)은 BPSG(Boro-Phospho-Silicate Glass), TOSZ(Tonen Silazene), USG(Undoped Silicate Glass), SOG(Spin On Glass), FOX(Flowable Oxide), TEOS(Tetra-Ethyl-Ortho-Silicate) 또는 HDP-CVD(High Density Plasma Chemical Vapor Deposition) 산화물 등과 같은 실리콘 산화물을 사용하여 형성될 수 있다.
도 5를 참조하면, 제1 층간 절연막(120) 상에 식각 저지막(130) 및 제2 층간 절연막(140)을 순차적으로 형성할 수 있다.
식각 저지막(130)은 제1 층간 절연막(120) 및/또는 제2 층간 절연막(140)과 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 층간 절연막(120) 및/또는 제2 층간 절연막(140)이 실리콘 산화물을 포함하는 경우, 식각 저지막(130)은 실리콘 질화물을 사용하여 형성할 수 있다.
예시적인 실시예들에서, 제2 층간 절연막(140)은 제1 층간 절연막(120)과 실질적으로 동일하거나 유사한 물질을 사용하여 형성할 수 있다.
도 6을 참조하면, 제2 층간 절연막(140) 상에 제1 마스크(150)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 층간 절연막(140) 상에 제2 층간 절연막(140)과 식각 선택비를 갖는 물질을 사용하여 제1 마스크막을 형성하고, 사진 식각 공정을 통해 상기 제1 마스크막을 패터닝하여 제1 마스크(150)를 형성할 수 있다. 즉, 상기 제1 마스크막이 형성된 제2 층간 절연막(140) 상에 포토레지스트 패턴(도시되지 않음)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 마스크막을 식각함으로써 제1 마스크(150)를 형성할 수 있다. 이후, 잔류하는 상기 포토레지스트 패턴을 제거하기 위해 애싱(ashing) 공정을 추가로 수행할 수도 있다.
예시적인 실시예들에 있어서, 상기 제1 마스크막은 실리콘 질화물, 티타늄 질화물과 같은 질화물, Si-SOH(silicon based spin-on hard mask), C-SOH(carbon based spin-on hardmask) 또는 ACL(amorphous carbon layer)로 형성될 수 있다. 예시적인 일 실시예에 있어서, 상기 제1 마스크막은 C-SOH로 형성될 수 있다.
제1 마스크(150)는 이후 제1 트렌치(155, 도 7 참조)를 형성하기 위한 제1 패턴 영역(I)에서 제2 층간 절연막(140)을 노출시킬 수 있다. 즉, 제1 패턴 영역(I) 상에는 제1 마스크(150)가 배치되지 않는다.
도 7을 참조하면, 제1 마스크(150)를 식각 마스크로 사용하는 식각 공정을 통해 제2 층간 절연막(140) 및 식각 저지막(130)을 부분적으로 제거하여 제1 트렌치(155)를 형성할 수 있다.
먼저, 제2 층간 절연막(140)에 대해 높은 식각률을 갖는 식각 가스를 사용하여 상기 식각 공정을 수행할 수 있다. 이에 따라, 제1 마스크(150)에 의해 커버되지 않은 제2 층간 절연막(140) 부분이 제거될 수 있다. 상기 식각 공정에서 식각 저지막(130)은 식각 종말점 역할을 할 수 있다.
이후, 제1 마스크(150) 및 제2 층간 절연막(140)을 식각 마스크로 하여 식각 저지막(130)에 대해 높은 식각률을 갖는 식각 가스를 사용하는 식각 공정을 수행하여, 식각 저지막(130)을 부분적으로 제거할 수 있다. 이에 따라, 제1 마스크(150) 및 제2 층간 절연막(140)에 의해 커버되지 않은 식각 저지막(130) 부분이 제거되어, 제1 트렌치(155)를 형성할 수 있다.
이때, 제1 트렌치(155)에 의해 노출된 제1 층간 절연막(140) 및 식각 저지막(130)의 측벽들과 기판(100)의 상면 사이의 각도는 90도보다 작을 수 있다. 상기 각도는 상술한 식각 공정에서 사용된 식각 가스의 조성, 제2 층간 절연막(140)의 구성 물질, 식각 저지막(130)의 구성 물질 및 상기 식각 공정의 공정 조건들에 의해서 변경될 수 있다. 예시적인 실시예들에 있어서, 상기 식각 가스가 탄소를 비교적 다량 포함할 경우, 상기 각도는 80도 이하의 비교적 작은 각도를 가질 수 있다. 다른 예시적인 실시예들에 있어서, 상기 식각 가스가 탄소를 포함하지 않을 경우, 상기 각도는 90도 이하, 80도 이상의 비교적 큰 각도를 가질 수 있다.
도 8을 참조하면, 제1 마스크(150)를 제거한 후, 제1 및 제2 층간 절연막들(120, 140) 상에 제1 트렌치(155)를 충분히 매립하는 제2 마스크막(160)을 형성할 수 있다.
제2 마스크막(160)은 제1 및 제2 층간 절연막들(120, 140)의 상면 과 제2 층간 절연막(140) 및 식각 저지막(130)의 측벽 상에 실리콘 질화물, 티타늄 질화물과 같은 질화물, Si-SOH, C-SOH 또는 ACL를 사용하여 형성할 수 있다. 제2 마스크막(160)을 C-SOH로 형성하는 경우, 제2 마스크막(160)은 제2 층간 절연막(140) 및 식각 저지막(130)과 우수한 식각 선택비를 가지며, 비교적 높은 종횡비를 가지는 제1 트렌치(155)를 전체적으로 매립할 수 있다.
제2 마스크막(160)은 실질적으로 평탄한 상면을 가질 수 있다. 이에 따라, 제1 층간 절연막(120) 상에 배치된 제2 마스크막(160) 부분은 제1 트렌치(155)의 바닥으로부터 제1 두께(T1)를 가질 수 있으며, 제2 층간 절연막(140) 상에 배치된 제2 마스크막(160) 부분은 제2 층간 절연막(140)의 상면으로부터 제1 두께(T1)보다 작은 제3 두께(T3)를 가질 수 있다. 또한, 제2 마스크막(160)은 식각 저지막(130) 및 제2 층간 절연막(140)의 경사진 측벽 상에도 형성될 수 있다. 상기 경사진 측벽 상에 형성된 제2 마스크막(160) 부분은 제1 두께(T1)보다 작고, 제3 두께(T3)보다 큰 두께를 가질 수 있다.
도 9를 참조하면, 제2 마스크막(160) 상에 포토레지스트 패턴(170)을 형성하고, 제2 마스크막(160)을 부분적으로 제거하여 제2 마스크(165)를 형성할 수 있다.
구체적으로, 제2 마스크막(160) 상에, 예를 들어, 비정질 탄소막(Amorphous Carbon Layer; ACL)을 사용하여 포토레지스트막을 형성하고, 사진 식각 공정을 통해 상기 포토레지스트막을 패터닝하여 포토레지스트 패턴(170)을 형성할 수 있다. 예시적인 실시예들에 있어서, 포토레지스트 패턴(170)은 제2 트렌치(175, 도 10 참조)를 형성하기 위한 제2 패턴 영역(II)에서 제2 마스크막(160)을 노출시키도록 형성될 수 있다. 이때, 앞서 언급한 바와 같이 제1 패턴 영역(I)과 제2 패턴 영역(II)이 겹치는 부분은 제3 패턴 영역(III)으로 정의한다.
이후, 포토레지스트 패턴(170)을 식각 마스크로 하여 제2 마스크막(160)을 부분적으로 식각함으로써 제2 마스크(165)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정은 제2 마스크막(160)을 미리 정해진 제4 두께(T4)만큼 식각하도록 조절될 수 있다. 제4 두께(T4)는 앞서 언급한 제3 두께(T3)보다 크고, 제1 두께(T1)보다 작을 수 있다. 이에 따라, 제2 패턴 영역(II) 내에서 제2 층간 절연막(140) 상에 위치하는 제2 마스크막(160) 부분은 충분히 제거될 수 있다. 반면에 제3 패턴 영역(III) 내에서 제2 층간 절연막(140) 및 식각 저지막(130)의 측벽 상에 위치하는 제2 마스크막(160) 부분은 부분적으로 제거될 수 있다. 즉, 제2 마스크(165)는 제1 패턴 영역(I)에서는 제1 두께(T1)를 가질 수 있으며, 제3 패턴 영역(III)에서는 제1 두께(T1)보다 작은 제2 두께(T2)를 가질 수 있다. 결과적으로, 제2 마스크(165)는 제1 트렌치(155)의 측벽(즉, 제2 층간 절연막(140))의 측벽을 부분적으로 노출시킬 수 있다. 노출된 제1 트렌치(155)의 측벽은 제3 패턴 영역(III) 내에 위치할 수 있다.
이후, 잔류하는 포토레지스트 패턴(170)을 제거하기 위해 애싱(ashing) 공정을 추가로 수행할 수 있다.
도 10을 참조하면, 제2 마스크(165)를 이용하여, 제2 층간 절연막(140) 및 식각 저지막(130)을 부분적으로 제거하여 제2 트렌치(175)를 형성할 수 있다.
제2 트렌치(175)는 제1 마스크(165)를 식각 마스크로 사용하는 식각 공정을 통해 형성될 수 있다. 상기 식각 공정은 도 7을 참조하여 설명한 식각 공정과 실질적으로 동일하거나 유사할 수 있다. 이에 따라. 제2 마스크(165)에 의해서 노출된 제2 층간 절연막(140) 및 식각 저지막(130) 부분이 제거될 수 있다.
상기 식각 공정에서, 제3 패턴 영역(III) 내에 위치하는 제2 층간 절연막(140) 및 식각 저지막(130) 부분은 제2 마스크(165)에 의해 덮여 있으므로, 식각되지 않고 남아서 잔류 절연막 패턴(180)을 형성할 수 있다. 예시적인 실시예들에 있어서, 잔류 절연막 패턴(180)은 식각 저지막(130)을 구성하는 질화물을 포함하는 단일 층으로 형성되거나, 식각 저지막(130)을 구성하는 질화물과 제2 층간 절연막(140)을 구성하는 산화물을 포함하는 이중 층으로 형성될 수 있다.
만약, 제2 마스크(165)가 제3 패턴 영역(III)에 배치되지 않으면, 제2 트렌치(175)를 형성하는 식각 공정에서 제1 층간 절연막(120)이 과도하게 식각되어, 예를 들어, 게이트 구조물(110)과 같은 도전 구조물이 손상될 수 있다. 반면에, 만약 제2 마스크(165)가 제3 패턴 영역(III)에서 제1 두께(T1)를 가진다면, 제2 트렌치(175)를 형성하는 식각 공정에서 제3 패턴 영역(III)에 위치하는 식각 저지막(130) 및 제2 층간 절연막(140)이 충분히 제거되지 않으므로, 이후 제1 트렌치(155)와 제2 트렌치(175)가 연통되지 않을 수 있다.
도 11을 참조하면, 제2 마스크(165)를 제거하여, 제1 트렌치(155)와 제2 트렌치(175)를 연통시킬 수 있다. 예시적인 실시예들에 있어서, 제2 마스크(165)가 C-SOH 를 포함하는 경우, 애싱 공정 등을 통해서 제2 마스크(165)를 전체적으로 제거할 수 있다.
도 12를 참조하면, 제1 및 제2 트렌치(155, 175)를 매립하는 확산 방지막 패턴(185) 및 제1 도전 패턴(191)을 형성할 수 있다.
구체적으로, 제2 층간 절연막(140), 제1 층간 절연막(120) 및 잔류 절연막 패턴(180)의 상면들과 제2 층간 절연막(140), 식각 저지막(130) 및 잔류 절연막 패턴(180)의 측벽들 상에 확산 방지막을 형성하고, 상기 확산 방지막 상에 제1 및 제2 트렌치들(155, 175)을 매립하도록 도전막을 형성한 후, 상기 확산 방지막 및 상기 도전막의 상부를 제거함으로써 확산 방지막 패턴(185) 및 제1 도전 패턴(191)을 형성할 수 있다. 예시적인 실시예들에 있어서, 확산 방지막 패턴(185) 및 제1 도전 패턴(191)은 에치-백 및/또는 CMP 공정을 통해서 제2 층간 절연막(140) 상면이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다.
상기 확산 방지막은 탄탈륨 질화물(TaNx) 또는 티타늄 질화물(TiNx)과 같은 질화물을 사용하여, CVD 공정을 통해서 형성할 수 있으며, 상기 도전막은 구리(Cu), 알루미늄(Al), 텅스텐(W), 루세늄(Ru)과 같은 금속, 티타늄 질화물(TiNx), 탄탈륨 질화물(TaNx)과 같은 도전성 금속 질화물을 사용하여 형성할 수 있다. 예시적인 일 실시예에 있어서, 상기 도전막은 상기 확산 방지막 상에 구리 씨드막(Cu seed layer)을 먼저 형성한 후, CVD 공정 또는 전기 도금(electro plating) 공정을 통해 형성될 수 있다. 제1 도전 패턴(191)이 구리(Cu)를 포함하는 경우, 제1 도전 패턴(191)은 우수한 저항 특성을 가질 수 있다.
예시적인 실시예들에 있어서, 다마신 공정을 이용하여, 제1 도전 패턴(191) 포함하는 반도체 장치를 형성할 수 있다. 상기 다마신 공정에서, 제1 트렌치(155) 및 제2 트렌치(175)는 각각 제1 및 제2 마스크들(150, 165)을 사용하여 별도의 패터닝 공정을 통해 제2 층간 절연막(140)을 부분적으로 제거함으로써 형성될 수 있다. 이때, 제2 마스크(165)는 제1 트렌치(155)를 형성하기 위한 제1 패턴 영역(I)과 제2 트렌치(175)를 형성하기 위한 제2 패턴 영역(II)이 겹치는 제3 패턴 영역(III)에서, 제2 두께(T2)를 가질 수 있으며, 이에 따라 제2 트렌치(175)를 형성하는 식각 공정에서 제3 패턴 영역(III)의 제2 층간 절연막 (140) 부분을 제2 마스크(165)가 커버함으로써, 상기 제2 층간 절연막(140) 부분 아래의 제1 층간 절연막(120) 부분이 식각되는 것을 방지할 수 있다. 따라서 제1 층간 절연막(120) 내에 형성된 각종 소자들, 예를 들어 게이트 구조물(110)이 손상받지 않고 보호될 수 있다.
이제, 상기 배선 구조물을 구비한 반도체 장치를 설명한다.
도 1 및 도 12를 참조하면, 상기 배선 구조물을 구비한 반도체 장치는 기판(100), 도전 구조물, 제1 층간 절연막(120), 식각 방지막(130), 제2 층간 절연막(140), 확산 방지막 패턴(185) 및 제1 도전 패턴(191)을 포함할 수 있다.
상기 도전 구조물은 트랜지스터, 다이오드, 사이리스터와 같은 반도체 소자 및/또는 콘택, 도전막, 유전막, 배선, 게이트 구조물과 같은 반도체 소자의 구성 요소를 포함할 수 있다. 예시적인 일 실시예에 있어서, 상기 반도체 구조물은 게이트 구조물(110)을 포함할 수 있다.
제1 층간 절연막(120)은 상기 도전 구조물을 커버하며, 기판(100) 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 층간 절연막(120)은 실리콘 산화물을 포함할 수 있다.
식각 방지막(130) 및 제2 층간 절연막(140)은 제1 층간 절연막(120) 상에 순차적으로 적층될 수 있다. 또한, 식각 방지막(130) 및 제2 층간 절연막(140)을 관통하는 제1 트렌치(155) 및 제2 트렌치(175)가 배치될 수 있다.
절연막 패턴 구조물(180)은 제1 트렌치(155) 형성을 위한 제1 패턴 영역(I)과 제2 트렌치(175) 형성을 위한 제2 패턴 영역(II)이 겹치는 제3 패턴 영역(III) 내에 배치될 수 있다. 이에 따라, 절연막 패턴 구조물(180)은 상기 도전 구조물과 오버랩되도록 배치될 수 있다. 절연막 패턴 구조물(180)은 하부보다 넓은 폭을 갖는 상부를 가질 수 있다. 예를 들어, 절연막 패턴 구조물(180)은 상부로 갈수록 점차 줄어드는 폭을 가질 수 있다. 예시적인 실시예들에 있어서, 절연막 패턴 구조물(180)은 식각 저지막(130)과 동일한 물질을 포함하는 제1 막 패턴 및 제2 층간 절연막(140)과 동일한 물질을 포함하는 제2 막 패턴을 포함하는 이중층 구조를 가질 수 있다. 절연막 패턴 구조물(180)은 제1 및 제2 트렌치들(155, 175)이 형성되는 과정에서 과도한 식각이 일어나는 것을 방지하는 역할을 수행할 수 있다.
확산 방지막 패턴(185) 및 제1 도전 패턴(191)은 제1 층간 절연막(120) 상에서 순차적으로 배치되어서 절연막 패턴 구조물(180)을 커버할 수 있다. 또한, 확산 방지막 패턴(185) 및 제1 도전 패턴(191)은 제1 및 제2 트렌치(155, 175)를 매립할 수 있다.
예시적인 실시예들에 있어서, 확산 방지막 패턴(185)은 티타늄 질화물 또는 탄탈륨 질화물을 포함할 수 있다. 확산 방지막 패턴(185)은 확산 방지막 패턴(185) 상에 형성되는 제1 도전 패턴(191)의 구성 물질(예를 들어, 구리 원자)이 제2 층간 절연막(140) 또는 식각 저지막(130)으로 확산하는 것을 방지할 수 있다.
예시적인 실시예들에 있어서, 제1 도전 패턴(191)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 루세늄(Ru), 티타늄 질화물(TiNx) 또는 탄탈륨 질화물(TaNx)을 포함할 수 있다. 제1 도전 패턴(191)이 구리를 포함하는 경우, 상기 배선 구조물은 비교적 낮은 저항을 가질 수 있다.
도 13 내지 도 18은 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 상기 반도체 장치의 제조 방법은 도 4 내지 도 12를 참조하여 설명한 반도체 장치의 제조 방법이 포함하는 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 유사한 구성 요소에는 유사한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 13을 참조하면, 도 4 및 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 기판(100) 상에 게이트 구조물(110)을 형성하고, 게이트 구조물(110)을 덮은 제1 층간 절연막(120)을 형성한 후, 제1 층간 절연막(120) 상에 제1 식각 저지막(132), 제2 층간 절연막(140), 제2 식각 저지막(142) 및 제3 층간 절연막(144)을 순차적으로 형성할 수 있다.
한편, 제1 층간 절연막(120)은 하부 도전 패턴(125)을 구비하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 식각 저지막(142) 및 제3 층간 절연막(144)은 각기 제1 식각 저지막(132) 및 제1 층간 절연막(120)과 실질적으로 동일하거나 유사한 물질을 사용하여 형성될 수 있다.
도 14를 참조하면, 제1 식각 저지막(132), 제2 층간 절연막(140), 제2 식각 저지막(142) 및 제3 층간 절연막(144)을 부분적으로 제거하여 하부 도전 패턴(125)을 노출시키는 콘택홀(148)을 형성할 수 있다.
구체적으로, 제3 층간 절연막(144) 상에 마스크(도시되지 않음)를 형성한 후, 상기 마스크를 이용하는 식각 공정을 통해서, 제3 층간 절연막(144), 제2 식각 저지막(142), 제2 층간 절연막(140) 및 제1 식각 저지막(132)을 부분적으로 제거할 수 있다.
도 15를 참조하면, 하부 도전 패턴(125) 및 제3 층간 절연막(144) 상에 콘택홀(148)을 충분히 매립하는 희생막(도시되지 않음)을 형성한 후, 상기 희생막 상부를 평탄화하여 콘택홀(148) 내에 희생막 패턴(157)을 형성한다. 예시적인 실시예들에 있어서, 상기 희생막은 층간 절연막들(120, 140, 144) 및 식각 저지막들(132, 142)과 식각 선택비를 갖는 물질을 이용하여 형성될 수 있다. 예를 들어, 상기 희생막은 스핀 코팅 공정을 통해서 수소 함유된 산화막(hydro-silses-quioxane layer; HSQ layer)으로 형성할 수 있다. 이에 따라, 상기 희생막은 콘택홀(148)을 충분히 매립하고, 평평한 상면을 가질 수 있다.
이후, 도 7을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제3 층간 절연막(144) 상에 제1 마스크(150)를 형성한 후, 제3 층간 절연막(144) 및 제2 식각 저지막(142)을 부분적으로 제거하여 제1 트렌치(155)를 형성할 수 있다. 이후, 제1 마스크(150)는 제거될 수 있다.
도 16을 참조하면, 도 8 및 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이에 따라, 제3 층간 절연막(144) 상에 제1 트렌치(155)를 매립하는 제2 마스크막을 형성하고, 상기 제2 마스크막을 부분적으로 제거하여 제2 마스크(165)를 형성할 수 있다.
도 17을 참조하면, 도 10을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이에 따라, 제2 마스크(165)를 이용하여, 제3 층간 절연막(144) 및 제2 식각 저지막(142)을 부분적으로 제거하여 제2 트렌치(175)를 형성할 수 있다. 상기 식각 공정에서, 제3 패턴 영역(III) 내에 위치하는 제3 층간 절연막(144) 및/또는 제2 식각 저지막(142) 부분은 제2 마스크(165)에 의해서 덮여있으므로, 식각되지 않고 남아서 잔류하는 절연막 패턴 구조물(180)을 형성할 수 있다.
도 18을 참조하면, 도 11 및 도 12를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이에 따라, 제2 마스크(165) 및 희생막 패턴(157)을 제거한 후, 제1 및 제2 트렌치들(155, 175) 및 콘택홀(148)을 매립하는 확산방지막 패턴(187) 및 도전 패턴(190)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제2 및 제3 층간 절연막들(140, 144), 하부 도전 패턴(125) 및 절연막 패턴 구조물(180)의 상면들과 제2 및 제3 층간 절연막들(140, 144), 제1 및 제2 식각 저지막들(132, 142) 및 절연막 패턴 구조물(180)의 측벽들 상에 확산 방지막을 형성하고, 상기 확산 방지막 상에 제1 및 제2 트렌치들(155, 175) 및 콘택홀(148)을 충분히 매립하는 도전막을 형성한 후, 상기 확산 방지막 및 상기 도전막의 상부를 평탄화함으로써 확산 방지막 패턴(187) 및 도전 패턴(190)을 형성할 수 있다.
도 19는 또 다른 예시적인 실시예들에 따른 배선 구조물을 구비한 반도체 장치의 제조 방법을 나타내는 평면도이고, 도 20 내지 도 22는 상기 배선 구조물을 구비한 반도체 장치의 단면도들이다. 설명의 편의를 위해서, 도 20 내지 도 22는, 도 19의 IV-IV 라인을 따라 자른 단면(A)과 도 19의 V-V 라인을 따라 자른 단면(B)을 함께 도시하고 있다.
도 19를 참조하면, 상기 반도체 장치는 복수의 도전 패턴들을 포함하는 배선 구조물을 구비할 수 있다. 예시적인 실시예들에 있어서, 상기 배선 구조물은 제1 도전 패턴(291), 제2 도전 패턴(292) 및 제3 도전 패턴(293)을 포함할 수 있다. 제1내지 제3 도전 패턴들(291, 292, 293)은 각각 제1 방향 및 상기 제1 방향에 수직한 제2 방향을 따라 연장될 수 있으며, 순서대로 서로 인접하여 나란히 배치될 수 있다.
상기 도전 패턴들은 다마신 공정을 통해서 형성할 수 있다. 즉, 기판(200)에 형성된 제2 층간 절연막(240, 도 20 참조)을 부분적으로 식각하여 트렌치들(255, 275, 276, 277, 278, 279, 도 19, 20 및 22 참조)을 형성하고, 상기 트렌치들(255, 275, 276, 277, 278, 279)을 매립하는 도전막을 형성한 후, 상기 도전막을 평탄화하여 도전 패턴들(291, 292, 293)을 형성할 수 있다.
광학 패터닝의 해상도 한계로 인해서, 도전 패턴들(291, 292, 293)이 매립되는 트렌치들은 하나의 패터닝 공정이 아닌, 복수의 패터닝 공정을 통해서 형성될 수 있다. 예를 들어, 상기 제1 방향을 따라 연장되는 트렌치들(255, 275)은 하나의 패터닝 공정을 통해서 동시에 형성될 수 있으나, 상기 제2 방향을 따라 연장되는 트렌치들은 상기 제1 방향을 따라 연장하는 트렌치들과 별도의 패터닝 공정을 통해서 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 도전 패턴들(291, 292, 293)은 상기 제1 방향으로 연장될 뿐만 아니라 상기 제2 방향으로도 연장하므로, 제1 내지 제3 도전 패턴들(291, 292, 293)이 매립되는 트렌치들은 동시에 형성될 수 없다. 즉, 상기 제1 방향으로 연장되는 제1 트렌치(255), 제3 트렌치(276) 및 제5 트렌치(278)는 하나의 패터닝 공정을 통해서 동시에 형성될 수 있으며, 상기 제2 방향으로 연장하는 제2 트렌치(275), 제4 트렌치(277) 및 제6 트렌치(279)는 다른 패터닝 공정을 통해서 형성될 수 있다. 또한 상기 패터닝 공정에서, 얼라인먼트 마진을 고려하면, 제1 트렌치(255)를 형성하기 위한 패턴 영역과 제2 트렌치(275)를 형성하기 위한 패턴 영역은 부분적으로 겹칠 수 있다. 예를 들어, 제1 트렌치(255)를 형성하기 위한 패턴 영역을 제1 패턴 영역으로 정의하고 제2 트렌치(275)를 형성하기 위한 패턴 영역을 제2 패턴 영역으로 정의할 때, 상기 제1 패턴 영역과 상기 제2 패턴 영역이 겹치는 부분은 제3 패턴 영역으로 정의할 수 있다.
한편, 도 20 내지 도 22를 참조하면, 먼저 도 4 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이때, 제1 마스크(250)는 제1 트렌치(255)가 형성될 상기 제1 패턴 영역을 노출시킬 수 있다.
이후, 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제1 트렌치(255)를 형성할 수 있다. 즉, 제2 층간 절연막(240) 및 식각 저지막(230)을 부분적으로 제거하여 상기 제1 방향으로 연장되는 제1 트렌치(255)를 형성할 수 있다.
도 21을 참조하면, 도 8 및 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제2 마스크(265)를 형성할 수 있다. 제2 마스크(265)는 제2 트렌치(275, 도 22 참조)가 형성될 상기 제2 패턴 영역을 노출시킬 수 있으며, 상기 제1 패턴 영역과 상기 제2 패턴 영역이 겹치는 제3 패턴 영역에서 감소된 두께를 가질 수 있다.
도 22를 참조하면, 제2 마스크(265)를 이용하여, 제2 층간 절연막(240) 및 식각 저지막(230)을 부분적으로 제거하여 제2 트렌치(275)를 형성할 수 있다. 제2 트렌치(275)는 상기 제2 방향을 따라 연장될 수 있으며, 제2 트렌치(275)와 제1 트렌치(255)가 겹치는 부분에는 잔류하는 절연막 패턴 구조물(280)이 형성될 수 있다. 제2 트렌치(275)를 형성하는 공정에서, 상기 제3 패턴 영역에 위치하는 제2 층간 절연막(240) 및 식각 저지막(230) 부분은 제2 마스크(265)에 의해서 덮여있으므로, 상기 제2 층간 절연막(240) 하부의 제1 층간 절연막(220)이 식각되는 것을 방지할 수 있다.
이후, 도 12를 참조하여 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 배선 구조물을 구비한 반도체 장치를 완성할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200: 기판 110, 210: 게이트 구조물
112, 212: 게이트 절연막 114, 214: 게이트 전극
116, 216: 스페이서 120, 220: 제1 층간 절연막
125: 하부 도전 패턴 130, 230: 식각 저지막
132: 제1 식각 저지막 140, 240: 제2 층간 절연막
142: 제2 식각 저지막 144: 제3 층간 절연막
148: 콘택홀 150, 250: 제1 마스크
155, 255: 제1 트렌치 157: 희생막 패턴
160: 제2 마스크막 165, 265: 제2 마스크
170: 포토레지스트 패턴 175, 275: 제2 트렌치
176, 276: 제3 트렌치 177, 277: 제4 트렌치
180, 280: 절연막 패턴 구조물
185, 187, 285: 확산 방지막 패턴
190: 도전 패턴 191: 제1 도전 패턴
192: 제2 도전 패턴 193: 제3 도전 패턴

Claims (10)

  1. 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 부분적으로 제거하여 제1 트렌치를 형성하는 단계;
    제1 트렌치를 매립하며, 상기 제1 트렌치의 바닥으로부터 제1 두께를 갖는 마스크막을 형성하는 단계;
    상기 마스크막을 부분적으로 식각하여, 상기 제1 트렌치의 측벽을 부분적으로 노출시키며 상기 노출된 측벽에 인접하는 부분은 상기 제1 두께보다 작은 제2 두께를 갖는 마스크를 형성하는 단계;
    상기 마스크를 식각 마스크로 이용하여 상기 층간 절연막을 부분적으로 제거하여, 상기 제1 트렌치와 연통하는 제2 트렌치를 형성하는 단계; 및
    상기 제1 트렌치 및 제2 트렌치를 매립하는 도전 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서, 상기 마스크에 의해서 노출되는 상기 제1 트렌치의 측벽은 상기 기판의 상면과 예각을 이루는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 제2 트렌치를 형성하는 단계는 잔류하는 절연막 패턴 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 제2 트렌치를 형성하는 단계는 잔류하는 상기 절연막 패턴 구조물이 상기 절연막 패턴 구조물 아래에 위치하는 기판이 식각되는 것을 방지하는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서, 상기 마스크를 형성하는 단계는 상기 제2 두께를 갖는 마스크 부분의 상면은 상기 층간 절연막의 상면보다 낮은 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서, 상기 제2 두께를 갖는 마스크 부분이 상기 제1 트렌치를 형성하기 위한 제1 패턴 영역과 상기 제2 트렌치를 형성하기 위한 제2 패턴 영역이 겹치는 부분에 포함되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1항에 있어서, 상기 제1 트렌치는 제1 방향을 따라서 연장하며, 상기 제2 트렌치는 상기 제1 트렌치와 연통하는 부분에서 상기 제1 방향에 수직인 제2 방향을 따라서 연장하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 1항에 있어서, 상기 제1 트렌치는 제1 방향을 따라서 연장하며, 상기 제2 트렌치는 상기 제1 트렌치와 연통하는 부분에서 상기 제1 방향에 따라서 연장하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1항에 있어서, 상기 층간 절연막을 형성하는 단계 이전에, 상기 기판 상에 식각 저지막을 형성하는 단계를 더 포함하고,
    상기 층간 절연막을 형성하는 단계는 상기 식각 저지막 상에 상기 층간 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 기판 상에 형성된 도전 구조물;
    상기 도전 구조물을 커버하며 상기 기판 상에 형성된 제1 층간 절연막;
    상기 도전 구조물에 오버랩되도록 상기 제1 층간 절연막 상에 형성되고, 상부로 갈수록 점차 줄어드는 폭을 가지며, 순차적으로 적층된 제1 및 제2 막 패턴들을 포함하는 절연막 패턴 구조물; 및
    상기 절연막 패턴 구조물을 커버하며 상기 제1 층간 절연막 상에 형성된 도전 패턴을 포함하는 반도체 장치.
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