CN115831866B - 一种高深宽比接触孔的制作方法 - Google Patents
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Abstract
本发明提供一种高深宽比接触孔的制作方法，包括：提供衬底，于衬底上形成金属层和层间介质层，层间介质层包括相对设置的第一厚度部与第二厚度部；于层间介质层上形成层叠的氮化硅掩膜层和氮化钛掩膜层，氮化硅掩膜层与第二厚度部的厚度比不大于氮化硅掩膜层与第二厚度部的刻蚀选择比，氮化钛掩膜层与第一厚度部的厚度比不小于氮化钛掩膜层与第一厚度部的刻蚀选择比；图形化掩膜叠层以形成开口；基于图形化的掩膜叠层刻蚀层间介质层以形成通孔。本发明中采用氮化硅掩膜层和氮化钛掩膜层作为阻挡层刻蚀层间介质层，根据刻蚀选择比能够完全消耗氮化硅掩膜层，避免氮化硅残留提高器件电性能；并且无需增加氮化硅研磨液和氮化硅回刻工艺，降低成本。
Description
技术领域
本发明属于集成电路制造领域，涉及一种高深宽比接触孔的制作方法。
背景技术
在集成电路制造工艺中，化学机械研磨（CMP）是化学腐蚀作用和机械去除作用相结合的工艺技术，是半导体制造工艺中唯一可以实现表面全局平坦化的技术。传统的接触孔的制作方法以Ti/TiN为阻挡层刻蚀层间介质层形成通孔后，填充金属钨，然后进行化学机械研磨：第一步采用第一个研磨盘用钨研磨液研磨掉晶圆表面大部分钨，第二步采用第二个研磨盘用钨研磨液研磨掉钨金属及阻挡层并通过终点侦测技术使研磨停止在阻挡层，第三步采用第三研磨盘用阻挡层研磨液研磨掉阻挡层及一部分介电层二氧化硅。但是此工艺不能适用于高深宽比接触孔钨研磨，因为蚀刻要吃出十几微米或者几十微米的超深孔时必须有一层氮化硅硬掩膜层作为阻挡，否则会造成光阻不够挡，目前第三步采用的阻挡层研磨液对于氮化硅研磨率特别低，如图1所示。如果采用第三步研磨工艺直接研磨这种深通孔结构，易造成氮化硅研磨不掉，使得氮化硅残留，造成刮伤严重，也会导致钨残留，会严重影响产品电性。
解决氮化硅层不易研磨去除的方案主要有：一是增加氮化硅的CMP研磨液，但是会增加成本且在氧化硅层和氮化硅层研磨时需要切换研磨液；二是形成通孔后，通过氮化硅刻蚀工艺去除氮化硅，然后于通孔中填充钨再进行研磨，但是在氮化硅刻蚀工艺中刻蚀等离子体会损伤通孔的侧壁和底部形貌；三是形成通孔后，于通孔中填充钨，然后研磨钨且停止于氮化硅层，接着对氮化硅进行回刻（Etch back），再研磨去除凸出于介电氧化硅的钨，此工艺复杂，增加Etch back工艺成本，且来回两次钨CMP工艺成本高昂；四是用较厚的TiN替代氮化硅材料作为硬掩膜材料，但是需要额外增加TiN刻蚀机台，提高制作成本，且刻蚀在吃较厚的TiN时，会形成较多聚合物（Polymer）导致条纹状缺陷，如图2所示。
因此，如何提供一种高深宽比接触孔的制作方法，以简化工艺流程、降低成本且提高器件可靠性，成为本领域技术人员亟待解决的技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种高深宽比接触孔的制作方法，用于解决现有技术中制造高深宽比接触孔时工艺复杂、成本高、易损伤通孔形貌及产生缺陷，影响器件可靠性等问题。
为实现上述目的及其他相关目的，本发明提供一种高深宽比接触孔的制作方法，包括以下步骤：
提供一衬底，于所述衬底上形成金属层，于所述金属层上形成层间介质层，其中，所述层间介质层包括自下而上相对设置的第一厚度部与第二厚度部；
于所述层间介质层上形成掩膜叠层，所述掩膜叠层包括自下而上层叠的第一掩膜层和第二掩膜层，所述第二掩膜层包括氮化硅层，所述第一掩膜层包括氮化钛层，其中，所述第二掩膜层与所述第二厚度部的厚度比不大于所述第二掩膜层与所述第二厚度部的刻蚀选择比，所述第一掩膜层与所述第一厚度部的厚度比不小于所述第一掩膜层与所述第一厚度部的刻蚀选择比；
图形化所述掩膜叠层以形成掩膜开口；
基于图形化的所述掩膜叠层刻蚀所述层间介质层以形成通孔，所述通孔显露所述金属层的上表面。
可选地，所述第一掩膜层与所述第一厚度部的厚度比大于所述第一掩膜层与所述第一厚度部的刻蚀选择比，刻蚀所述层间介质层形成所述通孔后，所述层间介质层上方剩余有所述第一掩膜层。
可选地，形成所述通孔后，还包括于所述通孔的底部和侧壁及所述第一掩膜层上方形成防止扩散层，于所述通孔中形成导电金属层的步骤。
可选地，所述导电金属层还形成于所述防止扩散层的上方，所述导电金属层包括钨层，形成所述导电金属层后，还包括以下步骤：
采用钨研磨液在第一研磨速率条件研磨去除位于所述防止扩散层上方预设厚度的所述导电金属层，其中，所述防止扩散层上方剩余有所述导电金属层；
采用钨研磨液在第二研磨速率条件研磨去除位于所述防止扩散层上方剩余的所述导电金属层，并研磨去除位于所述掩膜叠层上方的所述防止扩散层以及所述第一掩膜层，其中，所述第二研磨速率小于所述第一研磨速率；
采用阻挡层研磨液研磨所述第一掩膜层，并研磨所述通孔中预设厚度的所述防止扩散层和所述导电金属层以平坦化。
可选地，所述防止扩散层包括Ti/TiN叠层。
可选地，于所述层间介质层上形成所述掩膜叠层之前，还包括于所述层间介质层上形成缓冲层的步骤，所述缓冲层包括自下而上层叠的氮氧化硅层/氮化硅层/氧化硅层，其中，图形化所述掩膜叠层的步骤包括：
于所述掩膜叠层上形成光刻胶层并图形化；
基于图形化的所述光刻胶层刻蚀所述掩膜叠层和所述缓冲层，以形成显露所述层间介质层的开口。
可选地，所述金属层包括自下而上层叠的Ti/TiN/Al/Ti/TiN叠层。
可选地，于所述金属层上形成所述层间介质层之前，还包括于所述衬底上形成隔离层的步骤，所述隔离层覆盖所述金属层。
可选地，于所述衬底上形成所述金属层之前，还包括于所述衬底上形成保护层的步骤，所述金属层形成于所述保护层的上表面。
可选地，所述层间介质层包括氧化硅层，所述层间介质层与所述第一掩膜层的刻蚀选择比为8:1，所述层间介质层与所述第二掩膜层的刻蚀选择比为1.5:1。
如上所述，本发明的高深宽比的接触孔的制作方法中，采用氮化硅掩膜层和氮化钛掩膜层作为阻挡层刻蚀层间介质层，根据刻蚀选择比能够完全消耗氮化硅掩膜层，避免氮化硅残留，提高器件电性能；并且，无需增加氮化硅研磨液和氮化硅回刻工艺，降低成本，简化工艺流程。另外，氮化钛掩膜层对层间介质层刻蚀选择比高，从而以较薄的氮化钛掩膜层来刻蚀较厚的层间介质层，减少因氮化钛刻蚀引起的聚合物聚集，进而避免产生条纹状缺陷，最后剩余的氮化钛在化学机械研磨制程中完成去除，避免氮化钛残留问题。
附图说明
图1显示为氮化硅与氧化硅的研磨速率对比图。
图2显示为刻蚀氮化钛产生条纹状缺陷的电镜图片。
图3显示为本发明的高深宽比接触孔的制作方法的工艺流程图。
图4显示为本发明的高深宽比接触孔的制作方法中提供衬底，并于衬底上形成金属层和层间介质层的示意图。
图5显示为本发明的高深宽比接触孔的制作方法中于层间介质层上形成缓冲层和掩膜叠层的示意图。
图6显示为本发明的高深宽比接触孔的制作方法中于掩膜叠层和缓冲层中形成开口的示意图。
图7显示为本发明的高深宽比接触孔的制作方法中刻蚀第一厚度部的示意图。
图8显示为本发明的高深宽比接触孔的制作方法中刻蚀第二厚度部的示意图。
图9显示为本发明的高深宽比接触孔的制作方法中于通孔的底部和侧部及第一掩膜层上方形成防止扩散层，于通孔中形成导电金属层的示意图。
图10显示为本发明的高深宽比接触孔的制作方法中采用化学机械研磨法去除防止扩散层上方的部分导电金属层的示意图。
图11显示为本发明的高深宽比接触孔的制作方法中采用化学机械研磨法去除防止扩散层上方的导电金属层，并研磨去除防止扩散层及第一掩膜层的示意图。
图12显示为本发明的高深宽比接触孔的制作方法中采用化学机械研磨法去除残留的第一掩膜层并进行平坦化的示意图。
元件标号说明：1-衬底；2-保护层；3-金属层；4-隔离层；5-层间介质层，50-第一厚度部，51-第二厚度部；6-缓冲层，60-氮氧化硅层，61-氮化硅层，62-氧化硅层；7-掩膜叠层，70-第一掩膜层，71-第二掩膜层，72-开口；8-防止扩散层；9-导电金属层；S1~S4：步骤。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本实施例提供一种高深宽比接触孔的制作方法，请参阅图3，显示为该方法的工艺流程图，包括以下步骤：
S1：提供一衬底，于所述衬底上形成金属层，于所述金属层上形成层间介质层，其中，所述层间介质层包括自下而上相对设置的第一厚度部与第二厚度部；
S2：于所述层间介质层上形成掩膜叠层，所述掩膜叠层包括自下而上层叠的第一掩膜层和第二掩膜层，所述第二掩膜层包括氮化硅层，所述第一掩膜层包括氮化钛层，其中，所述第二掩膜层与所述第二厚度部的厚度比不大于所述第二掩膜层与所述第二厚度部的刻蚀选择比，所述第一掩膜层与所述第一厚度部的厚度比不小于所述第一掩膜层与所述第一厚度部的刻蚀选择比；
S3：图形化所述掩膜叠层以形成掩膜开口；
S4：基于图形化的所述掩膜叠层刻蚀所述层间介质层以形成通孔，所述通孔显露所述金属层的上表面。
首先，请参阅图4，执行步骤S1：提供一衬底1，于所述衬底1上形成金属层3，于所述金属层3上形成层间介质层5，其中，所述层间介质层5包括自下而上相对设置的第一厚度部50与第二厚度部51。
作为示例，所述衬底1不做具体限制，可以是硅衬底、锗衬底、锗化硅衬底或其它合适的衬底。
作为示例，形成所述金属层3之前，还包括于所述衬底1上形成保护层2的步骤，所述金属层3形成于所述保护层2的上表面。具体地，本实施例中，所述保护层2采用等离子体增强正硅酸乙脂层（PETEOS），所述保护层2用于阻挡后续激光刻号产生的融渣损伤衬底。
作为示例，形成所述金属层3的方法包括：于所述保护层2上沉积金属并刻蚀，形成间隔预设距离的所述金属层3。
作为示例，所述金属层3包括自下而上层叠的Ti/TiN/Al/Ti/TiN叠层，其中Ti层作为粘结层，用于提高所述金属层3与其上方结构及下方结构的结合力；TiN层防止Al与氧化物间相互扩散，同时会改善Al的电迁移，因为TiN中的Ti会与Al反应生成TiAl3，TiAl3是非常稳定的物质，可以有效抵制电迁移现象。另外，顶部的TiN层除了具有改善电迁移现象外，可以作为刻蚀的停止层和光刻的抗反射层。
作为示例，形成所述金属层3后，于所述保护层2上形成隔离层4，所述隔离层4包括氧化硅层，用于隔离所述金属层3。
作为示例，所述层间介质层5包括氧化硅层，所述层间介质层5覆盖于所述隔离层4上方，所述层间介质层5的厚度根据实际需求设定，本实施例中，所述层间介质层5的厚度为12 µm。
接着，请参阅图5，执行步骤S2：于所述层间介质层5上形成掩膜叠层7，所述掩膜叠层7包括自下而上层叠的第一掩膜层70和第二掩膜层71，所述第二掩膜层71包括氮化硅层，所述第一掩膜层70包括氮化钛层，其中，所述第二掩膜层71与所述第二厚度部51的厚度比不大于所述第二掩膜层71与所述第二厚度部51的刻蚀选择比，所述第一掩膜层70与所述第一厚度部50的厚度比不小于所述第一掩膜层70与所述第一厚度部50的刻蚀选择比。
作为示例，所述层间介质层5与所述第一掩膜层70的刻蚀选择比为8:1，所述层间介质层5与所述第二掩膜层71的刻蚀选择比为1.5:1。当所述第二掩膜层71与所述第二厚度部51的厚度比等于所述第二掩膜层71与所述第二厚度部51的刻蚀选择比，所述第一掩膜层70与所述第一厚度部50的厚度比等于所述第一掩膜层70与所述第一厚度部50的刻蚀选择比时，例如，刻蚀12 µm的所述层间介质层5，可设置4 µm的所述第二掩膜层71，吃掉6 µm的所述第二厚度部51，设置0.75 µm的所述第一掩膜层70，吃掉6 µm的所述第一厚度部50；再例如，可设置5 µm的所述第二掩膜层71，吃掉7.5 µm的所述第二厚度部51，设置0.5625 µm的所述第一掩膜层70，吃掉4.5 µm的所述第一厚度部50，降低所述第一掩膜层70的厚度，消除刻蚀TiN带来的聚合物条纹的影响，并且，降低所述第一掩膜层70的厚度，在打开所述第二掩膜层71时同时容易打开所述第一掩膜层70。具体地，根据所述层间介质层5的厚度及条纹状缺陷的情况，调配所述第一掩膜层70和所述第二掩膜层71的厚度。
需要说明的是，在实际生产制造中，通常设定所述第一掩膜层70与所述第一厚度部50的厚度比大于所述第一掩膜层70与所述第一厚度部50的刻蚀选择比，即刻蚀所述层间介质层5形成通孔后，所述层间介质层5上方剩余有所述第一掩膜层70（见后续图8），避免在刻蚀时损伤所述掩膜叠层7下方的介质层。具体地，本实施例中，所述第一掩膜层70的厚度小于12 KÅ，所述第二掩膜层71的厚度小于12 KÅ，且所述第二掩膜层71的厚度大于所述第一掩膜层70的厚度。
作为示例，形成所述掩膜叠层7之前，还包括于所述层间介质层5上形成缓冲层6的步骤，所述缓冲层6包括自下而上层叠的氮氧化硅层60、氮化硅层61与氧化硅层62，其中，所述氮氧化硅层60与所述氮化硅层61用于减小等离子体诱导损伤（Plasma induce damage，PID）影响，所述氧化硅层62用于隔离所述氮化硅层61与所述掩膜叠层7。具体地，本实施例中，所述氮氧化硅层60的厚度为6 KÅ，所述氮化硅层61的厚度为12 KÅ，所述氧化硅层62的厚度为2 KÅ。
接着，请参阅图6，执行步骤S3：图形化所述掩膜叠层7以形成掩膜开口。
作为示例，图形化所述掩膜叠层7的方法包括：
（一）于所述掩膜叠层7上形成光刻胶层并图形化所述光刻胶层，定义出通孔的位置；
（二）基于图形化的所述光刻胶层刻蚀所述掩膜叠层7和所述缓冲层6，以形成显露所述层间介质层5的开口72。即以光刻胶层为阻挡刻蚀所述掩膜叠层7和所述缓冲层6形成开口，以所述掩膜叠层7为阻挡刻蚀所述层间介质层5形成通孔。再另一示例中，以光刻胶层为阻挡刻蚀所述掩膜叠层7和所述缓冲层6形成开口的同时，能够刻蚀吃掉一部分所述层间介质层5，剩余的所述层间介质层5以所述掩膜叠层7为阻挡进行刻蚀，即所述第二掩膜层71与所述第二厚度部51的厚度比小于所述第二掩膜层71与所述第二厚度部51的刻蚀选择比，所述第二厚度部51以光刻胶层和所述第二掩膜层71为阻挡进行刻蚀，所述第一厚度部50以所述第一掩膜层70为阻挡进行刻蚀。
接着，请参阅图7和图8，执行步骤S4：基于图形化的所述掩膜叠层7刻蚀所述层间介质层5以形成通孔，所述通孔显露所述金属层3的上表面。
作为示例，如图7所示，以所述第二掩膜层71为阻挡刻蚀所述第二厚度部51，根据刻蚀选择比，保证在刻蚀所述第二厚度部51后，所述第二掩膜层71能够完全被吃掉。
作为示例，如图8所示，以所述第一掩膜层70为阻挡刻蚀所述第一厚度部50，且同时刻蚀所述隔离层4以显露所述金属层3，在以所述第二掩膜层71为阻挡刻蚀得到的孔的基础上进一步保证孔深，且所述缓冲层6上方剩余有所述第一掩膜层70。其中，所述第一掩膜层70足够阻挡Plasma轰击的同时通过收集氧化硅逐渐消失的信号，能保证氧化硅完全吃掉后，使得刻蚀停在所述第一掩膜层70。
作为示例，因为所述隔离层4的存在，在刻蚀所述层间介质层5后还需要刻蚀所述隔离层4以显露所述金属层3的上表面，根据所述层间介质层5与所述隔离层4的厚度之和适应增加所述掩膜叠层7的厚度。
作为示例，如图9所示，形成所述通孔后，还包括以下步骤：
（一）于所述通孔的底部和侧壁形成防止扩散层8，其中，所述防止扩散层8还形成于所述第一掩膜层70上方；
（二）于所述通孔中形成导电金属层9，其中，所述导电金属层9还形成于所述防止扩散层8上方。
作为示例，所述防止扩散层8包括Ti/TiN叠层，所述导电金属层9包括钨层，所述防止扩散层8中的Ti起到黏合作用，同时有一定的清洁作用，在高温下能与二氧化硅反应，生成含Ti的硅化物降低阻值。若只有Ti层，在后续制备钨层时的工艺气体WF6（强氧化性）会与Ti反应，生成类火山口（volcano）的缺陷，造成整个通孔和衬底的剥离，TiN起到阻挡的作用，能够阻止WF6和Ti的扩散与接触，从而避免火山口缺陷的形成。若只有TiN层，因为TiN的应力非常大，容易剥离（peeling），需要Ti作为缓和层（buffer layer）来提高结合力。
作为示例，请参阅图10，采用钨研磨液在第一研磨速率条件研磨去除位于所述防止扩散层8上方的预设厚度的所述导电金属层9。具体地，于第一研磨盘在高研磨速率的条件下采用时间控制研磨终点的方式研磨掉硅晶圆表面的大部分所述导电金属层9。
作为示例，请参阅图11，采用钨研磨液在第二研磨速率条件研磨去除位于所述防止扩散层8上方剩余的所述导电金属层9，并研磨去除所述防止扩散层8和剩余的所述第一掩膜层70。具体地，于第二研磨盘在低压力低研磨速率的条件下，通过终点探测技术，精磨剩余的位于所述防止扩散层8上方的所述导电金属层9，且研磨掉位于所述掩膜叠层7上方的所述防止扩散层8以及剩余的所述第一掩膜层70，使研磨停止在所述氧化硅层62上。需要说明的是，在理想状态下能够完全去除所述第一掩膜层70，但是在实际制造中用钨研磨液可能会造成所述第一掩膜层70残留，增加过量的研磨时间以减小所述第一掩膜层70的残留量。
作为示例，请参阅图12，采用阻挡层掩膜液研磨去除残留的第一掩膜层并进行平坦化的示意图。具体地，于第三研磨盘通过时间控制研磨终点的方法研磨残留的所述第一掩膜层70、通孔中少量的所述防止扩散层8和所述导电金属层9、以及少部分的所述氧化硅层62以平坦化，其中，采用阻挡层研磨液能够完全去除残留的所述第一掩膜层70。
作为示例，所述高深宽比接触孔的制作方法能够用于高压隔离器件（HVisolator）的制作中。
综上所述，本发明的高深宽比的接触孔的制作方法中，采用氮化硅掩膜层和氮化钛掩膜层作为阻挡刻蚀层间介质层，根据刻蚀选择比能够完全消耗氮化硅掩膜层，避免氮化硅残留提高器件电性能；并且，无需增加氮化硅研磨液和氮化硅回刻工艺，降低成本，简化工艺流程。另外，氮化钛掩膜层对层间介质层刻蚀选择比高，从而以较薄的氮化钛掩膜层来刻蚀较厚的层间介质层，减少因氮化钛刻蚀引起的聚合物聚集，进而避免产生条纹状缺陷，最后剩余的氮化钛在化学机械研磨制程中完成去除，避免氮化钛残留问题。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种高深宽比接触孔的制作方法，其特征在于，包括以下步骤：
提供一衬底，于所述衬底上形成金属层，于所述金属层上形成层间介质层，其中，所述层间介质层包括自下而上相对设置的第一厚度部与第二厚度部；
于所述层间介质层上形成掩膜叠层，所述掩膜叠层包括自下而上层叠的第一掩膜层和第二掩膜层，所述第二掩膜层包括氮化硅层，所述第一掩膜层包括氮化钛层，所述第二掩膜层的厚度大于所述第一掩膜层的厚度，其中，所述第二掩膜层与所述第二厚度部的厚度比不大于所述第二掩膜层与所述第二厚度部的刻蚀选择比，所述第一掩膜层与所述第一厚度部的厚度比不小于所述第一掩膜层与所述第一厚度部的刻蚀选择比；
图形化所述掩膜叠层以形成掩膜开口；
基于图形化的所述掩膜叠层刻蚀所述层间介质层以形成通孔，所述通孔显露所述金属层的上表面，其中，刻蚀所述层间介质层的过程中根据所述刻蚀选择比去除所述第二掩膜层。
2.根据权利要求1所述的高深宽比接触孔的制作方法，其特征在于：所述第一掩膜层与所述第一厚度部的厚度比大于所述第一掩膜层与所述第一厚度部的刻蚀选择比，刻蚀所述层间介质层形成所述通孔后，所述层间介质层上方剩余有所述第一掩膜层。
3.根据权利要求2所述的高深宽比接触孔的制作方法，其特征在于：形成所述通孔后，还包括于所述通孔的底部和侧壁及所述第一掩膜层的上方形成防止扩散层，于所述通孔中形成导电金属层的步骤。
4.根据权利要求3所述的高深宽比接触孔的制作方法，其特征在于，所述导电金属层还形成于所述防止扩散层的上方，所述导电金属层包括钨层，形成所述导电金属层后，还包括以下步骤：
采用钨研磨液在第一研磨速率条件研磨去除位于所述防止扩散层上方预设厚度的所述导电金属层，其中，所述防止扩散层上方剩余有所述导电金属层；
采用钨研磨液在第二研磨速率条件研磨去除位于所述防止扩散层上方剩余的所述导电金属层，并研磨去除位于所述掩膜叠层上方的所述防止扩散层以及所述第一掩膜层，其中，所述第二研磨速率小于所述第一研磨速率；
采用阻挡层研磨液研磨所述第一掩膜层，并研磨所述通孔中预设厚度的所述防止扩散层和所述导电金属层以平坦化。
5.根据权利要求3所述的高深宽比接触孔的制作方法，其特征在于：所述防止扩散层包括Ti/TiN叠层。
6.根据权利要求1所述的高深宽比接触孔的制作方法，其特征在于：于所述层间介质层上形成所述掩膜叠层之前，还包括于所述层间介质层上形成缓冲层的步骤，所述缓冲层包括自下而上层叠的氮氧化硅层/氮化硅层/氧化硅层，其中，图形化所述掩膜叠层的步骤包括：
于所述掩膜叠层上形成光刻胶层并图形化；
基于图形化的所述光刻胶层刻蚀所述掩膜叠层和所述缓冲层，以形成显露所述层间介质层的开口。
7.根据权利要求1所述的高深宽比接触孔的制作方法，其特征在于：所述金属层包括自下而上层叠的Ti/TiN/Al/Ti/TiN叠层。
8.根据权利要求1所述的高深宽比接触孔的制作方法，其特征在于：于所述金属层上形成所述层间介质层之前，还包括于所述衬底上形成隔离层的步骤，所述隔离层覆盖所述金属层。
9.根据权利要求1所述的高深宽比接触孔的制作方法，其特征在于：于所述衬底上形成所述金属层之前，还包括于所述衬底上形成保护层的步骤，所述金属层形成于所述保护层的上表面。
10.根据权利要求1所述的高深宽比接触孔的制作方法，其特征在于：所述层间介质层包括氧化硅层，所述层间介质层与所述第一掩膜层的刻蚀选择比为8:1，所述层间介质层与所述第二掩膜层的刻蚀选择比为1.5:1。
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