KR100782487B1 - 보이드 한정 구조체들, 상기 보이드 한정 구조체들을가지는 반도체 장치들 및 그들의 형성방법들 - Google Patents

보이드 한정 구조체들, 상기 보이드 한정 구조체들을가지는 반도체 장치들 및 그들의 형성방법들 Download PDF

Info

Publication number
KR100782487B1
KR100782487B1 KR1020060078868A KR20060078868A KR100782487B1 KR 100782487 B1 KR100782487 B1 KR 100782487B1 KR 1020060078868 A KR1020060078868 A KR 1020060078868A KR 20060078868 A KR20060078868 A KR 20060078868A KR 100782487 B1 KR100782487 B1 KR 100782487B1
Authority
KR
South Korea
Prior art keywords
film
interlayer insulating
void
insulating film
layer
Prior art date
Application number
KR1020060078868A
Other languages
English (en)
Inventor
유청식
이경태
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060078868A priority Critical patent/KR100782487B1/ko
Priority to US11/730,276 priority patent/US7956439B2/en
Application granted granted Critical
Publication of KR100782487B1 publication Critical patent/KR100782487B1/ko
Priority to US13/067,004 priority patent/US8420524B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

보이드 한정 구조체들, 상기 보이드 한정 구조체들을 가지는 반도체 장치들 및 그들의 형성방법들을 제공한다. 이 구조체들, 반도체 장치들 및 방법들은 배선들 사이에 보이드를 형성해서 배선들 사이의 기생 커패시터 정전용량을 줄이는 방안을 제시한다. 이를 위해서, 반도체 기판 상에 배선들을 형성한다. 상기 배선들의 각각은 하부 폭의 크기 대비 상부 폭의 크기를 크게 갖는다. 상기 배선들을 둘러싸는 층간절연막이 배치된다. 상기 층간절연막을 덮어서 배선들 사이에 보이드를 한정하는 보이드 한정막을 형성한다.
반도체 장치, 반도체 기판, 배선, 보이드.

Description

보이드 한정 구조체들, 상기 보이드 한정 구조체들을 가지는 반도체 장치들 및 그들의 형성방법들{ Void-Restricting Structure, Semiconductor Devices Having The Void-Restricting Structure And Methods Of Forming The Same }
도 1 은 본 발명에 따르는 반도체 장치를 보여주는 배치도이다.
도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 보여주는 단면도이다.
도 3 내지 도 9 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 장치의 형성방법을 설명해주는 단면도들이다.
도 10 및 도 11 은 각각이 도 1 의 절단선들 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 를 따라 취해서 도 3 내지 도 9 와 함께 반도체 장치의 형성방법을 설명해주는 단면도들이다.
본 발명은 반도체 장치들 및 그들의 형성방법들에 관한 것으로써, 상세하게는, 보이드 한정 구조체들 및 상기 보이드 한정 구조체들을 가지는 반도체 장치들 그리고 그들의 형성방법들에 관한 것이다.
최근에, 반도체 장치는 고집적화에 대응하는 반도체 배선들을 가지고 제조되고 있다. 이때에, 상기 배선들은 디자인 룰의 축소에 대응해서 반도체 기판 상에 배치될 수 있다. 상기 디자인 룰은 주어진 반도체 제조 공정을 가지고 반도체 배선들의 피치(Pitch)를 결정짓는 공정 허용 수치이다. 상기 디자인 룰의 축소는 반도체 배선들의 폭 및 그 배선들 사이의 크기를 주어진 반도체 제조 공정의 공정 허용 수치 대비 더욱 작게 만들 수 있게 한다. 이를 통해서, 상기 반도체 배선들은 반도체 장치 내 작은 공간을 점유해서 반도체 장치의 고집적화를 구현할 수 있다.
그러나, 상기 반도체 배선들은 주어진 반도체 제조 공정의 공정 허용 수치 대비 작은 경우에 반도체 장치의 구동 동안 열악한 전류 배송 능력을 나타낼 수 있다. 왜냐하면, 상기 반도체 배선들은 디자인 룰의 축소를 통해서 그 배선들의 내부 저항의 크기 및 그들 사이의 기생 커패시터 정전용량의 크기를 증가시켜서 디자인 룰의 축소 이전 대비 전하의 흐름 속도를 감소시키기 때문이다. 따라서, 상기 반도체 장치는 축소된 디자인 룰을 가지는 반도체 배선들을 사용해서 고집적화를 구현할 수 있지만 반대 급부로 고속화를 구현할 수 없다.
상기 반도체 배선들의 내부 저항 및 그 배선들 사이의 기생 커패시터 정전용량의 크기를 작게 해주는 "반도체 장치 및 그의 제조방법"이 일본공개특허공보 제 2004-193431 에 노구치 준지(Noguchi Junji) 등에 의해서 개시되었다. 상기 일본공개특허공보 제 2004-193431 에 따르면, 상기 반도체 장치 및 그의 제조방법은 반도체 기판 상에 제 1 절연막을 형성하는 것을 포함한다. 상기 제 1 절연막 상에 구리 배선들이 배치된다. 상기 구리 배선들을 컨포멀하게 덮도록 상기 제 1 절연막 상에 제 2 절연막이 형성된다. 상기 제 2 절연막은 구리 배선들 사이에 보이드(Void)를 형성시킨다. 상기 제 2 절연막 상에 제 3 절연막이 배치된다.
그러나, 상기 반도체 장치 및 그의 제조방법은 디자인 룰의 축소에 대응해서 구리 배선들의 전류 배송 능력을 디자인 룰의 축소 이전과 동일하게 하거나 디자인 룰의 축소 이전 대비 더욱 향상시킬 수 없다. 왜냐하면, 상기 구리 배선들 사이의 보이드는 반도체 기판의 상면과 평행한 방향으로만 반복적으로 형성되기 때문이다. 또한, 상기 구리 배선들 사이의 보이드가 불안정하게 형성된 경우에, 상기 제 3 절연막은 구리 배선들 사이로 삽입되어서 구리 배선들 사이의 보이드를 제거시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 배선들 사이에 보이드를 용이하게 한정하는데 적합하도록 하는 보이드 한정 구조체들 및 그들의 형성방법들을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 배선들 사이에 보이드를 한정해서 반도체 배선들 사이의 기생 커패시터 정전용량을 감소시키는데 적합하도록 하는 보이드 한정 구조체들을 가지는 반도체 장치들 및 그들의 형성방법들을 제공하는데 있다.
상기 기술적 과제들을 구현하기 위해서, 본 발명은 보이드 한정 구조체들, 상기 보이드 한정 구조체들을 가지는 반도체 장치들 및 그들의 형성방법들을 제공한다.
이 보이드 한정 구조체는 반도체 기판 상에 배치된 한 쌍의 배선(Wire)들을 포함한다. 상기 배선들은 각각이 차례로 적층되도록 서로 다른 폭의 플러그(Plug) 및 라인(Line)를 갖는다. 상기 배선들 사이에 보이드(Void)를 한정하고 그리고 배선들의 상면에 덮이는 보이드 한정막이 배치된다. 상기 보이드 한정막 아래에 층간절연막이 배치된다. 상기 층간절연막은 배선들 및 상기 배선들 사이의 보이드 한정막을 둘러싸도록 배치된다.
상기 반도체 장치는 반도체 기판 상에 배치된 한 쌍의 스터드들을 포함한다. 상기 스터드들은 각각이 차례로 적층되도록 서로 다른 폭의 플러그들을 갖는다. 상기 스터드들 사이에 보이드(Void)를 한정하고 그리고 스터드들의 상면에 덮이는 하부 보이드 한정막이 배치된다. 상기 하부 보이드 한정막 아래에 평탄화 층간절연막이 배치된다. 상기 평탄화 층간절연막은 스터드들 및 상기 스터드들 사이의 하부 보이드 한정막을 둘러싸도록 배치된다. 상기 스터드들과 전기적으로 각각 접속하는 배선들이 배치된다. 상기 배선들은 각각이 차례로 적층되도록 서로 다른 폭의 플러그 및 라인을 갖는다. 상기 하부 보이드 한정막과 접촉해서 배선들 사이에 보이드를 한정하고 그리고 배선들의 상면에 덮이는 상부 보이드 한정막이 배치된다. 상기 상부 보이드 한정막 아래에 매립 층간절연막이 배치된다. 상기 매립 층간절연막은 배선들 및 상기 배선들 사이의 상부 보이드 한정막을 둘러싸도록 배치된다.
상기 보이드 한정 구조체의 형성방법은 반도체 기판 상에 층간절연막을 형성하는 것을 포함한다. 상기 층간절연막에 한 쌍의 관통홀들을 형성한다. 상기 관통홀들의 각각은 차례로 수직하게 위치하도록 서로 다른 직경의 플러그 및 라인 몰딩부들을 가는다. 상기 관통홀들을 각각 채우는 배선들을 형성한다. 상기 배선들 사이의 층간절연막을 제거한다. 상기 층간절연막 및 배선들을 덮고 그리고 상기 배선들 사이에 보이드(Void)를 한정하는 보이드 한정막을 형성한다.
상기 반도체 장치의 형성방법은 반도체 기판 상에 평탄화 층간절연막을 형성하는 것을 포함한다. 상기 평탄화 층간절연막에 한 쌍의 콘택홀들을 형성한다. 상기 콘택홀들의 각각은 차례로 수직하게 위치하도록 서로 다른 직경의 플러그 몰딩부들을 갖는다. 상기 콘택홀들을 각각 채우는 스터드들을 형성한다. 상기 스터드들 사이의 평탄화 층간절연막을 제거한다. 상기 평탄화 층간절연막 및 스터드들을 덮고 그리고 상기 스터드들 사이에 보이드를 한정하는 하부 보이드 한정막을 형성한다. 상기 하부 보이드 한정막 상에 매립 층간절연막을 형성한다. 상기 매립 층간절연막 및 하부 보이드 한정막에 관통홀들을 형성한다. 상기 관통홀들의 각각은 차례로 수직하게 위치하도록 서로 다른 직경의 플러그 및 라인 몰딩부들을 갖는다. 상기 관통홀들을 각각 채우고 그리고 스터드들과 전기적으로 각각 접속하는 배선들을 형성한다. 상기 배선들 사이의 매립 층간절연막을 제거해서 하부 보이드 한정막을 노출시킨다. 상기 매립 층간절연막 및 배선들을 덮고 그리고 상기 배선들 사이에 보이드(Void)를 한정하는 상부 보이드 한정막을 형성한다.
본 발명의 보이드 한정 구조체들 및 상기 보이드 한정 구조체들을 가지는 반도체 장치들은 첨부된 참조 도면들을 참조해서 보다 상세하게 설명하기로 한다.
도 1 은 본 발명에 따르는 반도체 장치를 보여주는 배치도이고, 그리고 도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 보여주는 단면도이다.
도 1 및 도 2 를 참조하면, 본 발명의 반도체 장치(120)는 반도체 기판(5) 상에 배치된 한 쌍의 스터드(Stud; 59)들을 포함한다. 상기 스터드(59)들은 금속 질화물질 그리고 상기 금속 질화물질 상에 알루미늄(Al), 구리(Cu) 또는 그들의 조합물질을 포함한다. 상기 금속 질화물질은 알루미늄, 구리 또는 그들의 조합물질의 확산을 방지해주는 베리어막을 구성한다. 상기 스터드(59)들의 각각은 차례로 적층되어서 서로 다른 폭의 플러그들(Plugs; 53, 56)을 갖는다. 즉, 상기 스터드(59)들의 각각은 하부 폭의 크기 대비 상부 폭의 크기를 크게 갖는 것이 바람직하다.
상기 스터드(59)들 사이에 보이드(Void; 79)를 한정하는 하부 보이드 한정막(76)이 배치된다. 상기 하부 보이드 한정막(76)은 스터드(59)들의 상면에도 덮인다. 상기 하부 보이드 한정막(76)은 차례로 적층된 하부 시일드막(71) 및 하부 매립막(73)을 갖는다. 그리고, 상기 하부 보이드 한정막(76) 아래에 평탄화 층간절연막(38)이 배치된다. 상기 평탄화 층간절연막(38)은 스터드(59)들 및 스터드(59)들 사이의 하부 보이드 한정막(76)을 둘러싸도록 배치된다. 상기 평탄화 층간절연막(38)은 실리콘 옥사이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 포함한다. 상기 평탄화 층간절연막(38)은 BCB® 막(BenzoCycloButene; Dow Chamical 社), ALCAP® 막(Aluminum Calcium and Phosphorus; Ashi Chamical 社), LKD® 막(Low-k Dielectric; JSR 社), Black Diamond® 막(Applied Material 社), Flare® 막(Honeywell Electronic Material 社), Coral® 막(Novellus System 社) 및 Aurora® 막(Nippon ASM 社) 중 선택된 하나이거나 이들의 조합막일 수 있다. 상기 평탄화 층간절연막(38)은 스터드(59)들 및 하부 보이드 한정막(76)과 함께 하부 보이드 한정 구조체(Lower Void-Restricting Structure)를 형성한다.
한편, 상기 하부 시일드막(71)은 스터드(59)들 사이의 공간이 열리도록 스터드(59)들 중 하나의 측벽에 컨포멀하게 덮힘과 함께 이웃하는 스터드(59)를 향하여 연장해서 마주보는 측벽에 컨포멀하게 덮인다. 상기 하부 시일드막(71)은 실리콘 나이트라이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 포함한다. 이를 위해서, 상기 하부 시일드막(71)은 SiON 막 또는 SiCN 막일 수 있다. 이와는 다르게, 상기 하부 시일드막(71)은 실리콘 나이트라이드 격자 내 금속 원자 또는 비금속 원자를 개재시키지 않은 실리콘 나이트라이드 막일 수 있다. 상기 하부 매립막(73)은 하부 시일드막(71) 상에 덮여서 스터드(59)들 사이의 공간을 닫도록 배치된다. 상기 하부 매립막(73) 및 평탄화 층간절연막(38)은 실리콘 옥사이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 포함한다. 이를 위해서, 상기 하부 매립막(73)은 BCB® 막(BenzoCycloButene; Dow Chamical 社), ALCAP® 막(Aluminum Calcium and Phosphorus; Ashi Chamical 社), LKD® 막(Low-k Dielectric; JSR 社), Black Diamond® 막(Applied Material 社), Flare® 막(Honeywell Electronic Material 社), Coral® 막(Novellus System 社) 및 Aurora® 막(Nippon ASM 社) 중 선택된 하나이거나 이들의 조합막일 수 있다.
다시 도 1 및 도 2 를 참조하면, 상기 스터드(59)들과 전기적으로 각각 접속하는 배선(Wire; 99)들이 배치된다. 상기 배선(99)들은 금속 질화물질 그리고 상기 금속 질화물질 상에 알루미늄(Al), 구리(Cu) 또는 그들의 조합물질을 포함한다. 상기 금속 질화물질은 알루미늄, 구리 또는 그들의 조합물질의 확산을 방지해주는 베리어막을 구성한다. 상기 배선(99)들은 스터드(59)들의 상면을 각각 지나는 연장선들을 따라서 배치될 수 있다. 상기 배선(99)들의 각각은 차례로 적층되어서 서로 다른 폭의 플러그(93) 및 라인(Line; 96)을 갖는다. 즉, 상기 배선(99)들의 각각은 플러그(93)의 폭 크기 대비 라인(96)의 폭 크기를 크게 갖는 것이 바람직하다.
상기 하부 보이드 한정막(76)과 접촉해서 배선(99)들 사이에 보이드(119)를 한정하는 상부 보이드 한정막(116)이 배치된다. 상기 상부 보이드 한정막(116)은 배선(99)들의 상면에도 덮인다. 상기 상부 보이드 한정막(116)은 차례로 적층된 상부 시일드막(111) 및 상부 매립막(113)을 갖는다. 그리고, 상기 상부 보이드 한정막(116) 아래에 매립 층간절연막(83)이 배치된다. 상기 매립 층간절연막(83)은 배선(99)들 및 배선(99)들 사이의 상부 보이드 한정막(116)을 둘러싸도록 배치된다. 상기 매립 층간절연막(83)은 실리콘 옥사이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 포함한다. 이를 위해서, 상기 매립 층간절연막(83)은 BCB® 막(BenzoCycloButene; Dow Chamical 社), ALCAP® 막(Aluminum Calcium and Phosphorus; Ashi Chamical 社), LKD® 막(Low-k Dielectric; JSR 社), Black Diamond® 막(Applied Material 社), Flare® 막(Honeywell Electronic Material 社), Coral® 막(Novellus System 社) 및 Aurora® 막(Nippon ASM 社) 중 선택된 하나이거나 이들의 조합막일 수 있다.
한편, 상기 매립 층간절연막(83)은 배선(99)들 및 상부 보이드 한정막(116)과 함께 상부 보이드 한정 구조체(Upper Void-Restricting Structure)를 형성한다. 상기 상부 보이드 한정 구조체는 하부 보이드 한정막(76) 상에 하나 또는 다수개 배치될 수 있다. 상기 상부 보이드 한정 구조체가 다수 개 배치되는 경우, 상기 다수 개의 상부 보이드 한정 구조체들 내 스터드(59)들과 가장 가까운 배선(99)들은 매립 층간절연막(83) 및 하부 보이드 한정막(76)을 지나서 스터드(59)들과 각각 접촉하도록 배치될 수 있다. 이때에, 상기 다수 개의 상부 보이드 한정 구조체들 내 배선들(99)들은 전기적으로 서로 접속하도록 배치될 수 있다.
상기 상부 시일드막(111)은 배선(99)들 사이의 공간이 열리도록 배선(99)들 중 하나의 측벽에 컨포멀하게 덮힘과 함께 이웃하는 배선(99)을 향하여 연장해서 마주보는 측벽에 컨포멀하게 덮인다. 상기 상부 시일드막(111)은 실리콘 나이트라이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 포함한다. 이를 위해서, 상기 상부 시일드막(111)은 SiON 막 또는 SiCN 막일 수 있다. 이와는 다르게, 상기 상부 시일드막(111)은 실리콘 나이트라이드 격자 내 금속 원자 또는 및 비금속 원자를 개재시키지 않은 실리콘 나이트라이드 막일 수도 있다.
상기 상부 매립막(113)은 상부 시일드막(111) 상에 덮여서 배선(99)들 사이의 공간을 닫도록 배치된다. 상기 상부 매립막(113)은 하부 매립막(71)과 동일한 유전 상수를 갖는다. 상기 상부 매립막(113)은 하부 매립막(71)과 다른 유전상수를 가질 수 있다. 상기 상부 매립막(113)은 실리콘 옥사이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 포함한다. 이를 위해서, 상기 상부 매립막(113)은 BCB® 막(BenzoCycloButene; Dow Chamical 社), ALCAP® 막(Aluminum Calcium and Phosphorus; Ashi Chamical 社), LKD® 막(Low-k Dielectric; JSR 社), Black Diamond® 막(Applied Material 社), Flare® 막(Honeywell Electronic Material 社), Coral® 막(Novellus System 社) 및 Aurora® 막(Nippon ASM 社) 중 선택된 하나이거나 이들의 조합막일 수 있다. 상기 상부 매립막(113), 매립 층간절연막(83) 및 평탄화 층간절연막(38)은 서로 다른 유전 상수들을 각각 갖는다.
또 다시 도 1 및 도 2 를 참조하면, 상기 스터드(59)들 아래에 베이스 배선(24)들이 각각 배치될 수 있다. 상기 베이스 배선(24)들은 금속 질화물질 그리고 상기 금속 질화물질 상에 알루미늄(Al), 구리(Cu) 또는 그들의 조합물질을 포함한다. 상기 금속 질화물질은 알루미늄, 구리 또는 그들의 조합물질의 확산을 방지해주는 베리어막을 구성한다. 상기 베이스 배선(24)들을 둘러싸는 패드 층간절연막(28)이 배치될 수 있다. 상기 패드 층간절연막(28)은 실리콘 옥사이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 포함한다. 상기 패드 층간절연막(28)은 BCB® 막(BenzoCycloButene; Dow Chamical 社), ALCAP® 막(Aluminum Calcium and Phosphorus; Ashi Chamical 社), LKD® 막(Low-k Dielectric; JSR 社), Black Diamond® 막(Applied Material 社), Flare® 막(Honeywell Electronic Material 社), Coral® 막(Novellus System 社) 및 Aurora® 막(Nippon ASM 社) 중 선택된 하나이거나 이들의 조합막일 수 있다.
상기 패드 층간절연막(28) 및 평탄화 층간절연막(38) 사이에 캡핑막(34)이 배치될 수 있다. 상기 캡핑막(34)은 평탄화 층간절연막(38)과 함께 스터드(59)들을 둘러싸도록 배치된다. 상기 캡핑막(34)은 실리콘 나이트라이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 포함한다. 이를 위해서, 상기 캡핑막(34)은 SiON 막 또는 SiCN 막일 수 있다. 이와는 다르게, 상기 캡핑막(34)은 실리콘 나이트라이드 격자 내 금속 원자 또는 비금속 원자를 개재시키지 않은 실리콘 나이트라이드 막일 수도 있다.
한편, 상기 캡핑막(34) 상에 하부 보이드 한정 구조체가 하나 또는 다수 개 배치될 수 있다. 상기 하부 보이드 한정 구조체가 다수 개 배치되는 경우, 상기 다수 개의 하부 보이드 한정 구조체들 내 베이스 배선(24)들과 가장 가까운 스터드(59)들은 평탄화 층간절연막(38) 및 캡핑막(34)을 지나서 베이스 배선(24)들과 각각 접촉하도록 배치될 수 있다. 이때에, 상기 다수 개의 하부 보이드 한정 구조체들 내 스터드들(59)들은 전기적으로 서로 접속하도록 배치될 수 있다.
상기 캡핑막(38) 및 반도체 기판(5) 사이에 소자 절연막(10)이 배치될 수 있다. 상기 소자 절연막(10)은 반도체 개별 소자들(도면에 미 도시)을 덮도록 배치된 것이다. 상기 소자 절연막(10)은 실리콘 옥사이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 포함한다. 이를 위해서, 상기 소자 절연막(10)은 BPSG 막, TEOS막, BCB® 막(BenzoCycloButene; Dow Chamical 社), ALCAP® 막(Aluminum Calcium and Phosphorus; Ashi Chamical 社), LKD® 막(Low-k Dielectric; JSR 社), Black Diamond® 막(Applied Material 社), Flare® 막(Honeywell Electronic Material 社), Coral® 막(Novellus System 社) 및 Aurora® 막(Nippon ASM 社) 중 선택된 하나이거나 이들의 조합막일 수 있다. 이와는 다르게, 상기 소자 절연막(10)은 실리콘 옥사이드 격자 내 금속 및 비금속 원자들을 개재시키지 않은 실리콘 옥사이드 막일 수도 있다.
이제, 본 발명의 보이드 한정 구조체들 및 상기 보이드 한정 구조체들을 가지는 반도체 장치들의 형성방법들은 나머지 참조 도면들을 참조해서 보다 상세하게 설명하기로 한다.
도 3 내지 도 9 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 반도체 장치의 형성방법을 설명해주는 단면도들이다.
도 1 및 도 3 을 참조하면, 반도체 기판(5) 상에 소자 절연막(10)을 형성한다. 상기 소자 절연막(10)은 반도체 개별 소자들(도면에 미 도시)을 덮도록 형성된 것이다. 상기 소자 절연막(10)은 실리콘 옥사이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 포함한다. 이를 위해서, 상기 소자 절연막(10)은 BPSG 막, TEOS막, BCB® 막(BenzoCycloButene; Dow Chamical 社), ALCAP® 막(Aluminum Calcium and Phosphorus; Ashi Chamical 社), LKD® 막(Low-k Dielectric; JSR 社), Black Diamond® 막(Applied Material 社), Flare® 막(Honeywell Electronic Material 社), Coral® 막(Novellus System 社) 및 Aurora® 막(Nippon ASM 社) 중 선택된 하나이거나 이들의 조합막일 수 있다. 이와는 다르게, 상기 소자 절연막(10)은 실리콘 옥사이드 격자 내 금속 및 비금속 원자들을 개재시키지 않은 실리콘 옥사이드 막일 수도 있다.
상기 소자 분리막(10) 상에 베이스 배선(24)들을 형성한다. 상기 베이스 배선(24)들은 도 1 의 절단선 Ⅰ-Ⅰ' 과 직각인 방향으로 연장하도록 형성될 수 있다. 상기 베이스 배선(24)들은 금속 질화물질 그리고 상기 금속 질화물질 상에 알루미늄(Al), 구리(Cu) 또는 그들의 조합물질을 포함한다. 상기 금속 질화물질은 알루미늄, 구리 또는 그들의 조합물질의 확산을 방지해주는 베리어막으로 형성될 수 있다. 상기 베이스 배선(24)들은 소정 피치(W1+S1)를 가지고 한 쌍으로 형성시키는 것이 바람직하다.
상기 베이스 배선(24)들은 동일 폭(W1)을 가지고 그리고 일정 간격(S1)으로 서로 분리될 수 있다. 상기 베이스 배선들(24)은 서로 다른 폭을 가지도록 형성될 수도 있다. 상기 베이스 배선(24)들을 둘러싸는 패드 층간절연막(28)을 형성한다. 상기 패드 층간절연막(28)은 실리콘 옥사이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 포함한다. 이를 위해서, 상기 패드 층간절연막(28)은 BCB® 막(BenzoCycloButene; Dow Chamical 社), ALCAP® 막(Aluminum Calcium and Phosphorus; Ashi Chamical 社), LKD® 막(Low-k Dielectric; JSR 社), Black Diamond® 막(Applied Material 社), Flare® 막(Honeywell Electronic Material 社), Coral® 막(Novellus System 社) 및 Aurora® 막(Nippon ASM 社) 중 선택된 하나이거나 이들의 조합막일 수 있다. 상기 패드 층간절연막(28)은 소자 절연막(10)과 다른 유전상수를 가지도록 형성될 수 있다.
도 1 및 도 4 를 참조하면, 상기 패드 층간절연막(28) 및 베이스 배선(24)들을 덮는 캡핑막(34)을 형성한다. 상기 캡핑막(34)은 실리콘 나이트라이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 포함한다. 이를 위해서, 상기 캡핑막(34)은 SiON 막 또는 SiCN 막일 수 있다. 이와는 다르게, 상기 캡핑막(34)은 실리콘 나이트라이드 격자 내 금속 원자 또는 비금속 원자를 개재시키지 않은 실리콘 나이트라이드 막일 수도 있다. 상기 캡핑막(34) 상에 평탄화 층간절연막(38)을 형성한다. 상기 평탄화 층간절연막(38)은 실리콘 옥사이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 포함한다. 이를 위해서, 상기 평탄화 층간절연막(38)은 BCB® 막(BenzoCycloButene; Dow Chamical 社), ALCAP® 막(Aluminum Calcium and Phosphorus; Ashi Chamical 社), LKD® 막(Low-k Dielectric; JSR 社), Black Diamond® 막(Applied Material 社), Flare® 막(Honeywell Electronic Material 社), Coral® 막(Novellus System 社) 및 Aurora® 막(Nippon ASM 社) 중 선택된 하나이거나 이들의 조합막일 수 있다. 상기 평탄화 층간절연막(38)은 캡핑막(34)과 다른 식각률을 가지는 절연막을 포함한다.
상기 평탄화 층간절연막(38)의 소정 영역들을 각각 지나는 하부 비아홀(43)들을 형성한다. 상기 하부 비아홀(43)들은 베이스 배선(24)들과 각각 정렬해서 캡핑막(34)을 노출시키도록 형성될 수 있다. 상기 하부 비아홀(43)들은 소정 피치(D1+S2)를 가지도록 형성될 수 있다. 이를 통해서, 상기 하부 비아홀(43)들은 동일 직경(D1)을 가지고 그리고 일정 간격(S2)으로 서로 분리될 수 있다. 상기 하부 비아홀(43)들은 서로 다른 직경들을 가지도록 형성될 수 있다.
도 1 및 도 5 를 참조하면, 상기 평탄화 층간절연막(38)을 부분적으로 식각해서 하부 비아홀(43)들 상에 하부 트랜치(46)들을 각각 형성한다. 상기 하부 트랜치(46)들은 베이스 배선(24)들을 각각 노출시키도록 형성될 수 있다. 상기 하부 트랜치(46)들은 소정 피치(D2+S3)를 가지도록 형성될 수 있다. 이를 통해서, 상기 하부 트랜치(46)들은 동일 직경(D2)을 가지고 그리고 일정 간격(S3)으로 서로 분리될 수 있다. 상기 하부 트랜치(46)들은 서로 다른 직경들을 가지도록 형성될 수 있다. 따라서, 상기 하부 트랜치(46) 및 하부 비아홀(43)은 도 1 과 같이 차례로 수직하게 위치해서 서로 다른 직경의 플러그 몰딩부들로 형성될 수 있다. 상기 하부 비아홀(43) 및 하부 트랜치(46)는 하나의 콘택홀(49)을 형성한다.
상기 콘택홀(49)들을 각각 채우는 스터드(Stud; 59)들을 형성한다. 상기 스터드(59)들은 도 1 의 빗금친 영역들에 각각 대응하도록 형성될 수 있다. 상기 스터드(59)들은 금속 질화물질 그리고 상기 금속 질화물질 상에 알루미늄, 구리 또는 그들의 조합물질을 포함한다. 상기 금속 질화물질은 알루미늄, 구리 또는 그들의 조합물질의 확산을 방지해주는 베리어막으로 형성될 수 있다. 상기 스터드(59)들의 각각은 하부 비아홀 및 하부 트랜치(43, 46)에 대응해서 서로 다른 폭들(W2, W3)을 가지는 플러그들(53, 36)로 구분될 수 있다. 계속해서, 상기 스터드(59)들 및 평탄화 층간절연막(38) 상에 하부 마스크막(64)을 형성한다. 상기 하부 마스크막(64)은 스터드(59)들 사이의 평탄화 층간절연막(38)을 노출시키는 제 1 정렬홀(68)을 가지도록 도 1 과 같이 형성될 수 있다.
도 1 및 도 6 을 참조하면, 상기 하부 마스크막(64)을 식각 마스크로 사용해서 제 1 정렬홀(68)을 통하여 평탄화 층간절연막(38)을 식각하고 그리고 캡핑막(34)을 노출시킨다. 그리고, 상기 하부 마스크막(64)을 스터드(59)들 및 평탄화 층간절연막(38)으로부터 제거시킨다. 상기 하부 마스크 막(64)은 평탄화 층간절연막(38)과 다른 식각률을 가지는 절연막을 사용해서 형성되는 것이 바람직하다. 이를 위해서, 상기 하부 마스크 막(64)은 포토레지스트 막 또는 폴리실리콘 막일 수 있다. 상기 평탄화 층간절연막(38) 및 스터드(59)들을 덮고 그리고 상기 스터드(59)들 사이에 보이드(Void; 79)를 한정하는 하부 보이드 한정막(76)을 형성한다.
한편, 도 4 내지 도 6 에 걸쳐서 상기 평탄화 층간절연막(38)을 형성하는 것, 콘택홀(49)들을 형성하는 것, 스터드(59)들을 형성하는 것, 평탄화 층간절연막(38)을 제거하는 것, 하부 보이드 한정막(76)을 형성하는 것을 차례대로 캡핑막(34) 한번 또는 다수 번 수행해서 하나 또는 다수개의 하부 보이드 한정 구조체(Lower Void-Restricting Structure)를 형성할 수 있다. 상기 하부 보이드 한정 구조체는 평탄화 층간절연막(38), 스터드(59)들 및 하부 보이드 한정막(76)으로 구성된다. 상기 하부 보이드 한정 구조체가 다수 개 형성되는 경우, 상기 다수 개의 하부 보이드 한정 구조체들 내 베이스 배선(24)들과 가장 가까운 스터드(59)들은 평탄화 층간절연막(38) 및 캡핑막(34)을 지나서 베이스 배선(24)들과 각각 접촉하도록 형성될 수 있다. 이때에, 상기 다수 개의 하부 보이드 한정 구조체들 내 스터드들(59)들은 전기적으로 서로 접속하도록 배치될 수 있다.
상기 하부 보이드 한정막(76)은 차례로 적층된 하부 시일드막(71) 및 하부 매립막(73)을 갖도록 형성될 수 있다. 상기 하부 시일드막(71)은 스터드(59)들 사 이의 공간이 열리도록 스터드(59)들 중 하나의 측벽을 컨포멀하게 덮고 그리고 이웃하는 스터드(59)를 향하여 연장해서 마주보는 측벽을 컨포멀하게 덮도록 형성될 수 있다. 상기 하부 매립막(73)은 하부 시일드막(71) 상에 덮여서 스터드(59)들 사이의 공간을 닫도록 형성될 수 있다.
상기 하부 매립막(73)은 실리콘 옥사이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 포함한다. 이를 위해서, 상기 하부 매립막(73)은 BCB® 막(BenzoCycloButene; Dow Chamical 社), ALCAP® 막(Aluminum Calcium and Phosphorus; Ashi Chamical 社), LKD® 막(Low-k Dielectric; JSR 社), Black Diamond® 막(Applied Material 社), Flare® 막(Honeywell Electronic Material 社), Coral® 막(Novellus System 社) 및 Aurora® 막(Nippon ASM 社) 중 선택된 하나이거나 이들의 조합막일 수 있다. 상기 하부 매립막(73) 및 평탄화 층간절연막(38)은 서로 다른 유전 상수를 가지도록 형성될 수 있다. 상기 하부 매립막(73)은 평탄화 층간절연막(38)보다 낮은 유전 상수를 가지는 것이 바람직하다. 상기 하부 시일드막(71)은 실리콘 나이트라이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 포함한다. 이를 위해서, 상기 하부 시일드막(71)은 SiON 막 또는 SiCN 막일 수 있다. 이와는 다르게, 상기 하부 시일드막(71)은 실리콘 나이트라이드 격자 내 금속 원자 또는 비금속 원자를 개재시키지 않은 실리콘 나이트라이드 막일 수 있다.
도 1 및 도 7 을 참조하면, 상기 하부 보이드 한정막(76) 상에 매립 층간절연막(83) 및 보호막(84)을 차례로 형성한다. 상기 보호막(84)은 매립 층간절연막(83)과 다른 식각률을 가지는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 매립 층간절연막(83)은 실리콘 옥사이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 포함한다. 이를 위해서, 상기 매립 층간절연막(83)은 BCB® 막(BenzoCycloButene; Dow Chamical 社), ALCAP® 막(Aluminum Calcium and Phosphorus; Ashi Chamical 社), LKD® 막(Low-k Dielectric; JSR 社), Black Diamond® 막(Applied Material 社), Flare® 막(Honeywell Electronic Material 社), Coral® 막(Novellus System 社) 및 Aurora® 막(Nippon ASM 社) 중 선택된 하나이거나 이들의 조합막일 수 있다. 상기 보호막(84) 및 매립 층간절연막(83)의 소정 영역들을 각각 지나서 하부 보이드 한정막(76)에 상부 비아홀(85)들을 형성한다.
상기 상부 비아홀(85)들은 스터드(59)들과 각각 정렬해서 하부 시일드막(71)을 노출시키도록 형성될 수 있다. 상기 상부 비아홀(85)들은 소정 피치(D3+S4)를 가지도록 형성될 수 있다. 이를 통해서, 상기 상부 비아홀(85)들은 동일 직경(D3)을 가지고 그리고 일정 간격(S4)으로 서로 분리될 수 있다. 상부 비아홀(85)들은 서로 다른 간격들을 가지도록 형성될 수 있다. 이때에, 상기 보호막(84)은 포토 및 식각 공정들을 사용해서 평면적으로 볼 때에 상부 비아홀(85)들을 한정하는 원(Circle)이 매립 층간절연막(83) 상에서 명확하게 형성된다면 증착시키지 않아도 된다.
도 1 및 도 8 을 참조하면, 상기 보호막(84) 및 매립 층간절연막(83)을 부분적으로 식각해서 상부 비아홀(85)들 상에 상부 트랜치(87)들을 각각 형성한다. 상기 상부 트랜치(87)들은 스터드(59)들을 각각 노출시키도록 형성될 수 있다. 상기 상부 트랜치(87)들은 소정 피치(D4+S5)를 가지도록 형성될 수 있다. 이를 통해서, 상기 상부 트랜치(87)들은 동일 직경(D4)을 가지고 그리고 일정 간격(S5)으로 서로 분리될 수 있다. 상기 상부 트랜치(87)들은 서로 다른 직경들을 가지도록 형성될 수 있다.
상기 상부 트랜치(87) 및 상부 비아홀(85)은 도 1 과 같이 차례로 수직하게 위치해서 서로 다른 직경의 플러그 및 라인(Line) 몰딩부들로 형성될 수 있다. 상기 상부 비아홀(85) 및 상부 트랜치(87)는 하나의 관통홀(89)을 형성한다. 상기 관통홀(89)들을 각각 채우는 배선(Wire; 99)들을 형성한다. 상기 배선(99)들은 스터드(59)들과 전기적으로 각각 접속하도록 형성될 수 있다. 상기 배선(99)들은 도 1 의 절단선 Ⅰ-Ⅰ' 와 직각인 방향으로 연장하도록 형성될 수 있다. 상기 배선(99)들을 형성하는 동안, 상기 보호막(84)은 매립 층간절연막(83)으로부터 제거될 수 있다.
상기 배선(99)들은 금속 질화물질 그리고 상기 금속 질화물질 상에 알루미늄, 구리 또는 그들의 조합물질을 포함한다. 상기 금속 질화물질은 알루미늄, 구리 또는 그들의 조합물질의 확산을 방지해주는 베리어막으로 형성될 수 있다. 상기 배선(99)들의 각각은 상부 비아홀 및 상부 트랜치(85, 87)에 대응해서 서로 다른 폭들(W4, W5)을 가지는 플러그 및 라인들(93, 96)로 구분될 수 있다. 계속해서, 상기 배선(99)들 및 매립 층간절연막(83) 상에 상부 마스크막(104)을 형성한다. 상기 상부 마스크막(104)은 배선(99)들 사이의 매립 층간절연막(83)을 노출시키는 제 2 정렬홀(108)을 가지도록 도 1 과 같이 형성될 수 있다. 상기 상부 마스크막(104)은 매립 층간절연막(83)과 다른 식각률을 가지는 절연막을 사용해서 형성될 수 있다. 이를 위해서, 상기 상부 마스크 막(104)은 포토레지스트 막 또는 폴리실리콘 막일 수 있다.
도 1 및 도 9 를 참조하면, 상기 상부 마스크막(104)을 식각 마스크로 사용해서 제 2 정렬홀(108)을 통하여 매립 층간절연막(83) 및 하부 매립막(73)을 식각하고 그리고 하부 시일드막(71)을 노출시킨다. 상기 상부 마스크막(104)을 배선(99)들 및 매립 층간절연막(83)으로부터 제거시킨다. 상기 매립 층간절연막(83) 및 배선(99)들을 덮고 그리고 배선(99)들 사이에 보이드(Void; 119)를 한정하는 상부 보이드 한정막(116)을 형성한다.
한편, 도 7 내지 도 9 에 걸쳐서 상기 매립 층간절연막(83)을 형성하는 것, 관통홀(89)들을 형성하는 것, 배선(99)들을 형성하는 것, 하부 보이드 한정막(76)을 노출시키는 것 및 상부 보이드 한정막(116)을 형성하는 것을 차례대로 하부 보이드 한정막(76) 상에 한번 또는 다수 번 수행해서 하나 또는 다수개의 상부 보이 드 한정 구조체(Upper Void-Restricting Structure)를 형성할 수 있다. 상기 상부 보이드 한정 구조체는 매립 층간절연막(83), 배선(99)들 및 상부 보이드 한정막(116)으로 구성된다. 상기 상부 보이드 한정 구조체가 다수 개 형성되는 경우, 상기 다수 개의 상부 보이드 한정 구조체들 내 스터드(59)들과 가장 가까운 배선(99)들은 매립 층간절연막(83) 및 하부 보이드 한정막(76)을 지나서 스터드(59)들과 각각 접촉하도록 형성될 수 있다. 이때에, 상기 다수 개의 상부 보이드 한정 구조체들 내 배선들(99)들은 전기적으로 서로 접속하도록 배치될 수 있다.
상기 상부 보이드 한정막(116)은 차례로 적층된 상부 시일드막(111) 및 상부 매립막(113)을 갖도록 형성될 수 있다. 상기 상부 시일드막(111)은 배선(99)들 사이의 공간이 열리도록 배선(99)들 중 하나의 측벽을 컨포멀하게 덮고 그리고 이웃하는 배선(99)를 향하여 연장해서 마주보는 측벽을 컨포멀하게 덮도록 형성될 수 있다. 상기 상부 매립막(113)은 상부 시일드막(111) 상에 덮여서 배선(99)들 사이의 공간을 닫도록 형성될 수 있다. 상기 상부 매립막(113)은 실리콘 옥사이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 포함한다. 이를 위해서, 상기 상부 매립막(113)은 BCB® 막(BenzoCycloButene; Dow Chamical 社), ALCAP® 막(Aluminum Calcium and Phosphorus; Ashi Chamical 社), LKD® 막(Low-k Dielectric; JSR 社), Black Diamond® 막(Applied Material 社), Flare® 막(Honeywell Electronic Material 社), Coral® 막(Novellus System 社) 및 Aurora® 막(Nippon ASM 社) 중 선택된 하나이거나 이들의 조합막일 수 있다.
상기 상부 매립막(113) 및 매립 층간절연막(83)은 서로 다른 유전 상수를 가지도록 형성될 수 있다. 상기 상부 매립막(113)은 매립 층간절연막(83)보다 낮은 유전 상수를 가지는 것이 바람직하다. 상기 상부 시일드막(111)은 실리콘 나이트라이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 포함한다. 이를 위해서, 상기 상부 시일드막(111)은 SiON 막 또는 SiCN 막일 수 있다. 이와는 다르게, 상기 상부 시일드막(111)은 실리콘 나이트라이드 격자 내 금속 원자 또는 및 비금속 원자를 개재시키지 않은 실리콘 나이트라이드 막일 수도 있다. 결론적으로, 본 발명은 상부 보이드 한정막(116), 배선(99)들, 하부 보이드 한정막(76) 및 스터드(59)들을 포함하는 반도체 장치(120)를 반도체 기판(5)에 형성할 수 있다.
다시 도 1 및 도 9 를 참조하면, 상기 상부 보이드 한정막(116)은 배선(99)들 사이에 보이드(119)를 형성한다. 상기 배선(99)들 중 하나는 보이드(119)를 대각선으로 지나서 선택된 스터드(59)과 마주보도록 형성될 수 있다. 물론, 상기 배선(99)들은 반도체 기판(5)의 상면과 평행한 방향으로 보이드(119)를 사이에 두고 서로 마주보도록 형성될 수 있다. 이를 통해서, 상기 배선(99)들은 보이드(119)를 사용해서 그들(99) 사이의 기생 커패시터 정전용량을 감소시킬 수 있다. 더불어서, 상기 배선(99)들 및 스터드(59)들은 배선(99)들 사이의 보이드(119)를 사용해서 그들(59, 99) 사이의 기생 커패시터 정전용량을 감소시킬 수 있다.
상기 하부 보이드 한정막(76)은 스터드(59)들 사이에 보이드(79)를 형성한다. 상기 스터드(59)들 사이의 보이드(79)는 배선(99)들 사이의 보이드(119) 아래에 형성된다. 상기 스터드(59)들 중 하나는 보이드(79)를 대각선으로 지나서 선택된 베이스 배선(24)과 마주보도록 형성될 수 있다. 그리고, 상기 스터드(59)들은 반도체 기판(5)의 상면과 평행한 방향으로 보이드(79)를 사이에 두고 서로 마주보도록 형성될 수 있다. 이를 통해서, 상기 스터드(59)들은 보이드(79)를 사용해서 그들(59) 사이의 기생 커패시터 정전용량을 감소시킬 수 있다. 더불어서, 상기 스터드(59)들 및 베이스 배선(24)들은 스터드(59)들 사이의 보이드(79)를 사용해서 그들(24, 59) 사이의 기생 커패시터 정전용량을 감소시킬 수 있다.
도 10 및 도 11 은 각각이 도 1 의 절단선들 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 를 따라 취해 서 도 3 내지 도 9 와 함께 반도체 장치의 형성방법을 설명해주는 단면도들이다.
도 1 및 도 10 을 참조하면, 상기 상부 보이드 한정막(116)은 배선(99)들 사이에 보이드(119)를 형성한다. 상기 배선(99)들 중 하나는 보이드(119)를 반도체 기판(5)의 상면과 수직한 방향으로 지나서 선택된 스터드(59)과 마주보도록 형성될 수 있다. 또한, 상기 배선(99)들은 반도체 기판(5)의 상면과 평행한 방향으로 보이드(119)를 사이에 두고 서로 마주보도록 형성될 수 있다. 이를 통해서, 상기 배선(99)들은 보이드(119)를 사용해서 그들(99) 사이의 기생 커패시터 정전용량을 감소시킬 수 있다. 더불어서, 상기 배선(99)들 및 스터드(59)들은 배선(99)들 사이의 보이드(119)를 사용해서 그들(59, 99) 사이의 기생 커패시터 정전용량을 감소시킬 수 있다.
상기 하부 보이드 한정막(76)은 스터드(59)들 사이에 보이드(79)를 형성한다. 상기 스터드(59)들 사이의 보이드(79)는 배선(99)들 사이의 보이드(119) 아래에 형성된다. 상기 스터드(59)들 중 하나는 그들(59) 사이의 보이드(79)를 반도체 기판(5)의 상면과 수직한 방향으로 지나서 선택된 베이스 배선(24)과 마주보도록 형성될 수 있다. 그리고, 상기 스터드(59)들은 반도체 기판(5)의 상면과 평행한 방향으로 보이드(79)를 사이에 두고 서로 마주보도록 형성될 수 있다. 이를 통해서, 상기 스터드(59)들은 보이드(79)를 사용해서 그들(59) 사이의 기생 커패시터 정전용량을 감소시킬 수 있다. 더불어서, 상기 스터드(59)들 및 베이스 배선(24)들은 스터드(59)들 사이의 보이드(79)를 사용해서 그들(24, 59) 사이의 기생 커패시터 정전용량을 감소시킬 수 있다.
한편, 상기 스터드(59)들 사이의 보이드(79)는 반도체 제조 공정의 허용 범위 내에서 반도체 기판(5)의 상면과 평행한 방향들(A, B)로 연장시킬 수 있다. 이를 통해서, 상기 스터드(59)들은 보이드(79)를 사용해서 베이스 배선(24)들과 이루는 기생 커패시터 정전용량을 더욱 감소시킬 수 있다. 상기 배선(99)들 사이의 보이드(119)는 반도체 제조 공정의 허용 범위 내에서 반도체 기판(5)의 상면과 평행한 방향들(C, D)로 연장시킬 수 있다. 이를 통해서, 상기 배선(99)들은 보이드(119)를 사용해서 스터드(59)들과 이루는 기생 커패시터 정전용량을 더욱 감소시킬 수 있다.
도 1 및 도 11 을 참조하면, 상기 상부 보이드 한정막(116)은 배선(99)들 사이에 보이드(119)를 형성한다. 상기 배선(99)들 중 하나는 그들(99) 사이의 보이드(119)를 반도체 기판(5)의 상면과 수직한 방향으로 지나서 선택된 베이스 배선(24)과 마주보도록 형성될 수 있다. 물론, 상기 배선(99)들은 반도체 기판(5)의 상면과 평행한 방향으로 보이드(119)를 사이에 두고 서로 마주보도록 형성될 수 있다. 이를 통해서, 상기 배선(99)들은 보이드(119)를 사용해서 그들(99) 사이의 기생 커패시터 정전용량을 감소시킬 수 있다. 더불어서, 상기 배선(99)들 및 베이스 배선(24)들은 배선(99)들 사이의 보이드(119)를 사용해서 그들(24, 99) 사이의 기생 커패시터 정전용량을 감소시킬 수 있다.
한편, 상기 배선(99)들은 도 1 의 절단선 Ⅲ-Ⅲ' 와 직각인 방향으로 연장하도록 형성될 수 있다. 더불어서, 상기 배선(99)들 사이의 보이드(119)는 반도체 제조 공정의 허용 범위 내에서 반도체 기판(5)의 상면과 평행한 방향들(E, F)로 연장 시킬 수 있다. 이를 통해서, 상기 배선(99)들은 보이드(119)를 사용해서 베이스 배선(24)들과 이루는 기생 커패시터 정전용량을 계속해서 감소시킬 수 있다.
상술한 바와 같이, 본 발명은 반도체 배선들 사이에 보이드를 용이하게 한정데 적합하도록 하는 보이드 한정 구조체들, 보이드 한정 구조체들을 가지는 반도체 장치들 및 그들의 형성방법들을 제공하는데 있다. 이를 통해서, 본 발명은 보이드 한정 구조체들을 사용해서 반도체 배선들의 전류 배송 능력을 향상시킬 수 있게 해준다.

Claims (36)

  1. 반도체 기판 상에 한 쌍으로 배치되되, 그들은 각각이 차례로 적층되도록 서로 다른 폭의 플러그 및 라인을 가지는 배선들;
    상기 배선들 사이에 보이드(Void)를 한정하고 그리고 상기 배선들의 상면에 덮이는 보이드 한정막; 및
    상기 보이드 한정막 아래에 위치해서 상기 배선들 및 상기 배선들 사이의 상기 보이드 한정막을 둘러싸는 층간절연막을 포함하는 보이드 한정 구조체.
  2. 제 1 항에 있어서,
    상기 보이드 한정막은 매립막 및 시일드막을 포함하되,
    상기 시일드막은 상기 배선들 사이의 공간(Space)이 열리도록 상기 배선들 중 하나의 측벽에 컨포멀하게 덮힘과 함께 이웃하는 배선을 향하여 연장해서 마주보는 측벽에 컨포멀하게 덮이고, 상기 매립막은 상기 시일드막 상에 덮여서 상기 배선들 사이의 상기 공간을 닫도록 배치되는 것이 특징인 보이드 한정 구조체.
  3. 제 2 항에 있어서,
    상기 매립막 및 상기 층간절연막은 실리콘 옥사이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질이고, 상기 시일드 막은 실리콘 나이트라이드인 것이 특징인 보이드 한정 구조체.
  4. 제 3 항에 있어서,
    상기 매립막 및 상기 층간절연막은 서로 다른 유전 상수들을 각각 가지는 것이 특징인 보이드 한정 구조체.
  5. 제 4 항에 있어서,
    상기 배선들은 금속 질화물질 그리고 상기 금속 질화물질 상에 알루미늄, 구리 또는 그들의 조합물질을 포함하는 것이 특징인 보이드 한정 구조체.
  6. 제 1 항에 있어서,
    상기 보이드 한정 구조체는 상기 반도체 기판 상에 하나 또는 다수개 배치되는 것이 특징인 보이드 한정 구조체.
  7. 반도체 기판 상에 한 쌍으로 배치되되, 그들은 각각이 차례로 적층되도록 서로 다른 폭의 플러그들을 가지는 스터드들;
    상기 스터드들 사이에 보이드(Void)를 한정하고 그리고 상기 스터드들의 상면에 덮이는 하부 보이드 한정막;
    상기 하부 보이드 한정막 아래에 위치하도록 배치되되, 그것은 상기 스터드들 및 상기 스터드들 사이의 상기 하부 보이드 한정막을 둘러싸는 평탄화 층간절연막;
    상기 스터드들과 전기적으로 각각 접속하도록 배치되되, 그들은 각각이 차례로 적층되도록 서로 다른 폭의 플러그 및 라인을 가지는 배선들;
    상기 하부 보이드 한정막과 접촉해서 상기 배선들 사이에 보이드를 한정하고 그리고 상기 배선들의 상면에 덮이는 상부 보이드 한정막; 및
    상기 상부 보이드 한정막 아래에 위치해서 상기 배선들 및 상기 배선들 사이의 상기 상부 보이드 한정막을 둘러싸는 매립 층간절연막을 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 상부 보이드 한정막은 상부 매립막 및 상부 시일드막을 포함하되,
    상기 상부 시일드막은 상기 배선들 사이의 공간이 열리도록 상기 배선들 중 하나의 측벽에 컨포멀하게 덮힘과 함께 이웃하는 배선을 향하여 연장해서 마주보는 측벽에 컨포멀하게 덮이고, 상기 상부 매립막은 상기 상부 시일드막 상에 덮여서 상기 배선들 사이의 상기 공간을 닫도록 배치되는 것이 특징인 반도체 장치.
  9. 제 8 항에 있어서,
    상기 상부 시일드막은 실리콘 나이트라이드이고, 상기 상부 매립막 및 상기 매립 층간절연막은 실리콘 옥사이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질인 것이 특징인 반도체 장치.
  10. 제 9 항에 있어서,
    상기 매립 층간절연막, 상기 배선들 및 상기 상부 보이드 한정막은 상부 보이드 한정 구조체를 구성하고, 상기 상부 보이드 한정 구조체는 상기 스터드들 상에 하나 또는 다수개 배치되는 것이 특징인 반도체 장치.
  11. 제 10 항에 있어서,
    상기 하부 보이드 한정막은 하부 매립막 및 하부 시일드막을 포함하되,
    상기 하부 시일드막은 상기 스터드들 사이의 공간이 열리도록 상기 스터드들 중 하나의 측벽에 컨포멀하게 덮힘과 함께 이웃하는 스터드를 향하여 연장해서 마주보는 측벽에 컨포멀하게 덮이고, 상기 하부 매립막은 상기 하부 시일드막 상에 덮여서 상기 스터드들 사이의 상기 공간을 닫도록 배치되는 것이 특징인 반도체 장치.
  12. 제 11 항에 있어서,
    상기 하부 시일드막은 실리콘 나이트라이드이고, 상기 하부 매립막 및 상기 평탄화 층간절연막은 실리콘 옥사이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질인 것이 특징인 반도체 장치.
  13. 제 12 항에 있어서,
    상기 하부 및 상부 매립막들은 동일한 유전 상수를 가지고, 상기 상부 매립막 및 상기 평탄화 층간절연막 그리고 상기 매립 층간절연막은 서로 다른 유전 상 수들을 각각 가지는 것을 특징인 반도체 장치.
  14. 제 13 항에 있어서,
    상기 스터드들 및 상기 배선들은 금속 질화물질 그리고 상기 금속 질화물질 상에 알루미늄, 구리 또는 그들의 조합물질을 포함하는 것이 특징인 반도체 장치.
  15. 제 14 항에 있어서,
    상기 평탄화 층간절연막, 상기 스터드들 및 상기 하부 보이드 한정막은 하부부 보이드 한정 구조체를 구성하고, 상기 하부 보이드 한정 구조체는 상기 반도체 기판 상에 하나 또는 다수개 배치되는 것이 특징인 반도체 장치.
  16. 반도체 기판 상에 층간절연막을 형성하고,
    상기 층간절연막에 한 쌍의 관통홀들을 형성하되, 상기 관통홀들의 각각은 차례로 수직하게 위치하도록 서로 다른 직경의 플러그 및 라인 몰딩부들을 가지고,
    상기 관통홀들을 각각 채우는 배선들을 형성하고,
    상기 배선들 사이의 상기 층간절연막을 제거하고, 및
    상기 층간절연막 및 상기 배선들을 덮고 그리고 상기 배선들 사이에 보이드(Void)를 한정하는 보이드 한정막을 형성하는 것을 포함하는 보이드 한정 구조체의 형성방법.
  17. 제 16 항에 있어서,
    상기 보이드 한정막을 형성하는 것은,
    상기 층간절연막 및 상기 배선들 상에 시일드막을 형성하되, 상기 시일드막은 상기 배선들 사이의 공간이 열리도록 상기 배선들 중 하나의 측벽을 컨포멀하게 덮고 그리고 이웃하는 배선을 향하여 연장해서 마주보는 측벽을 컨포멀하게 덮도록 형성되고,
    상기 시일드막 상에 덮여서 상기 배선들 사이의 상기 공간을 닫는 상기 매립막을 형성하는 것을 포함하되,
    상기 매립막 및 상기 층간절연막은 실리콘 옥사이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질이고, 상기 시일드 막은 실리콘 나이트라이드인 것이 특징인 보이드 한정 구조체의 형성방법.
  18. 제 17 항에 있어서,
    상기 매립막 및 상기 층간절연막은 서로 다른 유전 상수들을 각각 가지는 것이 특징인 보이드 한정 구조체의 형성방법.
  19. 제 18 항에 있어서,
    상기 층간절연막을 제거하는 것은,
    상기 배선들 및 상기 층간절연막 상에 마스크막을 형성하되, 상기 마스크막은 상기 배선들 사이의 상기 층간절연막을 노출시키는 정렬홀을 가지도록 형성되고,
    상기 마스크막을 식각 마스크로 사용해서 상기 정렬홀을 통하여 상기 층간절연막을 식각하고, 및
    상기 마스크 막을 상기 배선들 및 상기 층간절연막으로부터 제거시키는 것을 포함하되,
    상기 마스크 막은 상기 층간절연막과 다른 식각률을 가지는 절연막을 사용해서 형성되는 것이 특징인 보이드 한정 구조체의 형성방법.
  20. 제 19 항에 있어서,
    상기 배선들은 금속 질화물질 그리고 상기 금속 질화물질 상에 알루미늄, 구리 또는 그들의 조합물질을 포함하는 것이 특징인 보이드 한정 구조체의 형성방법.
  21. 제 20 항에 있어서,
    상기 관통홀들을 형성하는 것은,
    상기 층간절연막의 소정 영역들을 각각 지나는 비아 홀들을 형성하되, 상기 비아홀들은 상기 관통홀들의 상기 플러그 몰딩부들에 각각 대응하도록 형성되고,
    상기 층간절연막을 부분적으로 식각해서 상기 관통홀들의 상기 라인 몰딩부들에 대응하도록 상기 비아 홀들의 상부에 트랜치들을 각각 형성하는 것을 포함하는 것이 특징인 보이드 한정 구조체의 형성방법.
  22. 제 16 항에 있어서,
    상기 층간절연막을 형성하는 것, 상기 관통홀들을 형성하는 것, 상기 배선들을 형성하는 것, 상기 층간절연막을 제거하는 것, 및 상기 보이드 한정막을 형성하는 것을 차례대로 반도체 기판 상에 한번 또는 다수 번 수행해서 하나 또는 다수 개의 보이드 한정 구조체를 형성하는 것을 포함하되,
    상기 보이드 한정 구조체는 상기 층간절연막, 상기 배선들 및 상기 보이드 한정막으로 구성되는 것이 특징인 보이드 한정 구조체의 형성방법.
  23. 반도체 기판 상에 평탄화 층간절연막을 형성하고,
    상기 평탄화 층간절연막에 한 쌍의 콘택홀들을 형성하되, 상기 콘택홀들의 각각은 차례로 수직하게 위치하도록 서로 다른 직경의 플러그 몰딩부들을 가지고,
    상기 콘택홀들을 각각 채우는 스터드들을 형성하고,
    상기 스터드들 사이의 상기 평탄화 층간절연막을 제거하고,
    상기 평탄화 층간절연막 및 상기 스터드들을 덮고 그리고 상기 스터드들 사이에 보이드(Void)를 한정하는 하부 보이드 한정막을 형성하고,
    상기 하부 보이드 한정막 상에 매립 층간절연막을 형성하고,
    상기 매립 층간절연막 및 상기 하부 보이드 한정막에 관통홀들을 형성하되, 상기 관통홀들의 각각은 차례로 수직하게 위치하도록 서로 다른 직경의 플러그 및 라인 몰딩부들을 가지고,
    상기 관통홀들을 각각 채우고 그리고 상기 스터드들과 전기적으로 각각 접속하는 배선들을 형성하고,
    상기 배선들 사이의 상기 매립 층간절연막을 제거해서 상기 하부 보이드 한정막을 노출시키고, 및
    상기 매립 층간절연막 및 상기 배선들을 덮고 그리고 상기 배선들 사이에 보이드(Void)를 한정하는 상부 보이드 한정막을 형성하는 것을 포함하는 반도체 장치의 형성방법.
  24. 제 23 항에 있어서,
    상기 상부 보이드 한정막을 형성하는 것은,
    상기 매립 층간절연막 및 상기 배선들을 덮는 상부 시일드막을 형성하되, 상기 상부 시일드막은 상기 배선들 사이의 공간이 열리도록 상기 배선들 중 하나의 측벽을 컨포멀하게 덮고 그리고 이웃하는 배선을 향하여 연장해서 마주보는 측벽을 컨포멀하게 덮도록 형성되고,
    상기 상부 시일드막 상에 덮여서 상기 배선들 사이의 상기 공간을 닫는 상부 매립막을 형성하는 것을 포함하되,
    상기 상부 매립막 및 상기 매립 층간절연막은 실리콘 옥사이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질이고, 상기 상부 시일드 막은 실리콘 나이트라이드인 것이 특징인 반도체 장치의 형성방법.
  25. 제 24 항에 있어서,
    상기 하부 보이드 한정막을 노출시키는 것은,
    상기 배선들 및 상기 매립 층간절연막 상에 상부 마스크막을 형성하되, 상기 상부 마스크막은 상기 배선들 사이의 상기 매립 층간절연막을 노출시키는 제 2 정렬홀을 가지도록 형성되고,
    상기 상부 마스크막을 식각 마스크로 사용해서 상기 제 2 정렬홀을 통하여 상기 매립 층간절연막을 식각하고, 및
    상기 상부 마스크막을 상기 배선들 및 상기 매립 층간절연막으로부터 제거시키는 것을 포함하되,
    상기 상부 마스크 막은 상기 매립 층간절연막과 다른 식각률을 가지는 절연막을 사용해서 형성되는 것이 특징인 반도체 장치의 형성방법.
  26. 제 25 항에 있어서,
    상기 배선들은 금속 질화물질 그리고 상기 금속 질화물질 상에 알루미늄, 구리 또는 그들의 조합물질을 포함하는 것이 특징인 반도체 장치의 형성방법.
  27. 제 26 항에 있어서,
    상기 관통홀들을 형성하는 것은,
    상기 매립 층간절연막의 소정 영역들을 각각 지나고 그리고 상기 하부 보이드 한정막을 노출시키는 상부 비아 홀들을 형성하되, 상기 비아 홀들은 상기 관통홀들의 상기 플러그 몰딩부들에 각각 대응하도록 형성되고,
    상기 매립 층간절연막을 부분적으로 식각해서 상기 관통홀들의 상기 라인 몰딩부들에 대응하도록 상기 상부 비아 홀들 상에 상부 트랜치들을 각각 형성하는 것을 포함하는 것이 특징인 반도체 장치의 형성방법.
  28. 제 23 항에 있어서,
    상기 매립 층간절연막을 형성하는 것, 상기 관통홀들을 형성하는 것, 상기 배선들을 형성하는 것, 상기 하부 보이드 한정막을 노출시키는 것 및 상기 상부 보이드 한정막을 형성하는 것을 차례대로 상기 하부 보이드 한정막 상에 한번 또는 다수 번 수행해서 하나 또는 다수개의 상부 보이드 한정 구조체를 형성하는 것을 더 포함하되,
    상기 상부 보이드 한정 구조체는 상기 매립 층간절연막, 상기 배선들 및 상기 상부 보이드 한정막으로 구성되는 것이 특징인 반도체 장치의 형성방법.
  29. 제 27 항에 있어서,
    상기 하부 보이드 한정막을 형성하는 것은,
    상기 평탄화 층간절연막 및 상기 스터드들 상에 하부 시일드막을 형성하되, 상기 하부 시일드막은 상기 스터드들 사이의 공간이 열리도록 상기 스터드들 중 하나의 측벽을 컨포멀하게 덮고 그리고 이웃하는 스터드를 향하여 연장해서 마주보는 측벽을 컨포멀하게 덮도록 형성되고,
    상기 하부 시일드막 상에 덮여서 상기 스터드들 사이의 상기 공간을 닫는 상기 하부 매립막을 형성하는 것을 포함하되,
    상기 하부 매립막 및 상기 평탄화 층간절연막은 실리콘 옥사이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질이고, 상기 하부 시일드 막은 실리콘 나이트라이드인 것이 특징인 반도체 장치의 형성방법.
  30. 제 23 항에 있어서,
    상기 스터드들은 금속 질화물질 그리고 상기 금속 질화물질 상에 알루미늄, 구리 또는 그들의 조합물질을 포함하는 것이 특징인 반도체 장치의 형성방법.
  31. 제 23 항에 있어서,
    상기 스터드들을 형성하는 것은,
    상기 콘택홀을 채우도록 상기 평탄화 층간절연막 상에 하부 배리어 막 및 하부 도전막을 차례로 형성하고,
    상기 하부 도전막 및 상기 하부 배리어 막에 평탄화 공정을 차례로 수행해서 상기 평탄화 층간절연막을 노출시키는 것을 포함하되,
    상기 하부 배리어 막은 금속 질화물질이고, 상기 하부 도전막은 알루미늄, 구리 및 그들의 조합물질인 것이 특징인 반도체 장치의 형성방법.
  32. 제 23 항에 있어서,
    상기 콘택홀들을 형성하는 것은,
    상기 평탄화 층간절연막의 소정 영역들을 각각 지나는 하부 비아 홀들을 형성하고,
    상기 평탄화 층간절연막을 부분적으로 식각해서 상기 콘택홀들의 상기 플러그 몰딩부들에 대응하도록 상기 하부 비아 홀들 상에 하부 트랜치들을 각각 형성하는 것을 포함하는 것이 특징인 반도체 장치의 형성방법.
  33. 삭제
  34. 제 29 항에 있어서,
    상기 하부 및 상부 매립막들은 동일한 유전 상수를 가지도록 형성되고, 상기 상부 매립막 및 상기 평탄화 층간절연막 그리고 상기 매립 층간절연막은 서로 다른 유전 상수들을 각각 가지도록 형성되는 것을 특징인 반도체 장치의 형성방법.
  35. 제 34 항에 있어서,
    상기 평탄화 층간절연막을 형성하는 것, 상기 콘택홀들을 형성하는 것, 상기 스터드들을 형성하는 것, 상기 평탄화 층간절연막을 제거하는 것, 상기 하부 보이드 한정막을 형성하는 것을 차례대로 상기 반도체 기판 상에 한번 또는 다수 번 수행해서 하나 또는 다수개의 하부 보이드 한정 구조체를 형성하되,
    상기 하부 보이드 한정 구조체는 상기 평탄화 층간절연막, 상기 스터드들 및 상기 하부 보이드 한정막으로 구성되는 것이 특징인 반도체 장치의 형성방법.
  36. 제 23 항에 있어서,
    상기 평탄화 층간절연막을 제거하는 것은,
    상기 평탄화 층간절연막 및 상기 스터드들 상에 하부 마스크막을 형성하되, 상기 하부 마스크막은 상기 스터드들 사이에 상기 평탄화 층간절연막을 노출시키는 제 1 정렬홀을 가지고,
    상기 하부 마스크막을 식각 마스크로 사용해서 상기 제 1 정렬홀을 통하여 상기 평탄화 층간절연막을 식각하고, 및
    상기 평탄화 층간절연막 및 상기 스터드들로부터 상기 하부 마스크막을 제거하는 것을 포함하되,
    상기 하부 마스크막은 상기 평탄화 층간절연막과 다른 식각률을 가지는 것이 특징인 반도체 장치의 형성방법.
KR1020060078868A 2006-08-21 2006-08-21 보이드 한정 구조체들, 상기 보이드 한정 구조체들을가지는 반도체 장치들 및 그들의 형성방법들 KR100782487B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060078868A KR100782487B1 (ko) 2006-08-21 2006-08-21 보이드 한정 구조체들, 상기 보이드 한정 구조체들을가지는 반도체 장치들 및 그들의 형성방법들
US11/730,276 US7956439B2 (en) 2006-08-21 2007-03-30 Void boundary structures, semiconductor devices having the void boundary structures and methods of forming the same
US13/067,004 US8420524B2 (en) 2006-08-21 2011-05-02 Void boundary structures, semiconductor devices having the void boundary structures and methods of forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060078868A KR100782487B1 (ko) 2006-08-21 2006-08-21 보이드 한정 구조체들, 상기 보이드 한정 구조체들을가지는 반도체 장치들 및 그들의 형성방법들

Publications (1)

Publication Number Publication Date
KR100782487B1 true KR100782487B1 (ko) 2007-12-05

Family

ID=39100612

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060078868A KR100782487B1 (ko) 2006-08-21 2006-08-21 보이드 한정 구조체들, 상기 보이드 한정 구조체들을가지는 반도체 장치들 및 그들의 형성방법들

Country Status (2)

Country Link
US (2) US7956439B2 (ko)
KR (1) KR100782487B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9318378B2 (en) * 2004-08-21 2016-04-19 Globalfoundries Singapore Pte. Ltd. Slot designs in wide metal lines
US20090072409A1 (en) * 2007-09-14 2009-03-19 International Business Machines Corporation Interconnect Structures Incorporating Air-Gap Spacers
US7939942B2 (en) * 2007-12-19 2011-05-10 Infineon Technologies Ag Semiconductor devices and methods of manufacturing thereof
US8643187B1 (en) * 2011-06-01 2014-02-04 Banpil Photonics, Inc. On-chip interconnects VIAS and method of fabrication
CN103187363B (zh) * 2011-12-31 2015-02-11 中芯国际集成电路制造(上海)有限公司 铜互连的制作方法
JP5898991B2 (ja) * 2012-02-10 2016-04-06 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US9034664B2 (en) * 2012-05-16 2015-05-19 International Business Machines Corporation Method to resolve hollow metal defects in interconnects
US8710660B2 (en) * 2012-07-20 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid interconnect scheme including aluminum metal line in low-k dielectric
CN102903698B (zh) * 2012-10-25 2017-02-08 上海华虹宏力半导体制造有限公司 半导体器件及集成电路
KR102003881B1 (ko) * 2013-02-13 2019-10-17 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20190001419A (ko) * 2017-06-27 2019-01-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000043902A (ko) * 1998-12-29 2000-07-15 김영환 반도체 소자의 다층 금속 배선 형성 방법
KR20000041734A (ko) * 1998-12-23 2000-07-15 윤종용 배선간에 빈자리를 갖는 다층배선구조를 갖는 반도체장치 및 그제조방법
KR20010035659A (ko) * 1999-10-01 2001-05-07 김영환 반도체장치의 캐패시턴스 감소방법
KR20030050616A (ko) * 2001-12-19 2003-06-25 주식회사 하이닉스반도체 다층 금속배선의 형성 방법
KR20060015515A (ko) * 2003-05-22 2006-02-17 인터내셔널 비지네스 머신즈 코포레이션 멀티레벨 상호접속 구조를 제조하기 위한 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5776834A (en) * 1995-06-07 1998-07-07 Advanced Micro Devices, Inc. Bias plasma deposition for selective low dielectric insulation
US5847464A (en) * 1995-09-27 1998-12-08 Sgs-Thomson Microelectronics, Inc. Method for forming controlled voids in interlevel dielectric
US5835987A (en) * 1995-10-31 1998-11-10 Micron Technology, Inc. Reduced RC delay between adjacent substrate wiring lines
US6576976B2 (en) * 1997-01-03 2003-06-10 Integrated Device Technology, Inc. Semiconductor integrated circuit with an insulation structure having reduced permittivity
US6815329B2 (en) * 2000-02-08 2004-11-09 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
US6413852B1 (en) * 2000-08-31 2002-07-02 International Business Machines Corporation Method of forming multilevel interconnect structure containing air gaps including utilizing both sacrificial and placeholder material
US7042095B2 (en) * 2002-03-29 2006-05-09 Renesas Technology Corp. Semiconductor device including an interconnect having copper as a main component
JP2004193431A (ja) 2002-12-12 2004-07-08 Renesas Technology Corp 半導体装置およびその製造方法
US7304388B2 (en) * 2003-06-26 2007-12-04 Intel Corporation Method and apparatus for an improved air gap interconnect structure
KR100523625B1 (ko) 2003-07-16 2005-10-24 동부아남반도체 주식회사 반도체의 아이엠디 형성방법
KR100585137B1 (ko) * 2004-03-10 2006-06-01 삼성전자주식회사 높은 집광 효율을 갖는 ｃｍｏｓ 이미지 소자 및 그제조방법
JP2006190884A (ja) * 2005-01-07 2006-07-20 Toshiba Corp 半導体装置及び半導体装置の製造方法
US7811924B2 (en) * 2008-06-16 2010-10-12 Applied Materials, Inc. Air gap formation and integration using a patterning cap

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000041734A (ko) * 1998-12-23 2000-07-15 윤종용 배선간에 빈자리를 갖는 다층배선구조를 갖는 반도체장치 및 그제조방법
KR20000043902A (ko) * 1998-12-29 2000-07-15 김영환 반도체 소자의 다층 금속 배선 형성 방법
KR20010035659A (ko) * 1999-10-01 2001-05-07 김영환 반도체장치의 캐패시턴스 감소방법
KR20030050616A (ko) * 2001-12-19 2003-06-25 주식회사 하이닉스반도체 다층 금속배선의 형성 방법
KR20060015515A (ko) * 2003-05-22 2006-02-17 인터내셔널 비지네스 머신즈 코포레이션 멀티레벨 상호접속 구조를 제조하기 위한 방법

Also Published As

Publication number Publication date
US20110207316A1 (en) 2011-08-25
US7956439B2 (en) 2011-06-07
US8420524B2 (en) 2013-04-16
US20080042268A1 (en) 2008-02-21

Similar Documents

Publication Publication Date Title
KR100782487B1 (ko) 보이드 한정 구조체들, 상기 보이드 한정 구조체들을가지는 반도체 장치들 및 그들의 형성방법들
US6333255B1 (en) Method for making semiconductor device containing low carbon film for interconnect structures
CN100508171C (zh) 半导体器件
KR102557400B1 (ko) 반도체 장치
US8617914B2 (en) Method of forming semiconductor device having seal ring structure
KR101369361B1 (ko) 일체형 크랙 스탑 구조물을 구비한 반도체 장치
TWI681506B (zh) 場效電晶體元件及其製造方法
JP4417202B2 (ja) 半導体装置
CN106057772A (zh) 互连结构及其形成方法
CN110676212A (zh) 半导体器件及其制造方法
KR20180103397A (ko) 집적회로 소자
KR100782485B1 (ko) 알루미늄 및 구리 배선들을 전기적으로 접속시키는구조체들 및 그의 형성방법들
KR20210018669A (ko) 비아 및 배선을 포함하는 반도체 소자
US6362527B1 (en) Borderless vias on bottom metal
KR100679822B1 (ko) 반도체 소자 및 그 제조 방법
KR102014197B1 (ko) 반도체 장치 및 이의 형성 방법
CN112563242A (zh) 半导体装置
JP2008205032A (ja) 半導体装置
KR100703559B1 (ko) 듀얼다마신 구조를 가지는 반도체 소자 및 그 제조방법
US9812356B2 (en) Method for manufacturing a semiconductor device
KR100871551B1 (ko) 반도체 소자 및 그 제조방법
KR100474605B1 (ko) 구리 금속 배선용 비아 퍼스트 듀얼 다마신 프로세스
KR100863419B1 (ko) 반도체 소자의 금속 배선 형성 방법
JP2002280450A (ja) 半導体装置とその製造方法
KR20230024613A (ko) 배선 구조체, 배선 구조체를 포함하는 반도체 장치 및 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121031

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141031

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151030

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20181031

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20191031

Year of fee payment: 13