KR100782485B1 - 알루미늄 및 구리 배선들을 전기적으로 접속시키는구조체들 및 그의 형성방법들 - Google Patents

알루미늄 및 구리 배선들을 전기적으로 접속시키는구조체들 및 그의 형성방법들 Download PDF

Info

Publication number
KR100782485B1
KR100782485B1 KR1020060078232A KR20060078232A KR100782485B1 KR 100782485 B1 KR100782485 B1 KR 100782485B1 KR 1020060078232 A KR1020060078232 A KR 1020060078232A KR 20060078232 A KR20060078232 A KR 20060078232A KR 100782485 B1 KR100782485 B1 KR 100782485B1
Authority
KR
South Korea
Prior art keywords
wiring
film
nitride
hole
copper
Prior art date
Application number
KR1020060078232A
Other languages
English (en)
Inventor
이종명
이상우
최길현
홍종원
최경인
이현배
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060078232A priority Critical patent/KR100782485B1/ko
Priority to US11/679,723 priority patent/US20080042290A1/en
Application granted granted Critical
Publication of KR100782485B1 publication Critical patent/KR100782485B1/ko
Priority to US12/714,704 priority patent/US8211793B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체들 및 그의 형성방법들을 제시한다. 이 구조체들 및 형성방법들은 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체의 내부 형상을 이용해서 반도체 금속 배선 공정을 안정화시킬 수 있는 방안을 제공한다. 이를 위해서, 반도체 기판 상에 구리 배선이 배치된다. 상기 구리 배선 상에 배선 유도막 및 배선 삽입막을 차례로 형성한다. 상기 배선 삽입막 및 배선 유도막은 구리 배선을 노출시키는 콘택홀을 갖도록 형성된다. 이때에, 상기 콘택홀의 상부 직경은 그 콘택홀의 하부 직경보다 크도록 형성될 수 있다. 상기 콘택홀에 베리어 막 및 알루미늄 배선이 채워진다. 이를 통해서, 상기 알루미늄 배선은 콘택홀을 이용해서 구리 배선과 직접 접촉하지 않도록 형성된다.
반도체 금속 배선 공정, 구리 배선, 알루미늄 배선, 콘택홀.

Description

알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체들 및 그의 형성방법들{ Structures Electrically Connecting Aluminum And Copper Lines And Methods of Forming The Same }
도 1 은 본 발명을 설명하기 위해서 반도체 기판을 보여주는 평면도이다.
도 2 는 도 1 의 반도체 기판의 일부를 보여주는 평면도이다.
도 3 은 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 제 1 내지 제 3 실시예들에 따른 반도체 장치들을 각각 보여주는 단면도이다.
도 4 내지 도 12 는 각각이 도 2 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 제 1 실시예에 따른 반도체 장치의 형성방법을 설명해주는 단면도들이다.
도 13 내지 도 16 은 각각이 도 2 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 제 2 실시예에 따른 반도체 장치의 형성방법을 설명해주는 단면도들이다.
도 17 내지 도 20 은 각각이 도 2 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 제 3 실시예에 따른 반도체 장치의 형성방법을 설명해주는 단면도들이다.
본 발명은 반도체 금속 배선들을 전기적으로 접속시키는 구조체들 및 그의 형성방법들에 관한 것으로써, 상세하게는, 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체들 및 그의 형성방법들에 관한 것이다.
일반적으로, 반도체 장치는 반도체 개별 소자들을 전기적으로 서로 접속시키기 위해서 금속 배선들을 갖도록 형성된다. 상기 금속 배선들은 층간 절연막의 상면을 지나면서 층간 절연막의 소정영역을 관통하는 콘택홀을 채우도록 형성된다. 이때에, 상기 금속 배선들은 각각이 전류 배송 능력을 극대화시킬 수 있는 도전물질들을 사용해서 형성된다. 이를 위해서, 상기 금속 배선들은 최근에 반도체 장치의 전기적 특성 및 반도체 장치의 제조 단가를 고려해서 알루미늄(Al) 및 구리(Cu)를 적층하여 형성되고 있다.
그러나, 상기 알루미늄 배선 및 구리 배선은 서로를 향해서 확산하려는 물질적 성질로 인해서 반도체 금속 배선 공정의 제조 환경을 불안정하게 하고 있다. 물론, 상기 반도체 금속 배선 공정은 제조 환경을 안정화시키기 위해서 알루미늄 배선 및 구리 배선 사이에 베리어 패턴을 개재시키도록 수행되지만, 상기 반도체 금속 배선 공정의 제조 환경은 베리어 패턴의 형상에 또 의존하게 된다. 따라서, 상기 알루미늄 및 구리 배선들은 베리어 패턴의 형상에 따라서 서로 접촉할 수 있다.
상기 베리어 막의 형상에 의존하지 않는 반도체 장치 및 그의 제조방법이 일본공개특허공보 제 2004-221118 호에 마츠나가 노리아키 등에 의해서 제시되었다. 상기 일본공개특허공보 제 2004-221118 호에 따르면, 반도체 기판 상에 하부 배선이 배치된다. 상기 하부 배선 상에 제 1 및 제 2 절연막들이 차례로 형성된다. 상기 제 1 및 제 2 절연막들은 하부 배선을 노출시키는 배선구를 가지도록 형성된다. 상기 배선구를 채우는 베리어 메탈막 및 비아(Via)가 배치된다.
그러나, 상기 일본공개특허공보 제 2004-221118 호는 반도체 기판 내 배선구의 위치에 따라서 배선구의 하부에서 하부 배선 및 비아를 직접 접촉시킬 수 있다. 왜냐하면, 상기 배선구는 반도체 기판의 가장자리 또는 반도체 기판의 중심영역에서 베리어 메탈막을 형성시키기 위하여 베리어 금속의 소오스 타켓으로부터 공급되는 원자들의 개수를 서로 다르게 가질 수 있기 때문이다. 따라서, 상기 배선구는 반도체 기판의 가장자리에서 부분적으로 끊어진 베리어 메탈막을 가지며 그리고 그 메탈막을 통해서 하부 배선 및 비아를 접촉시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 알루미늄 및 구리 배선들을 적절하게 둘러싸는데 적합하도록 하는 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 알루미늄 및 구리 배선들의 전류 배송 능력을 향상시킬 수 있도록 하는 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체의 형성방법들을 제공하는데 있다.
상기 기술적 과제들을 구현하기 위해서, 본 발명은 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체들을 제공한다.
이 구조체들 중 제 1 실시예는 콘택홀을 한정함과 함께 콘택홀의 상부로부터 하부를 지나면서 콘택홀의 폭이 감소하도록 상기 콘택홀의 측벽에 단차를 가지고, 그리고 질화물 및 산화물로 각각 구성되는 배선 유도막 및 배선 삽입막을 포함한다.
상기 구조체들 중 제 2 실시예는 콘택홀을 한정함과 함께 콘택홀의 상부로부터 하부를 지나면서 콘택홀의 폭이 감소하도록 콘택홀의 측벽에 연속되는 단차들을 가지고, 제 1 질화물 및 제 2 질화물 그리고 산화물로 각각 구성되는 배선 유도막, 배선 매립막 및 배선 삽입막을 포함한다.
상기 구조체들 중 제 3 실시예는 배선 유도막 및 배선 삽입막을 포함한다. 상기 배선 유도막 및 배선 삽입막은 콘택홀을 한정함과 함께 콘택홀의 상부로부터 하부를 지나면서 콘택홀의 폭이 감소하도록 콘택홀의 측벽에 단차를 갖는다. 상기 배선 유도막 및 배선 삽입막은 제 1 질화물 및 산화물로 각각 구성된다. 그리고, 상기 콘택홀의 단차와 마주하는 대응 단차를 가지도록 콘택홀의 측벽 상에 콘택 스페이서가 배치된다. 상기 콘택 스페이서는 제 2 질화물로 구성된다.
더불어서, 본 발명은 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체의 형성방법들을 제공한다.
이 형성방법들 중 제 1 실시예는 배선 유도막을 준비하는 것을 포함한다. 상기 배선 유도막은 질화물을 사용해서 형성된다. 상기 배선 유도막 상에 배선 삽입막을 형성한다. 상기 배선 삽입막은 산화물을 사용해서 형성된다. 상기 배선 삽입막 및 배선 유도막을 차례로 관통하는 제 1 홀을 형성한다. 상기 제 1 홀을 확장해서 배선 유도막의 상면을 부분적으로 노출시키도록 배선 삽입막에 제 2 홀을 형성한다. 상기 제 2 홀은 제 1 홀과 함께 선택된 하나의 콘택홀을 구성한다.
상기 형상방법들 중 제 2 실시예는 배선 유도막을 준비하는 것을 포함한다. 상기 배선 유도막은 제 1 질화물을 사용해서 형성된다. 상기 배선 유도막 상에 배선 매립막 및 배선 삽입막을 차례로 형성한다. 상기 배선 삽입막 및 배선 매립막은 각각이 산화물 및 제 2 질화물을 사용해서 형성된다. 상기 배선 삽입막, 배선 매립막 및 배선 유도막을 차례로 관통하는 제 1 홀을 형성한다. 상기 제 1 홀을 확장해서 배선 유도막의 상면을 부분적으로 노출시키도록 배선 삽입막 및 배선 매립막에 제 2 홀을 형성한다. 상기 제 2 홀을 확장해서 배선 유도막 및 배선 매립막의 상면을 부분적으로 노출시키도록 배선 삽입막에 제 3 홀을 형성한다. 상기 제 3 홀은 제 1 및 제 2 홀들과 함께 선택된 하나의 콘택홀을 구성한다.
상기 형상방법들 중 제 3 실시예는 배선 유도막을 준비하는 것을 포함한다. 상기 배선 유도막은 제 1 질화물을 사용해서 형성된다. 상기 배선 유도막 상에 배선 삽입막을 형성한다. 상기 배선 삽입막은 산화물을 사용해서 형성된다. 상기 배선 삽입막 및 배선 유도막을 차례로 관통하는 제 1 홀을 형성한다. 상기 제 1 홀을 확장해서 배선 유도막의 상면을 부분적으로 노출시키도록 배선 삽입막에 제 2 홀을 형성한다. 상기 제 2 홀은 제 1 홀과 함께 선택된 하나의 콘택홀을 구성한다. 상기 콘택홀의 측벽을 덮고 그리고 제 2 질화물로 구성되는 콘택 스페이서를 형성한다.
이제, 본 발명의 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체들은 첨부된 참조 도면들을 참조해서 보다 상세하게 설명하기로 한다.
도 1 은 본 발명을 설명하기 위해서 반도체 기판을 보여주는 평면도이고, 그리고 도 2 는 도 1 의 반도체 기판의 일부를 보여주는 평면도이다. 또한, 도 3 은 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 제 1 내지 제 3 실시예들에 따른 반도체 장치들을 각각 보여주는 단면도이다.
도 1 및 도 2 를 참조하면, 반도체 기판(5)의 전면에 걸쳐서 패드 절연막(10)이 배치된다. 상기 패드 절연막(10)은 반도체 기판(5)과 다른 식각률을 갖는 절연막을 포함한다. 이때에, 도 1 의 반도체 기판(5) 상의 소정 영역(A)을 취하면 도 2 와 같은 평면도를 얻을 수 있다. 상기 평면도는 반도체 기판(5) 상에 적층되는 패드 절연막(10)을 보여준다. 상기 패드 절연막(10)은 실리콘 옥사이드(SiO)와 함께 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 산화물로 형성될 수 있다. 상기 패드 절연막(10)은 실리콘 나이트라이드(SiN) 및 실리콘 나이트라이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 질화물로 형성될 수도 있다.
다시 도 1 및 도 2 을 참조하면, 상기 반도체 기판(5)의 소정 영역(A)의 패드 절연막(10) 상에 구리 삽입막(20)이 배치된다. 상기 구리 삽입막(20)은 패드 절연막(10)과 다른 식각률을 가지는 절연막을 포함한다. 상기 구리 삽입막(20)은 패드 절연막과 동일한 식각률을 가지는 절연막을 포함할 수 있다. 이때에, 상기 구리 삽입막(20)은 도 1 의 반도체 기판(5)의 다른 영역들(B, C, D, E, F)에서도 패드 절연막(10) 상에 배치될 수 있다. 따라서, 상기 반도체 기판(5)의 소정 영역(A)을 가지고 본 발명을 먼저 설명하고 그리고 반도체 기판(5)의 다른 영역들(B, C, D, E, F)을 가지고 본 발명을 계속해서 설명하기로 한다.
이를 위해서, 도 2 및 도 3 을 참조하면, 상기 반도체 기판(5)의 소정 영 역(A)의 구리 삽입막(20)에 소정 폭 및 소정 길이를 가지는 구리 배선(40)이 도 2 와 같이 배치된다. 상기 구리 배선(40)은 구리 삽입막(20)의 상면과 동일한 상면을 가지도록 도 3 과 같이 구리 삽입막(20)에 매립될 수 있다. 상기 구리 배선(40)은 구리 씨드막(34)과 구리막(38)으로 구성될 수 있다. 본 발명의 제 1 실시예에 따르면, 상기 구리 배선(40) 상에 제 1 배선 유도막 (50) 및 배선 삽입막(60)이 차례로 적층된다. 이때에, 상기 배선 삽입막(60) 및 제 1 배선 유도막(50)은 서로 접촉해서 제 1 콘택홀(70)을 한정하도록 형성된다. 즉, 상기 제 1 콘택홀(70)은 구리 배선(40)을 노출시키도록 배선 삽입막(60) 및 제 1 배선 유도막(50)에 형성된다.
한편, 상기 제 1 배선 유도막(50)은 구리 배선(40) 및 구리 삽입막(20)과 다른 식각률을 갖는 절연막을 포함한다. 이를 위해서, 상기 제 1 배선 유도막(50)은 질화물로 구성될 수 있다. 상기 제 1 배선 유도막(50)은 실리콘 나이트라이드(SiN)와 함께 실리콘 나이트라이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 질화물로 구성될 수도 있다. 상기 제 1 배선 유도막(50)은 SiON 막 또는 SiCN 막일 수 있다. 그리고, 상기 배선 삽입막(60)은 제 1 배선 유도막(50)과 다른 식각률을 갖는 절연막을 포함한다. 이를 위해서, 상기 배선 삽입막(60)은 산화물로 구성될 수 있다. 상기 배선 삽입막(60)은 실리콘 옥사이드(SiO)와 함께 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 산화물로 구성될 수도 있다. 상기 배선 삽입막(60)은 BCB® 막(BenzoCycloButene; Dow Chamical 社), ALCAP® 막(Aluminum Calcium and Phosphorus; Ashi Chamical 社), LKD® 막(Low-k Dielectric; JSR 社), Black Diamond® 막(Applied Material 社), Flare® 막(Honeywell Electronic Material 社), Coral® 막(Novellus System 社) 및 Aurora® 막(Nippon ASM 社) 중 선택된 하나이거나 이들의 조합막일 수 있다.
상기 배선 삽입막(60)은 제 1 콘택홀(70)을 통해서 제 1 배선 유도막(50)을 노출시키도록 형성된다. 즉, 상기 제 1 콘택홀(70)의 상부 직경(W2)은 그 콘택홀(70)의 하부 직경(W1)보다 크도록 형성될 수 있다. 이는 제 1 콘택홀(70)의 상부 로부터 하부를 지나면서 제 1 콘택홀(70)의 폭이 감소하도록 제 1 콘택홀(70)의 측벽에 단차(Step Difference)를 가지도록 해준다.
다시 도 2 및 도 3 을 참조하면, 본 발명의 제 2 실시예에 따라서 반도체 기판(5)의 소정 영역(A)의 구리 배선 (40) 상에 제 1 배선 유도막(50), 배선 매립막(54) 및 배선 삽입막(60)이 차례로 적층될 수 있다. 상기 배선 삽입막(60), 배선 매립막(54) 및 제 1 배선 유도막(50)은 서로 접촉해서 제 2 콘택홀(110)을 한정하도록 형성될 수 있다. 즉, 상기 제 2 콘택홀(110)은 구리 배선(40)을 노출시키도록 배선 삽입막(60), 배선 매립막(54) 및 제 1 배선 유도막(50)에 형성될 수 있다.
한편, 상기 제 1 배선 유도막(50) 및 배선 매립막(54)은 구리 배선(40) 및 구리 삽입막(20)과 다른 식각률을 갖는 절연막을 포함할 수 있다. 이를 위해서, 상기 제 1 배선 유도막(50) 및 배선 매립막(54)은 실리콘(Si) 및 나이트라이드(N)의 비율이 다른 질화물로 구성될 수 있다. 즉, 상기 제 1 배선 유도막(50) 및 배선 매립막(54)은 각각이 나이트라이드 리치(Nitride-rich)인 질화물 및 실리콘 리치(Silicon-rich)인 질화물로 구성될 수 있다.
이와 반대로, 상기 제 1 배선 유도막(50) 및 배선 매립막(54)은 각각이 실리콘 리치(Silicon-rich)인 질화물 및 나이트라이드 리치(Nitride-rich)인 질화물로 구성될 수도 있다. 그리고, 상기 배선 삽입막(60)은 배선 매립막(54) 및 제 1 배선 유도막(50)과 다른 식각률을 갖는 절연막을 포함할 수 있다. 이를 위해서, 상기 배선 삽입막(60)은 산화물로 구성될 수 있다. 상기 배선 삽입막(60)은 실리콘 옥사이드(SiO)와 함께 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 산화물로 구성될 수도 있다. 이를 위해서, 상기 배선 삽입막(60)은 BCB® 막(BenzoCycloButene; Dow Chamical 社), ALCAP® 막(Aluminum Calcium and Phosphorus; Ashi Chamical 社), LKD® 막(Low-k Dielectric; JSR 社), Black Diamond® 막(Applied Material 社), Flare® 막(Honeywell Electronic Material 社), Coral® 막(Novellus System 社) 및 Aurora® 막(Nippon ASM 社) 중 선택된 하나이거나 이들의 조합막일 수 있다.
상기 배선 삽입막(60)은 제 2 콘택홀(110)을 통해서 제 1 배선 유도막(50) 및 배선 매립막(54)을 노출시키도록 형성된다. 즉, 상기 제 2 콘택홀(110)의 상부 직경(W2)은 그 콘택홀(110)의 중부 직경(W3)보다 크도록 형성될 수 있다. 상기 제 2 콘택홀의 중부 직경(W3)은 그 콘택홀(110)의 하부 직경(W1)보다 크도록 형성될 수 있다. 이는 제 2 콘택홀(110)의 상부로부터 하부를 지나면서 제 2 콘택홀(110)의 폭이 감소하도록 제 2 콘택홀(110)의 측벽에 단차를 가지도록 해준다.
다시 도 2 및 도 3 을 참조하면, 본 발명의 제 3 실시예에 따라서 반도체 기판(5)의 소정 영역(A)의 구리 배선(40) 상에 제 2 배선 유도막(58) 및 배선 삽입막(60)이 차례로 적층될 수 있다. 상기 제 2 배선 유도막(58)이 구리 배선(40) 상에 배치되는 경우에, 본 발명의 제 2 실시예의 제 1 배선 유도막(50) 및 배선 매립막(54)은 구리 배선(40) 상에 배치되지 않는다. 상기 배선 삽입막(60) 및 제 2 배선 유도막(58)은 제 3 콘택홀(120)을 한정하도록 형성될 수 있다. 즉, 상기 제 3 콘택홀(120)은 구리 배선(40)을 노출시키도록 배선 삽입막(60) 및 제 2 배선 유도막(58)에 형성될 수 있다.
한편, 상기 제 2 배선 유도막(58)은 구리 배선(40) 및 구리 삽입막(20)과 다른 식각률을 갖는 절연막을 포함할 수 있다. 이를 위해서, 상기 제 2 배선 유도막(58)은 실리콘 나이트라이드(SiN) 격자 내 실리콘(Si) 및 나이트라이드(N)를 소정 비율로 가지는 질화물로 구성될 수 있다. 상기 배선 삽입막(60)은 제 2 배선 유도막(58)과 다른 식각률을 갖는 절연막을 포함할 수 있다. 이를 위해서, 상기 배선 삽입막(60)은 산화물로 구성될 수 있다. 상기 배선 삽입막(60)은 실리콘 옥사이드(SiO)와 함께 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 산화물로 구성될 수도 있다. 이를 위해서, 상기 배선 삽입막(60)은 BCB® 막(BenzoCycloButene; Dow Chamical 社), ALCAP® 막(Aluminum Calcium and Phosphorus; Ashi Chamical 社), LKD® 막(Low-k Dielectric; JSR 社), Black Diamond® 막(Applied Material 社), Flare® 막(Honeywell Electronic Material 社), Coral® 막(Novellus System 社) 및 Aurora® 막(Nippon ASM 社) 중 선택된 하나이거나 이들의 조합막일 수 있다.
상기 배선 삽입막(60)은 제 3 콘택홀(120)을 통해서 제 2 배선 유도막(58)을 노출시키도록 형성된다. 즉, 상기 제 3 콘택홀(120)의 상부 직경(W2)은 그 콘택홀(120)의 하부 직경(W1)보다 크도록 형성될 수 있다. 이는 제 3 콘택홀(120)의 상부로부터 하부를 지나면서 제 3 콘택홀(120)의 폭이 감소하도록 제 3 콘택홀(120)의 측벽에 단차를 가지도록 해준다. 상기 제 3 콘택홀(120)의 단차와 마주하는 대응 단차를 가지도록 제 3 콘택홀(120)의 측벽 상에 콘택 스페이서(125)가 덮인다. 상기 콘택 스페이서(125)는 소정 폭(W4)으로 반도체 기판(5)을 노출시키도록 형성된다.
상기 콘택 스페이서(125)는 제 2 배선 유도막(58)과 다른 비율의 실리콘 및 나이트라이드 가지는 질화물을 포함할 수 있다. 이를 위해서, 상기 콘택 스페이서(125) 및 제 2 배선 유도막(58)은 각각이 실리콘 리치(Silicon-rich)인 질화물 및 나이트라이드 리치(Nitride-rich)인 질화물로 구성될 수 있다. 상기 콘택 스페이서(125) 및 제 2 배선 유도막(58)은 각각이 나이트라이드 리치(Nitride-rich) 및 실리콘 리치(Silicon-rich)인 질화물로 구성될 수도 있다.
또 다시 도 2 및 도 3 을 참조하면, 본 발명의 제 1 내지 제 3 실시예들에 따라서 제 1 및 제 2 콘택홀들(70, 110)의 측벽 그리고 제 3 콘택홀(120) 내 콘택 스페이서(125)의 측벽을 따라서 베리어 패턴(88)이 배치된다. 상기 베리어 패 턴(88)은 도 3 의 콘택 스페이서(125)에만 위치되어 있으나 콘택 스페이서(125)가 없는 경우에 제 1 및 제 2 실시예들에 따라서 제 1 배선 유도막(50), 배선 매립막(54) 그리고 배선 삽입막(60)의 측벽과 접촉하도록 형성될 수 있다.
한편, 상기 베리어 패턴(88)은 제 1 및 제 2 콘택홀들(70, 110)의 측벽 그리고 제 3 콘택홀(120) 내 콘택 스페이서(125)의 측벽을 따라서 비 대칭 형상으로 적어도 형성된다. 즉, 상기 베리어 패턴(88)은 제 1 및 제 2 콘택홀들(70, 110)의 측벽 그리고 제 3 콘택홀(120) 내 콘택 스페이서(125)의 측벽에서 서로 다른 두께들(T22, T32)를 가지도록 형성될 수 있다. 상기 베리어 패턴(88)은 타이타늄(Ti), 타이타늄 나이트라이드(TiN), 탄탈륨(Ta), 탄탈륨 나이트라이드(TaN) 또는 그들 중 두 개 이상의 적층물질을 포함할 수 있다.
상기 베리어 패턴(88) 상에 알루미늄 배선(90)이 배치된다. 상기 알루미늄 배선(90)은 제 1 내지 제 3 콘택홀들(70, 110, 120)을 채우도록 형성될 수 있다. 상기 알루미늄 배선(90) 및 구리 배선(40)은 제 1, 제 2 또는 3 콘택홀(70, 110, 또는 120)을 통해서 반도체 기판(5) 상의 소정 영역(A)에 복수 개 배치될 수 있다. 더불어서, 상기 알루미늄 배선(90) 및 구리 배선(40)은 제 1, 제 2 또는 3 콘택홀(70, 110, 또는 120)을 통해서 반도체 기판(5) 상의 다른 영역들(B, C, D, E)에도 동일 개수로 배치될 수 있다. 따라서, 상기 반도체 기판(5)의 소정 영역(A)에서 알루미늄 배선(90) 및 구리 배선(40)을 전기적으로 접속시키는 제 1, 제 2 및 3 콘택홀(70, 110, 120)을 가지고 본 발명의 반도체 장치들(133, 136, 139)이 각각 구현될 수 있다.
본 발명의 제 1 실시예에 따른 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체의 형성방법들은 선택된 도면들을 참조해서 설명하기로 한다. 이때에, 상기 반도체 기판(5) 상의 소정 영역(A)을 가지고 본 발명을 먼저 설명하고 그리고 반도체 기판(5)의 다른 영역들(B, C, D, E, F)을 가지고 본 발명을 계속해서 설명하기로 한다.
도 4 내지 도 12 는 각각이 도 2 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 제 1 실시예에 따른 반도체 장치의 형성방법을 설명해주는 단면도들이다.
도 2 및 도 4 를 참조하면, 반도체 기판(5) 상에 패드 절연막(10)을 형성한다. 상기 패드 절연막(10)은 반도체 기판(5)과 다른 식각률을 갖는 절연막을 포함한다. 상기 패드 절연막(10)은 실리콘 옥사이드(SiO)와 함께 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 산화물을 사용해서 형성될 수 있다. 상기 패드 절연막(10)은 실리콘 나이트라이드(SiN) 및 실리콘 나이트라이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 질화물로 사용해서 형성될 수도 있다.
계속해서, 상기 패드 층간절연막(10) 상에 구리 삽입막(20)을 형성한다. 상기 구리 삽입막(20)은 패드 절연막(10)과 다른 식각률을 가지는 절연막을 포함한다. 상기 구리 삽입막(20)은 패드 절연막과 동일한 식각률을 가지는 절연막을 포함할 수 있다. 그리고, 상기 구리 삽입막에 소정 길이 및 소정 폭을 가지는 트랜치(32)를 형성한다. 상기 트랜치(32)는 구리 삽입막(20)의 상면으로부터 소정 깊이(D)를 가지고 구리 삽입막(20)에 형성될 수 있다.
도 2 및 도 5 를 참조하면, 상기 트랜치(32)를 매립시키는 구리 배선(40)을 형성한다. 상기 구리 배선(40)은 구리 삽입막(20)의 상면을 노출시키도록 도 2 와 같이 형성될 수 있다. 이때에, 상기 구리 배선(40)은 구리 씨드막(34) 및 구리막(38)을 사용해서 형성될 수 있다. 상기 구리막(38)은 구리 씨드막(34)을 사용해서 전기 도금 공정을 통하여 구리 삽입막(20)의 트랜치(32)를 채울 수 있다.
도 2 및 도 6 을 참조하면, 상기 구리 삽입막(20) 상에 제 1 배선 유도막(50)을 소정 두께(T1)로 형성한다. 상기 제 1 배선 유도막(50)은 구리 배선(40)을 덮도록 형성될 수 있다. 상기 제 1 배선 유도막(50)은 구리 배선(40) 및 구리 삽입막(20)과 다른 식각률을 가지는 절연막을 포함한다. 따라서, 상기 제 1 배선 유도막(50)은 질화물을 사용해서 형성될 수 있다. 상기 제 1 배선 유도막(50)은 실리콘 나이트라이드(SiN)와 함께 실리콘 나이트라이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 질화물을 사용해서 형성될 수도 있다. 이를 위해서, 상기 제 1 배선 유도막(50)은 SiON 막 또는 SiCN 막일 수 있다.
상기 제 1 배선 유도막(50) 상에 배선 삽입막(60)을 형성한다. 상기 배선 삽입막(60)은 제 1 배선 유도막(50)과 다른 식각률을 가지는 절연막을 포함한다. 따라서, 상기 배선 삽입막(60)은 산화물을 사용해서 형성될 수 있다. 상기 배선 삽입막(60)은 실리콘 옥사이드(SiO)와 함께 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 산화물을 사용해서 형성될 수도 있다. 상기 배선 삽입막(60)은 BCB® 막(BenzoCycloButene; Dow Chamical 社), ALCAP® 막(Aluminum Calcium and Phosphorus; Ashi Chamical 社), LKD® 막(Low-k Dielectric; JSR 社), Black Diamond® 막(Applied Material 社), Flare® 막(Honeywell Electronic Material 社), Coral® 막(Novellus System 社) 및 Aurora® 막(Nippon ASM 社) 중 선택된 하나이거나 이들의 조합막일 수 있다.
도 2 및 도 7 을 참조하면, 상기 구리 배선(40) 상에 포토레지스트 막(도면에 미 도시)을 형성한다. 상기 포토레지스트 막은 구리 배선(40)과 중첩하는 개구부를 가지도록 형성될 수 있다. 상기 포토레지스트 막 및 구리 배선(40)을 식각 마 스크 및 식각 버퍼막으로 사용해서 배선 삽입막(60) 및 제 1 배선 유도막(50)을 식각하여 제 1 홀(64)을 형성한다. 상기 제 1 홀(64)은 포토레지스트 막의 개구부와 대응하도록 형성될 수 있다. 따라서, 상기 제 1 홀(64)은 소정 폭(W1)을 가지고 구리 배선(40)을 노출시키도록 형성될 수 있다.
도 2 및 도 8 을 참조하면, 상기 포토레지스트 막을 식각 마스크 그리고 구리 배선(40) 및 제 1 배선 유도막(50)을 식각 버퍼막으로 사용해서 제 1 홀(64)을 통하여 배선 삽입막(60)에 식각 공정을 수행한다. 상기 식각 공정은 제 1 홀(64)의 측벽을 통하여 배선 삽입막(60)을 부분적으로 제거해서 배선 삽입막(60)에 제 2 홀(68)을 형성하도록 수행될 수 있다. 상기 식각 공정은 습식 및 건식 에천트(Etchant)들 중 선택된 하나를 사용해서 수행될 수 있다. 상기 제 2 홀(68)을 형성한 후, 상기 포토레지스트 막을 반도체 기판(5)으로부터 제거시킨다.
이와는 반대로, 상기 포토레지스트 막을 제 1 홀(64)을 형성한 후 반도체 기판(5)으로부터 제거시킬 수 있다. 이때에, 상기 구리 배선(40) 및 제 1 배선 유도막(50)을 식각 버퍼막으로 사용해서 제 1 홀(64)을 통하여 배선 삽입막(60)에 식각 공정을 수행할 수 있다. 상기 식각 공정은 배선 삽입막(60)의 측벽 및 상면을 통하여 그 삽입막(60)을 등방성으로 부분 제거해서 배선 삽입막(60)에 제 2 홀(68)을 형성하도록 수행될 수 있다. 이를 통해서, 상기 제 2 홀(68)의 직경(W2)은 제 1 홀(64)의 직경(W1)보다 크도록 형성될 수 있다. 상기 제 2 홀(68)은 제 1 홀(64)과 함께 선택된 하나의 제 1 콘택홀(70)을 구성한다.
도 2 및 도 9 를 참조하면, 상기 제 1 콘택홀(70)을 가지는 반도체 기판(5) 을 베리어 금속의 소오스 타켓(80; Source Target) 아래 위치시킨다. 이때에, 상기 반도체 기판(5)은 반도체 금속 배선 공정을 용이하게 수행하기 위해서 도 1 의 소정 영역(A)와 함께 다른 영역들(B, C, D, E)을 가지고 베리어 금속의 소오스 타켓(80; Source Target) 아래 위치될 수 있다. 본 발명을 쉽게 설명하기 위해서, 상기 반도체 기판(5)에 특정 영역들(A, B, C)만을 표시하였다. 상기 베리어 금속의 소오스 타켓(80)은 타이타늄(Ti), 타이타늄 나이트라이드(TiN), 탄탈륨(Ta) 또는 탄탈륨 나이트라이드(TaN)을 사용해서 형성될 수 있다.
상기 베리어 금속의 소오스 타켓(80)을 향해서 충돌 원자들(도면에 미 도시)을 입사시키면 그 소오스 타켓(80)으로부터 충돌 원자들에 대응하는 입사 원자들을 발생시킬 수 있다. 상기 입사 원자들은 베리어 금속의 소오스 타켓(80)으로부터 나와서 반도체 기판(5)으로 향할 수 있다. 상기 입사 원자들은 베리어 금속의 소오스 타켓(80)을 복수 개의 면적들로 세분화시키는 경우 그 면적들에 각각 대응하는 입사 원자 그룹들(IAG(=Incident Atom Group)1, IAG2, IAG3, IAG4, IAG5, IAG6)로 나눌 수 있다.
한편, 상기 입사 원자 그룹들 중 두 그룹들(IAG1, IAG6)은 나머지 그룹들(IAG2, IAG3, IAG4, IAG5) 대비 상대적으로 적은 입사 원자들을 갖는다. 왜냐하면, 상기 두 그룹들(IAG1, IAG6)은 베리어 금속의 소오스 타켓(80)을 통해서 나머지 그룹들(IAG2, IAG3, IAG4, IAG5) 대비 상대적으로 적은 개수의 충돌 원자들과 상호 작용하기 때문이다. 즉, 상기 충돌 원자들은 베리어 금속의 소오스 타켓(80)의 가장자리보다 그 소오스 타켓(80)의 중심 영역 주변에서 더 많은 입사 원자들을 형성할 수 있다. 이는 입사 원자들의 개수가 충돌 원자들 및 베리어 금속의 소오스 타켓(80) 사이의 충돌 확률에 비례함을 의미한다.
도 2 및 도 10 을 참조하면, 상기 입사 원자 그룹들(IAG1, IAG2, IAG3, IAG4, IAG5, IAG6)은 도 1 의 반도체 기판(5)의 특정 영역들(A, B, C)에 베리어 막(84)을 형성한다. 상기 베리어 막(84)은 물리 기상 증착(Physical Vapor Deposition; PVD) 기술을 사용해서 형성할 수 있다. 상기 베리어 막(84)은 소정 시간 동안 반도체 기판(5)에 입사 원자 그룹들(IAG1, IAG2, IAG3, IAG4, IAG5, IAG6)을 조사시켜서 얻을 수 있다. 상기 베리어 막(84)은 특정 영역들(A, B, C)에서 서로 다른 형상들을 각각 갖도록 형성된다. 즉, 상기 반도체 기판(5)의 중심 영역 및 그 영역 주변에 조사되는 입사 원자 그룹들(IAG3, IAG4)은 제 1 콘택홀(70)을 기준해서 좌/ 우로 원자들의 개수를 실질적으로 동일하게 갖는다. 따라서, 상기 반도체 기판(5)의 중심 영역 및 그 영역 주변은 제 1 콘택홀(70)의 좌/ 우 측벽들에서 실질적으로 동일한 두께(T4)를 가지는 베리어 막(84)을 가질 수 있다.
그러나, 상기 반도체 기판(5)의 가장 자리(A 또는 C)에 조사되는 입사 원자 그룹들(IAG1 및 IAG2, 또는 IAG5 및 IAG6)은 반도체 기판(5)의 중심 영역 및 그 영역 주변에 조사되는 입사 원자 그룹들(IAG3 및 IAG4) 대비 제 1 콘택홀(70)을 기준해서 좌/ 우로 원자들의 개수를 상대적으로 다르게 갖는다. 따라서, 상기 반도체 기판(5)의 가장 자리(A 또는 C)는 제 1 콘택홀(70)의 좌/ 우 측벽들에서 서로 다른 두께들(T2 및 T3, 또는 T5 및 T6)을 각각 가지는 베리어 막(84)을 갖는다. 상기 베리어 막(84)은 타이타늄(Ti), 타이타늄 나이트라이드(TiN), 탄탈륨(Ta), 탄탈륨 나 이트라이드(TaN) 또는 그들 중 적어도 두 개의 적층물질을 사용해서 형성될 수 있다.
한편, 상기 베리어 막(84)은 반도체 기판(5)의 특정 영역들(A, B, C) 이외의 영역들(D, E)에도 동시에 형성될 수 있다. 이때에, 상기 반도체 기판(5)의 특정 영역들(A, B, C) 이외의 영역들(D, E)은 반도체 기판(5)의 가장 자리(A 또는 C)와 동일하게 제 1 콘택홀(70)을 기준해서 좌/ 우로 원자들의 개수가 다른 입사 원자 그룹들(도면에 미 도시)을 가질 수 있다. 따라서, 상기 반도체 기판(5)의 특정 영역들(A, B, C) 이외의 영역들(D, E)은 제 1 콘택홀(70)의 좌/ 우 측벽들에서 서로 다른 두께들(T2 및 T3, 또는 T5 및 T6)을 각각 가지는 베리어 막(84)을 가질 수 있다. 이를 통해서, 상기 베리어 막(84)은 반도체 기판(5)의 전면에 걸쳐서 제 1 콘택홀(70)의 측벽을 따라서 서로 다른 두께들을 적어도 가지도록 형성될 수 있다.
더불어서, 상기 제 1 콘택홀(70)의 측벽을 따라서 서로 다른 두께들을 적어도 가지는 경우에, 상기 베리어 막(84)은 반도체 기판(5)의 가장 자리를 취하면 제 1 콘택홀(70)의 좌 또는 우 측벽 아래에서 부분적으로 끊어질 수 있다. 이는 제 1 콘택홀(70)의 바닥면이 배선 삽입막(60)의 상면으로부터 멀어질수록 심하게 나타날 수 있다. 그러나, 좀 더 상세하게 보면, 상기 베리어 막(84)은 반도체 기판(5)의 가장 자리에서 제 1 콘택홀(70)의 좌 또는 우 측벽 아래 부분적으로 끊어진 부분을 배선 유도막(50)의 상면에 놓이도록 형성될 수 있다. 따라서, 상기 베리어 막(84)은 제 1 콘택홀(70)의 측벽을 따라서 서로 다른 두께들을 적어도 가지는 경우에 반도체 기판(5)을 노출시키지 않도록 형성된다. 상기 반도체 기판(5)의 특정 영역 들(A, B, C) 이외의 영역들(D, E)에서도 베리어 막(84)을 통해서 반도체 기판(5)을 노출시키지 않도록 형성될 수 있다.
도 2, 도 11 및 도 12 를 참조하면, 상기 베리어 막(84) 상에 알루미늄 막을 형성한다. 상기 알루미늄 막은 물리 기상 증착 기술 및 화학 기상 증착(Chemical Vapor Deposition; CVD) 기술 중 적어도 하나를 선택해서 형성할 수 있다. 상기 알루미늄 막 상에 포토레지스트 패턴들(도면에 미 도시)을 형성할 수 있다. 상기 포토레지스트 패턴들을 식각 마스크로 사용해서 도 1 의 반도체 기판(5)의 특정 영역들(A, B, C)에 위치하는 알루미늄 막 및 베리어 막(84)을 식각하여 알루미늄 배선(90)들 및 베리어 패턴(88)들을 각각 형성한다. 상기 알루미늄 배선(90)들은 각각이 제 1 콘택홀(70)들을 채우도록 형성될 수 있다.
상기 제 1 콘택홀(70) 내 베리어 패턴(88), 알루미늄 배선(90) 및 구리 배선(40)의 위치 관계를 명확히 설정하기 위해서, 도 11 의 체크 포인트(CP1; Check Point 1)를 확대하여 도 12 에서 상세히 설명하기로 한다. 상기 베리어 패턴(88)은 도 10 의 베리어 막(84)의 형상 때문에 반도체 기판(5)의 가장 자리(A 또는 C)의 제 1 콘택홀(70) 내에서 부분적으로 끊어져 도 12 의 취약한 포인트(WP1; Weak Point 1)를 가질 수 있다.
그러나, 상기 베리어 패턴(88)은 취약한 포인트(WP1)에서 반도체 기판(5) 대신 제 1 배선 유도막(50)을 노출시키도록 형성된다. 이는 제 1 콘택홀(70)의 측벽의 단차를 사용해서 가능하게 할 수 있다. 따라서, 상기 알루미늄 배선(90)의 원자들은 제 1 배선 유도막(50)으로 차폐되어서 흐름선(L1)을 따라서 구리 배선(40)의 원자들과 상호 작용할 수 없다. 더불어서, 상기 반도체 기판(5)의 특정 영역들(A, B, C) 이외의 도 1 의 영역(D 또는 E)에서도 알루미늄 배선(90) 및 구리 배선(40)의 원자들의 상호 작용을 제 1 배선 유도막(50)을 사용해서 차폐시킬 수 있다.
계속해서, 상기 제 1 배선 유도막(50)은 반도체 기판(50)의 전면에 걸쳐서 제 1 콘택홀(70) 내 알루미늄 배선(90) 및 구리 배선(40)의 원자들의 상호 작용을 차폐시킬 수 있다. 이를 통해서, 상기 반도체 기판(5)의 전면에 걸쳐서 알루미늄 배선(90) 및 구리 배선(40)을 전기적으로 접속시키는 제 1 콘택홀(70)을 가지고 본 발명의 제 1 실시예에 따른 반도체 장치(133)가 구현될 수 있다.
다음으로, 본 발명의 제 2 실시예에 따른 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체의 형성방법들은 선택된 도면들을 참조해서 설명하기로 한다. 이때에, 상기 반도체 기판(5) 상의 소정 영역(A)을 가지고 본 발명을 먼저 설명하고 그리고 반도체 기판(5)의 다른 영역들(B, C, D, E, F)을 가지고 본 발명을 계속해서 설명하기로 한다. 또한, 본 발명의 제 1 실시예와 동일한 물질은 계속해서 동일 참조 부호를 사용하기로 한다.
도 13 내지 도 16 은 각각이 도 2 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 제 2 실시예에 따른 반도체 장치의 형성방법을 설명해주는 단면도들이다. 그리고, 본 발명의 제 2 실시예는 도 4 및 도 5 와 동일한 단계들을 거쳐서 구리 배선을 갖는 반도체 기판을 가지고 시작할 수 있다.
도 2 및 도 13 을 참조하면, 본 발명의 제 2 실시예에 따라서 구리 삽입막(20) 상에 제 1 배선 유도막(50), 배선 매립막(54) 및 배선 삽입막(60)을 차례로 형성한다. 상기 배선 삽입막(60), 배선 매립막(54) 및 제 1 배선 유도막(50)은 구리 배선(40)을 덮도록 형성된다. 상기 제 1 배선 유도막(50) 및 배선 매립막(54)은 각각이 실리콘 나이트라이드 격자 내 실리콘(Si) 및 나이트라이드(N)를 서로 다른 비율로 가지는 질화물들을 포함한다. 이를 위해서, 상기 제 1 배선 유도막(50) 및 배선 매립막(54)은 각각이 실리콘 리치(Silicon-rich)인 질화물 및 나이트라이드 리치(Nitride-rich)인 질화물을 사용해서 형성될 수 있다. 상기 제 1 배선 유도막(50) 및 배선 매립막(54)은 각각이 나이트라이드 리치(Nitride-rich)인 질화물 및 실리콘 리치(Silicon-rich)인 질화물을 사용해서 형성될 수도 있다. 상기 배선 삽입막(60)은 BCB® 막(BenzoCycloButene; Dow Chamical 社), ALCAP® 막(Aluminum Calcium and Phosphorus; Ashi Chamical 社), LKD® 막(Low-k Dielectric; JSR 社), Black Diamond® 막(Applied Material 社), Flare® 막(Honeywell Electronic Material 社), Coral® 막(Novellus System 社) 및 Aurora® 막(Nippon ASM 社) 중 선택된 하나이거나 이들의 조합막일 수 있다.
한편, 상기 배선 삽입막(60), 배선 매립막(54) 및 제 1 배선 유도막(50)은 제 2 콘택홀(110)을 한정하도록 형성된다. 상기 제 2 콘택홀(110)은 구리 배선(40)을 노출시키도록 형성된다. 상기 제 2 콘택홀(110)은 제 1 내지 제 3 홀들(103, 106, 109)을 제 1 배선 유도막(50), 배선 매립막(54) 및 배선 삽입막(60)에 각각 위치시켜서 형성된 것이다. 상기 제 1 홀(103)의 직경(W1)은 제 2 홀(106)의 직경(W3)보다 작도록 형성될 수 있다. 상기 제 2 홀(106)의 직경(W3)은 제 3 홀(109)의 직경(W1)보다 작도록 형성될 수 있다. 이때에, 상기 제 1 내지 제 3 홀들(103, 106, 109)을 형성하는 방법들은 다음과 같다. 우선적으로, 상기 제 1 홀(103)을 형성하는 방법은 배선 삽입막(60) 상에 개구부를 가지는 포토레지스트 막(도면에 미 도시)을 형성하는 것과, 상기 포토레지스트 막 및 구리 배선(40)을 식각 마스크 및 식각 버퍼막으로 사용해서 개구부를 통하여 배선 삽입막(60), 배선 매립막(54) 및 제 1 배선 유도막(50)을 차례로 식각하는 것과, 상기 포토레지스트 막을 반도체 기 판(5)으로부터 제거시키는 것을 포함한다.
그리고, 상기 제 2 홀(106)을 형성하는 방법은 제 1 배선 유도막(50) 및 구리 배선(40)을 식각 버퍼막으로 사용해서 제 1 홀(103)을 통하여 배선 삽입막(60) 및 배선 매립막(54)에 식각 공정을 수행하는 것을 포함한다. 상기 식각 공정은 제 2 홀(106)을 형성하기 위해서 습식 및 건식 에천트(Etchant)들 중 선택된 하나를 사용해서 수행될 수 있다. 즉, 상기 제 2 홀(106)은 제 1 홀(103)을 부분적으로 확장해서 형성될 수 있다. 상기 제 3 홀(109)을 형성하는 방법은 배선 매립막(54), 제 1 배선 유도막(50) 및 구리 배선(40)을 식각 버퍼막으로 사용해서 제 2 홀(106)을 통하여 배선 삽입막(60)에 식각 공정을 수행하는 것을 포함한다. 상기 식각 공정은 제 3 홀(109)을 형성하기 위해서 습식 및 건식 에천트(Etchant)들 중 선택된 하나를 사용해서 수행될 수 있다. 즉, 상기 제 3 홀(109)은 제 2 홀(106)을 부분적으로 확장해서 형성될 수 있다.
도 2 및 도 14 를 참조하면, 상기 제 2 콘택홀(110)을 가지는 반도체 기판(5)을 도 9 의 베리어 금속의 소오스 타켓(80; Source Target) 아래 위치시킨다. 이때에, 상기 반도체 기판(5)은 반도체 금속 배선 공정을 용이하게 수행하기 위해서 도 1 의 소정 영역(A)와 함께 다른 영역들(B, C, D, E)을 가지고 베리어 금속의 소오스 타켓(80; Source Target) 아래 위치될 수 있다. 본 발명을 쉽게 설명하기 위해서, 상기 반도체 기판(5)에 특정 영역들(A, B, C)만을 표시하였다. 상기 베리어 금속의 소오스 타켓(80)은 타이타늄(Ti), 타이타늄 나이트라이드(TiN), 탄탈륨(Ta) 또는 탄탈륨 나이트라이드(TaN)을 사용해서 형성될 수 있다.
상기 베리어 금속의 소오스 타켓(80)은 도 9 의 입사 원자 그룹들(IAG1, IAG2, IAG3, IAG4, IAG5, IAG6)을 사용해서 반도체 기판(5)의 특정 영역들(A, B, C)에 베리어 막(84)을 형성할 수 있다. 상기 베리어 막(84)은 타이타늄(Ti), 타이타늄 나이트라이드(TiN), 탄탈륨(Ta), 탄탈륨 나이트라이드(TaN) 또는 그들 중 적어도 두 개의 적층물질을 사용해서 형성될 수 있다. 이때에, 상기 반도체 기판(5)의 중심 영역 및 그 영역 주변에 조사되는 입사 원자 그룹들(IAG3, IAG4)은 제 2 콘택홀(110)을 기준해서 좌/ 우로 원자들의 개수를 실질적으로 동일하게 갖는다. 따라서, 상기 반도체 기판(5)의 중심 영역 및 그 영역 주변은 제 2 콘택홀(110)의 좌/ 우 측벽들에서 실질적으로 동일한 두께(T41)를 가지는 베리어 막(84)을 가질 수 있다.
그러나, 상기 반도체 기판(5)의 가장 자리(A 또는 C)에 조사되는 입사 원자 그룹들(IAG1 및 IAG2, 또는 IAG5 및 IAG6)은 반도체 기판(5)의 중심 영역 및 그 영역 주변에 조사되는 입사 원자 그룹들(IAG3 및 IAG4) 대비 제 2 콘택홀(110)을 기준해서 좌/ 우로 원자들의 개수를 상대적으로 다르게 갖는다. 따라서, 상기 반도체 기판(5)의 가장 자리(A 또는 C)는 제 2 콘택홀(110)의 좌/ 우 측벽들에서 서로 다른 두께들(T21 및 T31, 또는 T51 및 T61)을 각각 가지는 베리어 막(84)을 갖는다.
한편, 상기 베리어 막(84)은 반도체 기판(5)의 특정 영역들(A, B, C) 이외의 영역들(D, E)에도 동시에 형성될 수 있다. 이때에, 상기 반도체 기판(5)의 특정 영역들(A, B, C) 이외의 영역들(D, E)은 반도체 기판(5)의 가장 자리(A 또는 C)와 동일하게 제 2 콘택홀(110)을 기준해서 좌/ 우로 원자들의 개수가 다른 입사 원자 그 룹들(도면에 미 도시)을 가질 수 있다. 따라서, 상기 반도체 기판(5)의 특정 영역들(A, B, C) 이외의 영역들(D, E)은 제 2 콘택홀(110)의 좌/ 우 측벽들에서 서로 다른 두께들(T21 및 T31, 또는 T51 및 T61)을 각각 가지는 베리어 막(84)을 가질 수 있다. 이를 통해서, 상기 베리어 막(84)은 반도체 기판(5)의 전면에 걸쳐서 제 2 콘택홀(110)의 측벽을 따라서 서로 다른 두께들을 적어도 가지도록 형성될 수 있다.
더불어서, 상기 제 2 콘택홀(110)의 측벽을 따라서 서로 다른 두께들을 적어도 가지는 경우에, 상기 베리어 막(84)은 반도체 기판(5)의 가장 자리를 취하면 제 2 콘택홀(110)의 좌 또는 우 측벽 아래에서 부분적으로 끊어질 수 있다. 이는 제 2 콘택홀(110)의 바닥면이 배선 삽입막(60)의 상면으로부터 멀어질수록 심하게 나타날 수 있다. 그러나, 좀 더 상세하게 보면, 상기 베리어 막(84)은 반도체 기판(5)의 가장 자리에서 제 2 콘택홀(110)의 좌 또는 우 측벽 아래 부분적으로 끊어진 부분을 제 1 배선 유도막(50) 또는 배선 매립막(54)의 상면에 놓이도록 형성될 수 있다. 따라서, 상기 베리어 막(84)은 제 2 콘택홀(110)의 측벽을 따라서 서로 다른 두께들을 적어도 가지는 경우에 제 1 배선 유도막(50) 또는 배선 매립막(54)을 사용하여 반도체 기판(5)을 노출시키지 않도록 형성된다. 상기 반도체 기판(5)의 특정 영역들(A, B, C) 이외의 영역들(D, E)에서도 베리어 막(84)을 통해서 제 1 배선 유도막(50) 또는 배선 매립막(54)을 사용하여 반도체 기판(5)을 노출시키지 않도록 형성될 수 있다.
도 2, 도 15 및 도 16 을 참조하면, 상기 베리어 막(84) 상에 알루미늄 막을 형성한다. 상기 알루미늄 막 상에 포토레지스트 패턴들(도면에 미 도시)을 형성할 수 있다. 상기 포토레지스트 패턴들을 식각 마스크로 사용해서 도 1 의 반도체 기판(5)의 특정 영역들(A, B, C)에 위치하는 알루미늄 막 및 베리어 막(84)을 식각하여 알루미늄 배선(90)들 및 베리어 패턴(88)들을 각각 형성한다. 상기 알루미늄 배선(90)들은 각각이 제 2 콘택홀(110)들을 채우도록 형성될 수 있다.
상기 제 2 콘택홀(110) 내 베리어 패턴(88), 알루미늄 배선(90) 및 구리 배선(40)의 위치 관계를 명확히 설정하기 위해서, 도 15 의 체크 포인트(CP2; Check Point 2)를 확대하여 도 16 에서 상세히 설명하기로 한다. 상기 베리어 패턴(88)은 도 14 의 베리어 막(84)의 형상 때문에 반도체 기판(5)의 가장 자리(A 또는 C)의 제 2 콘택홀(110) 내에서 부분적으로 끊어져 도 16 의 취약한 포인트(WP2; Weak Point 2)를 가질 수 있다.
그러나, 상기 베리어 패턴(88)은 취약한 포인트(WP2)에서 반도체 기판(5) 대신 제 1 배선 유도막(50) 또는 배선 매립막(54)을 노출시키도록 형성된다. 이는 제 2 콘택홀(110)의 측벽의 연속되는 단차들을 사용해서 가능하게 할 수 있다. 따라서, 상기 알루미늄 배선(90)의 원자들은 제 1 배선 유도막(50) 또는 배선 매립막(54)으로 차폐되어서 흐름선(L2)을 따라서 구리 배선(40)의 원자들과 상호 작용할 수 없다. 더불어서, 상기 반도체 기판(5)의 특정 영역들(A, B, C) 이외의 도 1 의 영역(D 또는 E)에서도 알루미늄 배선(90) 및 구리 배선(40)의 원자들의 상호 작용을 제 1 배선 유도막(50) 또는 배선 매립막(54)을 사용해서 차폐시킬 수 있다.
계속해서, 상기 제 1 배선 유도막(50) 또는 배선 매립막(54)은 반도체 기 판(5)의 전면에 걸쳐서 제 2 콘택홀(110) 내 알루미늄 배선(90) 및 구리 배선(40)의 원자들의 상호 작용을 차폐시킬 수 있다. 이를 통해서, 상기 반도체 기판(5)의 전면에 걸쳐서 알루미늄 배선(90) 및 구리 배선(40)을 전기적으로 접속시키는 제 2 콘택홀(110)을 가지고 본 발명의 제 2 실시예에 따른 반도체 장치(136)가 구현될 수 있다.
마지막으로, 본 발명의 제 3 실시예에 따른 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체의 형성방법들은 나머지 도면들을 참조해서 설명하기로 한다. 이때에, 상기 반도체 기판(5) 상의 소정 영역(A)을 가지고 본 발명을 먼저 설명하고 그리고 반도체 기판(5)의 다른 영역들(B, C, D, E, F)을 가지고 본 발명을 계속해서 설명하기로 한다. 또한, 본 발명의 제 1 실시예와 동일한 물질은 계속해서 동일 참조 부호를 사용하기로 한다.
도 17 내지 도 20 은 각각이 도 2 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 제 3 실시예에 따른 반도체 장치의 형성방법을 설명해주는 단면도들이다. 그리고, 본 발명의 제 3 실시예는 도 4 및 도 5 와 동일한 단계들을 거쳐서 구리 배선을 갖는 반도체 기판을 가지고 시작할 수 있다.
도 2 및 도 17 을 참조하면, 본 발명의 제 3 실시예에 따라서 구리 삽입막(20) 상에 제 2 배선 유도막(58) 및 배선 삽입막(60)을 차례로 형성한다. 상기 배선 삽입막(60) 및 제 2 배선 유도막(58)은 구리 배선(40)을 덮도록 형성된다. 상기 제 2 배선 유도막(58)의 두께(T7)는 도 6 의 제 1 배선 유도막(50)의 두께(T1)와 다르게 형성된다. 상기 제 2 배선 유도막(58)은 질화물을 포함한다. 이를 위해서, 상기 제 2 배선 유도막(58)은 실리콘 나이트라이드(SiN) 격자 내 실리콘(Si) 및 나이트라이드(N)를 소정 비율로 가지는 질화물을 사용해서 형성될 수 있다. 상기 배선 삽입막(60)은 산화물을 포함한다. 이를 위해서, 상기 배선 삽입막(60)은 실리콘 옥사이드(SiO)와 함께 상기 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 산화물을 사용해서 형성될 수 있다. 상기 배선 삽입막(60)은 BCB® 막(BenzoCycloButene; Dow Chamical 社), ALCAP® 막(Aluminum Calcium and Phosphorus; Ashi Chamical 社), LKD® 막(Low-k Dielectric; JSR 社), Black Diamond® 막(Applied Material 社), Flare® 막(Honeywell Electronic Material 社), Coral® 막(Novellus System 社) 및 Aurora® 막(Nippon ASM 社) 중 선택된 하나이거나 이들의 조합막일 수 있다.
한편, 상기 배선 삽입막(60) 및 제 2 배선 유도막(58)은 제 3 콘택홀(120)을 한정하도록 형성된다. 상기 제 3 콘택홀(120)은 구리 배선(40)을 노출시키도록 형성된다. 상기 제 3 콘택홀(120)은 제 1 및 제 2 홀들(114, 118)을 제 2 배선 유도막(58) 및 배선 삽입막(60)에 각각 위치시켜서 형성된 것이다. 상기 제 1 홀(114)의 직경(W1)은 제 2 홀(118)의 직경(W2)보다 작도록 형성될 수 있다. 이때에, 상기 제 1 및 제 2 홀들(114, 118)을 형성하는 방법들은 다음과 같다. 우선적으로, 상기 제 1 홀(114)을 형성하는 방법은 배선 삽입막(60) 상에 개구부를 가지는 포토레지스트 막(도면에 미 도시)을 형성하는 것과, 상기 포토레지스트 막 및 구리 배선(40)을 식각 마스크 및 식각 버퍼막으로 사용해서 배선 삽입막(60) 및 제 2 배선 유도막(58)을 차례로 식각하는 것과, 상기 포토레지스트 막을 반도체 기판(5)으로부터 제거시키는 것을 포함한다.
그리고, 상기 제 2 홀(118)을 형성하는 방법은 제 2 배선 유도막(58) 및 구리 배선(40)을 식각 버퍼막으로 사용해서 제 1 홀(114)을 통하여 배선 삽입막(60)에 식각 공정을 수행하는 것을 포함한다. 상기 식각 공정은 제 2 홀(118)을 형성하기 위해서 습식 및 건식 에천트(Etchant)들 중 선택된 하나를 사용해서 수행될 수 있다. 즉, 상기 제 2 홀(118)은 제 1 홀(114)을 부분적으로 확장해서 형성될 수 있다.
이어서, 상기 제 3 콘택홀(120)의 측벽을 덮는 콘택 스페이서(125)를 형성한다. 상기 콘택 스페이서(125)는 소정 폭(W4)을 가지고 구리 배선(40)을 노출하도록 형성된다. 상기 콘택 스페이서(125)는 제 2 배선 유도막(58)과 동일한 비율의 실리콘 및 나이트라이드를 가지는 질화물을 포함한다. 또한, 상기 콘택 스페이서(125)는 제 2 배선 유도막(58)과 다른 비율의 실리콘 및 나이트라이드를 가지는 질화물을 포함할 수 있다. 이를 위해서, 상기 콘택 스페이서(125) 및 제 2 배선 유도막(58)은 각각이 실리콘 리치(Silicon-rich)인 질화물 및 나이트라이드 리치(Nitride-rich)인 질화물을 사용해서 형성될 수 있다. 상기 콘택 스페이서(125) 및 제 2 배선 유도막(58)은 각각이 나이트라이드 리치(Nitride-rich)인 질화물 및 실리콘 리치(Silicon-rich)인 질화물을 사용해서 형성될 수도 있다.
도 2 및 도 18 을 참조하면, 상기 제 3 콘택홀(120)을 가지는 반도체 기판(5)을 도 9 의 베리어 금속의 소오스 타켓(80; Source Target) 아래 위치시킨다. 이때에, 상기 반도체 기판(5)은 반도체 금속 배선 공정을 용이하게 수행하기 위해서 도 1 의 소정 영역(A)와 함께 다른 영역들(B, C, D, E)을 가지고 베리어 금속의 소오스 타켓(80; Source Target) 아래 위치될 수 있다. 본 발명을 쉽게 설명하기 위해서, 상기 반도체 기판(5)에 특정 영역들(A, B, C)만을 표시하였다. 상기 베리어 금속의 소오스 타켓(80)은 타이타늄(Ti), 타이타늄 나이트라이드(TiN), 탄탈륨(Ta) 또는 탄탈륨 나이트라이드(TaN)을 사용해서 형성될 수 있다.
상기 베리어 금속의 소오스 타켓(80)은 도 9 의 입사 원자 그룹들(IAG1, IAG2, IAG3, IAG4, IAG5, IAG6)을 사용해서 반도체 기판(5)의 특정 영역들(A, B, C)에 베리어 막(84)을 형성할 수 있다. 상기 베리어 막(84)은 타이타늄(Ti), 타이타늄 나이트라이드(TiN), 탄탈륨(Ta), 탄탈륨 나이트라이드(TaN) 또는 그들 중 적어도 두 개의 적층물질을 사용해서 형성될 수 있다. 이때에, 상기 반도체 기판(5)의 중심 영역 및 그 영역 주변에 조사되는 입사 원자 그룹들(IAG3, IAG4)은 제 3 콘택홀(120)을 기준해서 좌/ 우로 원자들의 개수를 실질적으로 동일하게 갖는다. 따라서, 상기 반도체 기판(5)의 중심 영역 및 그 영역 주변은 제 3 콘택홀(120)의 좌/ 우 측벽들에서 실질적으로 동일한 두께(T42)를 가지는 베리어 막(84)을 가질 수 있다.
그러나, 상기 반도체 기판(5)의 가장 자리(A 또는 C)에 조사되는 입사 원자 그룹들(IAG1 및 IAG2, 또는 IAG5 및 IAG6)은 반도체 기판(5)의 중심 영역 및 그 영역 주변에 조사되는 입사 원자 그룹들(IAG3 및 IAG4) 대비 제 3 콘택홀(120)을 기준해서 좌/ 우로 원자들의 개수를 상대적으로 다르게 갖는다. 따라서, 상기 반도체 기판(5)의 가장 자리(A 또는 C)는 제 3 콘택홀(120)의 좌/ 우 측벽들에서 서로 다른 두께들(T22 및 T32, 또는 T52 및 T62)을 각각 가지는 베리어 막(84)을 갖는다.
한편, 상기 베리어 막(84)은 반도체 기판(5)의 특정 영역들(A, B, C) 이외의 영역들(D, E)에도 동시에 형성될 수 있다. 이때에, 상기 반도체 기판(5)의 특정 영역들(A, B, C) 이외의 영역들(D, E)은 반도체 기판(5)의 가장 자리(A 또는 C)와 동 일하게 제 3 콘택홀(120)을 기준해서 좌/ 우로 원자들의 개수가 다른 입사 원자 그룹들(도면에 미 도시)을 가질 수 있다. 따라서, 상기 반도체 기판(5)의 특정 영역들(A, B, C) 이외의 영역들(D, E)은 제 3 콘택홀(120)의 좌/ 우 측벽들에서 서로 다른 두께들(T22 및 T32, 또는 T52 및 T62)을 각각 가지는 베리어 막(84)을 가질 수 있다. 이를 통해서, 상기 베리어 막(84)은 반도체 기판(5)의 전면에 걸쳐서 제 3 콘택홀(120)의 측벽을 따라서 서로 다른 두께들을 적어도 가지도록 형성될 수 있다.
더불어서, 상기 제 3 콘택홀(120)의 측벽을 따라서 서로 다른 두께들을 적어도 가지는 경우에, 상기 베리어 막(84)은 반도체 기판(5)의 가장 자리를 취하면 제 3 콘택홀(120)의 좌 또는 우 측벽 아래에서 도 14 및 도 18 과 같이 부분적으로 끊어지지 않는다. 이는 콘택 스페이서(125)가 입사 원자 그룹들(IAG1, IAG2, IAG3, IAG4, IAG5, IAG6)을 제 3 콘택홀(120)의 바닥면에 잘 모아주는데 기인될 수 있다. 즉, 상기 콘택 스페이서(125)는 제 1 및 제 2 콘택홀들(70, 110)의 내부 형상 대비 제 3 콘택홀(120)의 내부 형상을 완만하게 해주어서 제 3 콘택홀(120) 내 입사 원자 그룹들(IAG1, IAG2, IAG3, IAG4, IAG5, IAG6)의 원자들의 운동을 도와준다. 따라서, 상기 베리어 막(84)은 제 3 콘택홀(120)의 측벽을 따라서 서로 다른 두께들을 적어도 가지는 경우에 반도체 기판(5)을 노출시키지 않도록 형성된다. 상기 반도체 기판(5)의 특정 영역들(A, B, C) 이외의 영역들(D, E)에서도 베리어 막(84)을 통해서 반도체 기판(5)을 노출시키지 않는다.
도 2, 도 19 및 도 20 을 참조하면, 상기 베리어 막(84) 상에 알루미늄 막을 형성한다. 상기 알루미늄 막 상에 포토레지스트 패턴들(도면에 미 도시)을 형성할 수 있다. 상기 포토레지스트 패턴들(도면에 미 도시)을 식각 마스크로 사용해서 도 1 의 반도체 기판(5)의 특정 영역들(A, B, C)에 위치하는 알루미늄 막 및 베리어 막(84)을 식각하여 알루미늄 배선(90)들 및 베리어 패턴(88)들을 각각 형성한다. 상기 알루미늄 배선(90)들은 각각이 제 3 콘택홀(120)들을 채우도록 형성될 수 있다.
상기 제 3 콘택홀(120) 내 베리어 패턴(88), 알루미늄 배선(90) 및 구리 배선(40)의 위치 관계를 명확히 설정하기 위해서, 도 19 의 체크 포인트(CP3; Check Point 3)를 확대하여 도 20 에서 상세히 설명하기로 한다. 상기 베리어 패턴(88)은 도 18 의 베리어 막(84)의 형상에도 불구하고 반도체 기판(5)의 가장 자리(A 또는 C)의 제 3 콘택홀(120) 내에서 끊기지 않는다. 그리고, 상기 베리어 패턴(88)은 제 3 콘택홀(120)의 좌/ 우 측벽들에서 비 대칭 형상을 보여서 도 16 의 취약한 포인트(WP3; Weak Point 3)를 가질 수 있다.
그러나, 상기 베리어 패턴(88)은 취약한 포인트(WP3)에서 제 3 콘택홀(120)을 통해서 구리 배선(40) 및 제 2 배선 유도막(58)을 노출시키지 않도록 형성된다. 이는 제 3 콘택홀(120) 내 콘택 스페이서(125)를 사용해서 가능하게 할 수 있다. 따라서, 상기 알루미늄 배선(90)의 원자들은 베리어 패턴(88)으로 차폐되어서 흐름선(L3)을 따라서 구리 배선(40)의 원자들과 상호 작용할 수 없다. 더불어서, 상기 반도체 기판(5)의 특정 영역들(A, B, C) 이외의 도 1 의 영역(D 또는 E)에서도 알루미늄 배선(90) 및 구리 배선(40)의 원자들의 상호 작용을 베리어 패턴(88)을 사 용해서 차폐시킬 수 있다.
계속해서, 상기 베리어 패턴(88)은 반도체 기판(5)의 전면에 걸쳐서 제 3 콘택홀(120) 내 알루미늄 배선(90) 및 구리 배선(40)의 원자들의 상호 작용을 차폐시킬 수 있다. 이를 통해서, 상기 반도체 기판(5)의 전면에 걸쳐서 알루미늄 배선(90) 및 구리 배선(40)을 전기적으로 접속시키는 제 3 콘택홀(120)을 가지고 본 발명의 제 3 실시예에 따른 반도체 장치(139)가 구현될 수 있다.
상술한 바와 같이, 본 발명은 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체들 및 그의 형성방법들을 제공한다. 이를 통해서, 본 발명은 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체들을 사용해서 알루미늄 및 구리 배선들의 전류 배송 능력을 향상시킬 수 있다.

Claims (30)

  1. 반도체 기판 상에 배치되는 구리 배선;
    상기 구리 배선 상에 차례로 배치되되, 그것은 콘택홀을 한정함과 함께 상기 콘택홀의 상부로부터 하부를 지나면서 상기 콘택홀의 폭이 감소하도록 상기 콘택홀의 측벽에 단차를 가지고, 그리고 질화물 및 산화물로 각각 구성되는 배선 유도막 및 배선 삽입막;
    상기 배선 삽입막 및 상기 구리 배선 상에 위치해서 상기 배선 유도막을 적어도 부분적으로 덮도록 상기 콘택홀에 컨포멀하게 배치되는 베리어 패턴; 및
    상기 베리어 패턴을 덮어서 상기 콘택홀을 채우는 알루미늄 배선을 포함하는 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체.
  2. 제 1 항에 있어서,
    상기 베리어 패턴은 타이타늄(Ti), 타이타늄 나이트라이드(TiN), 탄탈륨(Ta) 또는 탄탈륨 나이트라이드(TaN)이고, 상기 질화물은 실리콘 나이트라이드와 함께 상기 실리콘 나이트라이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 포함하는 것이 특징인 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체.
  3. 제 1 항에 있어서,
    상기 산화물은 실리콘 옥사이드와 함께 상기 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 포함하는 것이 특징인 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체.
  4. 반도체 기판 상에 배치되는 구리 배선;
    상기 구리 배선 상에 차례로 배치되되, 그것은 콘택홀을 한정함과 함께 상기 콘택홀의 상부로부터 하부를 지나면서 상기 콘택홀의 폭이 감소하도록 상기 콘택홀의 측벽에 연속되는 단차들을 가지고, 제 1 질화물 및 제 2 질화물 그리고 산화물로 각각 구성되는 배선 유도막, 배선 매립막 및 배선 삽입막;
    상기 배선 삽입막 및 상기 구리 배선 상에 위치해서 상기 배선 매립막 및 상기 배선 유도막을 적어도 부분적으로 덮도록 상기 콘택홀에 컨포멀하게 배치되는 베리어 패턴; 및
    상기 베리어 패턴을 덮어서 상기 콘택홀을 채우는 알루미늄 배선을 포함하는 알루미늄 배선 및 구리 배선을 전기적으로 접속시키는 구조체.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 질화물들은 각각이 나이트라이드 리치(Nitride-rich)인 물질 및 실리콘 리치(Silicon-rich)인 물질인 것이 특징인 알루미늄 배선 및 구리 배선을 전기적으로 접속시키는 구조체.
  6. 제 4 항에 있어서,
    상기 제 1 및 제 2 질화물들은 각각이 실리콘 리치(Silicon-rich)인 물질 및 나이트라이드 리치(Nitride-rich)인 물질인 것이 특징인 알루미늄 배선 및 구리 배선을 전기적으로 접속시키는 구조체.
  7. 제 4 항에 있어서,
    상기 베리어 패턴은 타이타늄(Ti), 타이타늄 나이트라이드(TiN), 탄탈륨(Ta) 또는 탄탈륨 나이트라이드(TaN)이고, 상기 산화물은 실리콘 옥사이드와 함께 상기 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질인 것이 특징인 알루미늄 배선 및 구리 배선을 전기적으로 접속시키는 구조체.
  8. 반도체 기판 상에 배치되는 구리 배선;
    상기 구리 배선 상에 차례로 배치되되, 그것은 콘택홀을 한정함과 함께 상기 콘택홀의 상부로부터 하부를 지나면서 상기 콘택홀의 폭이 감소하도록 상기 콘택홀의 측벽에 단차를 가지며, 제 1 질화물 그리고 산화물로 각각 구성되는 배선 유도막 및 배선 삽입막;
    상기 콘택홀의 단차와 마주하는 대응 단차를 가지도록 상기 콘택홀의 측벽 상에 위치하고 그리고 제 2 질화물로 구성되는 콘택 스페이서;
    상기 콘택 스페이서 및 상기 구리 배선 상에 위치해서 상기 콘택홀에 컨포멀하게 배치되는 베리어 패턴; 및
    상기 베리어 패턴을 덮어서 상기 콘택홀을 채우는 알루미늄 배선을 포함하는 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체.
  9. 제 8 항에 있어서,
    상기 베리어 패턴은 타이타늄(Ti), 타이타늄 나이트라이드(TiN), 탄탈륨(Ta) 또는 탄탈륨 나이트라이드(TaN)이고, 상기 제 1 및 제 2 질화물들은 실리콘 및 나이트라이드의 비율이 동일한 물질인 것이 특징인 알루미늄 배선 및 구리 배선을 전기적으로 접속시키는 구조체.
  10. 제 8 항에 있어서,
    상기 베리어 패턴은 타이타늄(Ti), 타이타늄 나이트라이드(TiN), 탄탈륨(Ta) 또는 탄탈륨 나이트라이드(TaN)이고, 상기 제 1 및 제 2 질화물들은 각각이 실리콘 리치(Silicon-rich)인 물질 및 나이트라이드 리치(Nitride-rich)인 물질인 것이 특징인 알루미늄 배선 및 구리 배선을 전기적으로 접속시키는 구조체.
  11. 제 8 항에 있어서,
    상기 베리어 패턴은 타이타늄(Ti), 타이타늄 나이트라이드(TiN), 탄탈륨(Ta) 또는 탄탈륨 나이트라이드(TaN)이고, 상기 제 1 및 제 2 질화물들은 각각이 나이트라이드 리치(Nitride-rich)인 물질 및 실리콘 리치(Silicon-rich)인 물질인 것이 특징인 알루미늄 배선 및 구리 배선을 전기적으로 접속시키는 구조체.
  12. 반도체 기판 상에 구리 배선을 형성하고,
    상기 구리 배선을 덮도록 상기 반도체 기판 상에 배선 유도막을 형성하되, 상기 배선 유도막은 질화물을 사용해서 형성되고,
    상기 배선 유도막 상에 배선 삽입막을 형성하되, 상기 배선 삽입막은 산화물을 사용해서 형성되고,
    상기 배선 삽입막 및 상기 배선 유도막을 차례로 관통해서 상기 구리 배선을 노출시키는 제 1 홀을 형성하고,
    상기 제 1 홀을 확장해서 상기 배선 유도막의 상면을 부분적으로 노출시키도록 상기 배선 삽입막에 제 2 홀을 형성하고,
    상기 배선 유도막을 적어도 부분적으로 덮도록 상기 제 1 및 2 홀들을 컨포멀하게 덮는 베리어 패턴을 형성하고, 및
    상기 베리어 패턴을 덮도록 상기 제 1 및 2 홀들을 채우는 알루미늄 배선을 형성하는 것을 포함하되,
    상기 제 2 홀은 상기 제 1 홀과 함께 선택된 하나의 콘택홀을 구성해서 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체의 형성방법.
  13. 제 12 항에 있어서,
    상기 제 1 홀을 형성하는 것은,
    상기 배선 삽입막 상에 포토레지스트 막을 형성하되, 상기 포토레지스트 막은 개구부를 가지도록 형성되고,
    상기 포토레지스트 막을 식각 마스크로 사용해서 상기 배선 삽입막 및 상기 배선 유도막을 차례로 식각하고, 및
    상기 포토레지스트 패턴을 상기 반도체 기판으로부터 제거시키는 것을 포함하는 것이 특징인 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체의 형성방법.
  14. 제 13 항에 있어서,
    상기 제 2 홀을 형성하는 것은,
    상기 배선 유도막을 식각 버퍼막으로 사용해서 상기 제 1 홀을 통하여 상기 배선 삽입막에 식각 공정을 수행하는 것을 포함하되,
    상기 식각 공정은 습식 및 건식 에천트(Etchant)들 중 선택된 하나를 사용해서 수행되는 것이 특징인 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체의 형성방법.
  15. 제 12 항에 있어서,
    상기 베리어 패턴은 타이타늄(Ti), 타이타늄 나이트라이드(TiN), 탄탈륨(Ta) 또는 탄탈륨 나이트라이드(TaN)를 사용해서 형성되고, 상기 산화물은 실리콘 옥사이드와 함께 상기 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 사용해서 형성되는 것을 포함하는 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체의 형성방법.
  16. 제 12 항에 있어서,
    상기 질화물은 실리콘 나이트라이드 및 상기 실리콘 나이트라이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 사용해서 형성되는 것을 포함하는 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체의 형성방법.
  17. 반도체 기판 상에 구리 배선을 형성하고,
    상기 구리 배선을 덮도록 상기 반도체 기판 상에 배선 유도막을 형성하되, 상기 배선 유도막은 제 1 질화물을 사용해서 형성되고,
    상기 배선 유도막 상에 배선 매립막 및 배선 삽입막을 차례로 형성하되, 상기 배선 삽입막 및 상기 배선 매립막은 각각이 산화물 및 제 2 질화물을 사용해서 형성되고,
    상기 배선 삽입막, 상기 배선 매립막 및 상기 배선 유도막을 차례로 관통해서 상기 구리 배선을 노출시키는 제 1 홀을 형성하고,
    상기 제 1 홀을 확장해서 상기 배선 유도막의 상면을 부분적으로 노출시키도록 상기 배선 삽입막 및 상기 배선 매립막에 제 2 홀을 형성하고,
    상기 제 2 홀을 확장해서 상기 배선 유도막 및 상기 배선 매립막의 상면을 부분적으로 노출시키도록 상기 배선 삽입막에 제 3 홀을 형성하고,
    상기 배선 유도막 및 상기 배선 매립막을 적어도 부분적으로 덮도록 상기 제 1 내지 3 홀들을 컨포멀하게 덮는 베리어 패턴을 형성하고, 및
    상기 베리어 패턴을 덮도록 상기 제 1 내지 3 홀들을 채우는 알루미늄 배선을 형성하는 것을 포함하되,
    상기 제 3 홀은 상기 제 1 및 제 2 홀들과 함께 선택된 하나의 콘택홀을 구성해서 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체의 형성방법.
  18. 제 17 항에 있어서,
    상기 제 1 홀을 형성하는 것은,
    상기 배선 삽입막 상에 포토레지스트 막을 형성하되, 상기 포토레지스트 막은 개구부를 가지도록 형성되고,
    상기 포토레지스트 막을 식각 마스크로 사용해서 상기 개구부를 통하여 상기 배선 삽입막, 상기 배선 매립막 및 상기 배선 유도막을 차례로 식각하고,
    상기 포토레지스트 패턴을 상기 반도체 기판으로부터 제거시키는 것을 포함하는 것이 특징인 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체의 형 성방법.
  19. 제 18 항에 있어서,
    상기 제 2 홀을 형성하는 것은,
    상기 배선 유도막을 식각 버퍼막으로 사용해서 상기 제 1 홀을 통하여 상기 배선 삽입막 및 상기 배선 매립막에 식각 공정을 수행하는 것을 포함하되,
    상기 식각 공정은 습식 및 건식 에천트(Etchant)들 중 선택된 하나를 사용해서 수행되는 것이 특징인 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체의 형성방법.
  20. 제 19 항에 있어서,
    상기 제 3 홀을 형성하는 것은,
    상기 배선 매립막, 상기 배선 유도막을 식각 버퍼막으로 사용해서 상기 제 2 홀을 통하여 상기 배선 삽입막에 식각 공정을 수행하는 것을 포함하되,
    상기 식각 공정은 습식 및 건식 에천트(Etchant)들 중 선택된 하나를 사용해서 수행되는 것이 특징인 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체의 형성방법.
  21. 제 17 항에 있어서,
    상기 제 1 및 제 2 질화막들은 각각이 실리콘 리치(Silicon-rich)인 물질 및 나이트라이드 리치(Nitride-rich)인 물질을 사용해서 형성되는 것이 특징인 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체의 형성방법.
  22. 제 17 항에 있어서,
    상기 제 1 및 제 2 질화막들은 각각이 나이트라이드 리치(Nitride-rich)인 물질 및 실리콘 리치(Silicon-rich)인 물질을 사용해서 형성되는 것이 특징인 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체의 형성방법.
  23. 제 17 항에 있어서,
    상기 베리어 패턴은 타이타늄(Ti), 타이타늄 나이트라이드(TiN), 탄탈륨(Ta) 또는 탄탈륨 나이트라이드(TaN)를 사용해서 형성되고, 상기 산화물은 실리콘 옥사이드 및 상기 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 사용해서 형성되는 것이 특징인 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체의 형성방법.
  24. 반도체 기판 상에 구리 배선을 형성하고,
    상기 구리 배선을 덮도록 상기 반도체 기판 상에 배선 유도막을 형성하되, 상기 배선 유도막은 제 1 질화물을 사용해서 형성되고,
    상기 배선 유도막 상에 배선 삽입막을 형성하되, 상기 배선 삽입막은 산화물을 사용해서 형성되고,
    상기 배선 삽입막 및 상기 배선 유도막을 차례로 관통해서 상기 구리 배선을 노출시키는 제 1 홀을 형성하고,
    상기 제 1 홀을 확장해서 상기 배선 유도막의 상면을 부분적으로 노출시키도록 상기 배선 삽입막에 제 2 홀을 형성하되, 상기 제 2 홀은 상기 제 1 홀과 함께 선택된 하나의 콘택홀을 구성하고,
    상기 콘택홀의 측벽을 덮고 그리고 제 2 질화물로 구성되는 콘택 스페이서를 형성하고,
    상기 콘택 스페이서 상에 위치해서 상기 제 1 및 2 홀들을 컨포멀하게 덮는 베리어 패턴을 형성하고, 및
    상기 베리어 패턴을 덮도록 상기 제 1 및 2 홀들을 채우는 알루미늄 배선을 형성하는 것을 포함하는 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체의 형성방법.
  25. 제 24 항에 있어서,
    상기 제 1 홀을 형성하는 것은,
    상기 배선 삽입막 상에 포토레지스트 막을 형성하되, 상기 포토레지스트 막은 개구부를 가지도록 형성되고,
    상기 포토레지스트 막을 식각 마스크로 사용해서 상기 배선 삽입막 및 상기 배선 유도막을 차례로 식각하고, 및
    상기 포토레지스트 패턴을 상기 반도체 기판으로부터 제거시키는 것을 포함하는 것이 특징인 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체의 형성방법.
  26. 제 25 항에 있어서,
    상기 제 2 홀을 형성하는 것은,
    상기 배선 유도막을 식각 버퍼막으로 사용해서 상기 제 1 홀을 통하여 상기 배선 삽입막에 식각 공정을 수행하는 것을 포함하되,
    상기 식각 공정은 습식 및 건식 에천트(Etchant)들 중 선택된 하나를 사용해서 수행되는 것이 특징인 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체의 형성방법.
  27. 제 24 항에 있어서,
    상기 제 1 및 제 2 질화물들은 실리콘 및 나이트라이드의 비율이 동일한 물질을 사용해서 형성되는 것이 특징인 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체의 형성방법.
  28. 제 24 항에 있어서,
    상기 제 1 및 제 2 질화물들은 각각이 실리콘 리치(Silicon-rich)인 질화물 및 나이트라이드 리치(Nitride-rich)인 질화물을 사용해서 형성되는 것이 특징인 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체의 형성방법.
  29. 제 24 항에 있어서,
    상기 제 1 및 제 2 질화물들은 각각이 나이트라이드 리치(Nitride-rich)인 질화물 및 실리콘 리치(Silicon-rich)인 질화물을 사용해서 형성되는 것이 특징인 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체의 형성방법.
  30. 제 24 항에 있어서,
    상기 베리어 패턴은 타이타늄(Ti), 타이타늄 나이트라이드(TiN), 탄탈륨(Ta) 또는 탄탈륨 나이트라이드(TaN)를 사용해서 형성되고, 상기 산화물은 실리콘 옥사이드와 함께 상기 실리콘 옥사이드의 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질을 사용해서 형성는 것이 특징인 알루미늄 및 구리 배선들을 전기적으로 접속시키는 구조체의 형성방법.
KR1020060078232A 2006-08-18 2006-08-18 알루미늄 및 구리 배선들을 전기적으로 접속시키는구조체들 및 그의 형성방법들 KR100782485B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060078232A KR100782485B1 (ko) 2006-08-18 2006-08-18 알루미늄 및 구리 배선들을 전기적으로 접속시키는구조체들 및 그의 형성방법들
US11/679,723 US20080042290A1 (en) 2006-08-18 2007-02-27 Structures Electrically Connecting Aluminum and Copper Interconnections and Methods of Forming the Same
US12/714,704 US8211793B2 (en) 2006-08-18 2010-03-01 Structures electrically connecting aluminum and copper interconnections and methods of forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060078232A KR100782485B1 (ko) 2006-08-18 2006-08-18 알루미늄 및 구리 배선들을 전기적으로 접속시키는구조체들 및 그의 형성방법들

Publications (1)

Publication Number Publication Date
KR100782485B1 true KR100782485B1 (ko) 2007-12-05

Family

ID=39100624

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060078232A KR100782485B1 (ko) 2006-08-18 2006-08-18 알루미늄 및 구리 배선들을 전기적으로 접속시키는구조체들 및 그의 형성방법들

Country Status (2)

Country Link
US (2) US20080042290A1 (ko)
KR (1) KR100782485B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101345962B1 (ko) * 2011-03-08 2014-01-20 가부시끼가이샤 도시바 반도체 장치의 배선의 형성 방법
US10448508B2 (en) 2016-03-22 2019-10-15 Samsung Electronics Co., Ltd. Printed circuit board and semiconductor package including the same

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104081879B (zh) 2012-01-18 2017-03-01 株式会社日本有机雷特显示器 电子装置及其制造方法
US9881809B2 (en) * 2015-04-08 2018-01-30 Macronix International Co., Ltd. Semiconductor device and method of fabricating the same
CN104779269B (zh) * 2015-04-13 2017-06-27 深圳市华星光电技术有限公司 Oled显示器件
KR20190044196A (ko) * 2017-10-20 2019-04-30 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63122152A (ja) 1986-11-12 1988-05-26 Hitachi Ltd 半導体集積回路装置
JPH05283407A (ja) * 1992-04-06 1993-10-29 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
KR19990027908A (ko) * 1997-09-30 1999-04-15 구본준 반도체소자의 배선형성방법
KR20000043904A (ko) * 1998-12-29 2000-07-15 김영환 반도체 소자의 콘택홀 형성 방법
KR20010008529A (ko) * 1999-07-01 2001-02-05 김영환 반도체 소자의 층간절연막 형성방법
JP2006147218A (ja) 2004-11-17 2006-06-08 Seiko Epson Corp コンタクトの形成方法、共振器構造、及びｅｌ装置
KR20060072383A (ko) * 2004-12-23 2006-06-28 주식회사 하이닉스반도체 반도체 소자의 컨택 플러그 형성방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6251775B1 (en) * 1999-04-23 2001-06-26 International Business Machines Corporation Self-aligned copper silicide formation for improved adhesion/electromigration
US6211069B1 (en) * 1999-05-17 2001-04-03 Taiwan Semiconductor Manufacturing Company Dual damascene process flow for a deep sub-micron technology
US6727169B1 (en) * 1999-10-15 2004-04-27 Asm International, N.V. Method of making conformal lining layers for damascene metallization
US6451683B1 (en) * 2000-08-28 2002-09-17 Micron Technology, Inc. Damascene structure and method of making
TW587306B (en) * 2001-03-02 2004-05-11 Macronix Int Co Ltd Manufacturing method of low-resistance dual damascene via
US6583039B2 (en) * 2001-10-15 2003-06-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a bump on a copper pad
US6723635B1 (en) * 2002-04-04 2004-04-20 Advanced Micro Devices, Inc. Protection low-k ILD during damascene processing with thin liner
JP2004063556A (ja) * 2002-07-25 2004-02-26 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP4028393B2 (ja) 2003-01-09 2007-12-26 株式会社東芝 半導体装置およびその製造方法
JP2005057063A (ja) 2003-08-05 2005-03-03 Matsushita Electric Ind Co Ltd 電子デバイス及びその製造方法
US7005752B2 (en) * 2003-10-20 2006-02-28 Texas Instruments Incorporated Direct bumping on integrated circuit contacts enabled by metal-to-insulator adhesion
KR100558009B1 (ko) * 2004-01-12 2006-03-06 삼성전자주식회사 확산방지막을 선택적으로 형성하여 반도체소자를 제조하는방법 및 그것에 의해 제조된 반도체소자
KR20060008431A (ko) 2004-07-22 2006-01-26 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63122152A (ja) 1986-11-12 1988-05-26 Hitachi Ltd 半導体集積回路装置
JPH05283407A (ja) * 1992-04-06 1993-10-29 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
KR19990027908A (ko) * 1997-09-30 1999-04-15 구본준 반도체소자의 배선형성방법
KR20000043904A (ko) * 1998-12-29 2000-07-15 김영환 반도체 소자의 콘택홀 형성 방법
KR20010008529A (ko) * 1999-07-01 2001-02-05 김영환 반도체 소자의 층간절연막 형성방법
JP2006147218A (ja) 2004-11-17 2006-06-08 Seiko Epson Corp コンタクトの形成方法、共振器構造、及びｅｌ装置
KR20060072383A (ko) * 2004-12-23 2006-06-28 주식회사 하이닉스반도체 반도체 소자의 컨택 플러그 형성방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101345962B1 (ko) * 2011-03-08 2014-01-20 가부시끼가이샤 도시바 반도체 장치의 배선의 형성 방법
US8859415B2 (en) 2011-03-08 2014-10-14 Kabushiki Kaisha Toshiba Method of forming wiring of a semiconductor device
US10448508B2 (en) 2016-03-22 2019-10-15 Samsung Electronics Co., Ltd. Printed circuit board and semiconductor package including the same

Also Published As

Publication number Publication date
US20080042290A1 (en) 2008-02-21
US20100151674A1 (en) 2010-06-17
US8211793B2 (en) 2012-07-03

Similar Documents

Publication Publication Date Title
US9165883B2 (en) Interconnection structure for an integrated circuit
US7786584B2 (en) Through substrate via semiconductor components
JP5089575B2 (ja) 相互接続構造体及びその製造方法
TWI398913B (zh) 具有密封環結構之半導體裝置及其製造方法
JP4852234B2 (ja) ボイド発生が防止される金属配線構造及び金属配線方法
KR100782487B1 (ko) 보이드 한정 구조체들, 상기 보이드 한정 구조체들을가지는 반도체 장치들 및 그들의 형성방법들
CN107665855A (zh) 制造半导体器件的方法
KR100761467B1 (ko) 금속배선 및 그 형성 방법
KR100782485B1 (ko) 알루미늄 및 구리 배선들을 전기적으로 접속시키는구조체들 및 그의 형성방법들
CN106057772A (zh) 互连结构及其形成方法
JP2010258215A (ja) 半導体装置及び半導体装置の製造方法
JP2010258213A (ja) 半導体装置及び半導体装置の製造方法
JP2007019508A (ja) 相互接続配線内における複数のエアギャップの横方向分布の制御
JP2006059976A (ja) 半導体装置
JP2007208170A (ja) 半導体装置及びその製造方法
KR101491150B1 (ko) 반도체 장치의 제조 방법
US20090261475A1 (en) Method for fabricating a metal interconnection using a dual damascene process and resulting semiconductor device
JP2006216787A (ja) 半導体装置およびその製造方法
US8980738B2 (en) Integrated circuit chip and fabrication method
JP4634180B2 (ja) 半導体装置及びその製造方法
US20080157371A1 (en) Metal Line of Semiconductor Device and Method of Manufacturing the Same
KR100988783B1 (ko) 반도체 소자 및 그의 제조 방법
US20040192008A1 (en) Semiconductor device including interconnection and capacitor, and method of manufacturing the same
JP2010171291A (ja) 半導体装置および半導体装置の製造方法
KR100698741B1 (ko) 반도체 소자의 금속 배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20121031

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141031

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151030

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee