KR100585137B1 - 높은 집광 효율을 갖는 ｃｍｏｓ 이미지 소자 및 그제조방법 - Google Patents
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Abstract
높은 집광 효율을 갖는 CMOS 이미지 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 CMOS 이미지 소자는, 포토 다이오드 영역을 갖는 반도체 기판상에 층간 절연막이 형성된다. 층간 절연막 상부에 이너 렌즈가 형성되고, 상기 이너 렌즈 및 상기 층간 절연막 표면상에 상기 이너 렌즈와 동일한 굴절율을 갖는 보조 렌즈가 형성된다. 상기 보조 렌즈 상부에 상기 이너 렌즈와 소정 부분 대응되도록 마이크로 렌즈가 형성된다.
이너 렌즈, 실리콘 질화막, 패시베이션막, 마이크로 렌즈
Description
도 1은 본 발명의 일 실시예에 따른 CMOS 이미지 소자의 단면도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 CMOS 이미지 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 CMOS 이미지 소자의 단면도이다.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 CMOS 이미지 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 5 및 도 6은 본 발명의 또 다른 실시예에 따른 CMOS 이미지 소자의 단위 픽셀을 보여주는 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
120 : 패시베이션막 121,122 : 이너 렌즈
130 : 보조 렌즈 150 : 마이크로 렌즈
본 발명은 이미지 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 집광 효율이 개선된 듀얼 렌즈 구조를 갖는 이미지 소자 및 그 제조방법에 관한 것이다.
일반적으로, 이미지 소자는 광학 영상(optical image)을 전기 신호로 변환시키는 소자이다. 이러한 이미지 소자로는 대표적으로 CCD(charge coupled device) 및 CMOS 이미지 소자가 있다. CCD는 다수개의 MOS 캐패시터를 포함하며, 이 모스 캐패시터는 빛에 의해 생성되는 전하(캐리어)를 이동시키므로써 동작된다. 한편, CMOS 이미지 소자는 다수의 단위 픽셀 및 단위 픽셀의 출력 신호를 제어하는 CMOS 로직 회로를 포함한다.
여기서, CMOS 이미지 소자에 대해 보다 구체적으로 설명하면, 우선, 픽셀 어레이 영역은 광을 센싱하는 포토 다이오드 및 포토 다이오드에 의해 생성된 전하를 처리하는 트랜지스터들로 구성된다. 또한, 픽셀 어레이 영역의 포토 다이오드의 상부에는 광을 집속시키기 위한 마이크로 렌즈가 구비된다. 이러한 마이크로 렌즈는 알려진 바와 같이, 포토 다이오드의 점유 면적 비율인 필 팩터(Fill factor)를 개선하여 집광 효율을 개선시키기 위하여 제공된다. 이러한 마이크로 렌즈는 일반적으로 광감성 패턴을 리플로우(reflow)시킴에 의해 제작된다.
하지만, 상기와 같이 이미지 소자에 마이크로 렌즈를 설치하더라도, 사각(oblique angle)으로 입사되는 광까지 집속하는데에는 한계가 있다.
이에따라, 종래에는 미합중국 특허 제 5,796,154호에 개시된 바와 같이, 마이크로 렌즈와 포토 다이오드 영역 사이에 이너 렌즈(inner lens)를 설치하는 기술이 제안되었다. 상기 특허에 제안된 초기 이너 렌즈는 마이크로 렌즈와 같이 광감성 물질로 형성되었다. 그러나, 광감성 물질로 이너 렌즈를 형성하는 기술은 추가의 광감성막이 포토 다이오드 영역과 마이크로 렌즈 사이에 개재되기 때문에, 공정이 추가되는 단점이 있다.
한편, 미합중국 특허 제 6,171,885 호에 따르면, 이너 렌즈를 패시베이션막(passivation layer)으로 형성하는 기술이 제시되어 있다. 이와같은 이너 렌즈는 포토 다이오드 영역을 덮고 있는 평탄화막 상부에 패시베이션막, 예컨대 실리콘 질화막으로 형성된다. 이러한 이너 렌즈는 다음과 같은 방법에 의해 형성될 수 있다. 우선, 평탄화막 상부에 패시베이션막을 형성한다. 패시베이션막 상부에 이너 렌즈를 한정하기 위한 곡률을 갖는 광감성 패턴을 형성한다음, 광감성 패턴의 형태로 건식 식각하여 이너 렌즈를 형성한다.
그러나, 이너 렌즈를 형성하기 위한 패시베이션막의 건식 식각 공정은 시간에 의해 제어되고 있어, 자칫 시간 조절이 정확히 이루어지지 않는 경우, 이너 렌즈의 형태가 불량해지는 문제가 있다.
즉, 상기 패시베이션막을 과소 식각하게 되면, 상기 이너 렌즈가 원하는 곡률 반경을 갖지 못하게 된다. 한편, 상기 패시베이션막을 과도 식각하게 되면, 상기 이너 렌즈의 사이즈가 작아지게 되어, 집광 렌즈의 역할을 수행하지 못한다.
이와같이, 이너 렌즈의 형상을 정확히 제어할 수 없음에 따라, 여전히 집광 효율을 개선시키는데 어려움이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 집광 효율을 개선시킬 수 있는 이미지 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 이너 렌즈의 형태를 보상할 수 있는 이미지 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는 상기한 이미지 소자의 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일실시예에 따르면, 포토 다이오드 영역이 형성된 반도체 기판 상에 상기 포토 다이오드 영역과 대응되도록 형성되는 이너 렌즈, 및 상기 이너 렌즈와 동일한 굴절율을 가지면서, 이너 렌즈 표면에 이너 렌즈의 곡률을 따라 형성되는 보조 렌즈를 포함한다.
또한, 본 발명의 다른 실시예에 따른 CMOS 이미지 소자는, 포토 다이오드 영역을 갖는 반도체 기판상에 층간 절연막이 형성된다. 층간 절연막 상부에 이너 렌즈가 형성되고, 상기 이너 렌즈 및 상기 층간 절연막 표면상에 상기 이너 렌즈와 동일한 굴절율을 갖는 보조 렌즈가 형성된다. 상기 보조 렌즈 상부에 상기 이너 렌즈와 소정 부분 대응되도록 마이크로 렌즈가 형성된다.
또한, 본 발명의 다른 견지에 따른 CMOS 이미지 소자의 제조방법은, 반도체 기판의 소정 부분에 포토 다이오드 영역을 형성한다음, 상기 반도체 기판 상부에 층간 절연막을 형성한다. 상기 포토 다이오드 영역과 대응되는 영역에 이너 렌즈를 형성한 후, 상기 이너 렌즈 상부에 상기 이너 렌즈와 동일한 굴절율을 갖는 막으로 보조 렌즈를 형성한다.
상기 이너 렌즈를 형성하는 단계는, 상기 층간 절연막 상부에 패시베이션막을 형성하는 단계와, 상기 패시베이션막 상부에 곡률을 갖는 광감성 패턴을 형성하는 단계와, 상기 곡률을 갖는 광감성 패턴의 형태로 상기 패시베이션막을 건식 식각하는 단계를 포함할 수 있다. 이때, 상기 패시베이션막을 건식 식각하는 단계시, 상기 광감성 패턴 양측의 노출된 패시베이션막이 모두 제거되도록 건식 식각하는 단계와, 상기 잔류하는 패시베이션막을 마스크로 하여 노출된 층간 절연막을 소정 깊이만큼 식각하는 단계를 더 포함할 수 있다.
또한, 본 발명에 따른 또 다른 실시예에 따르면, 반도체 기판의 소정 부분에 포토 다이오드 영역을 형성하고, 상기 반도체 기판 상부에 포토 다이오드 영역 양측을 포위하는 금속 배선 구조체를 갖는 층간 절연막을 형성한다. 그후, 상기 포토 다이오드 영역과 대응되는 영역에 이너 렌즈를 형성하고, 상기 이너 렌즈 상부에 상기 이너 렌즈와 동일한 굴절율을 갖는 막으로 보조 렌즈를 형성한다. 다음, 상기 보조 렌즈 상부에 평탄화막을 형성하고, 상기 평탄화막 상부에 컬러 필터를 형성한다음, 상기 컬러 필터 상부에 상기 이너 렌즈와 소정 부분 대응되도록 마이크로 렌즈를 형성한다. 이때, 상기 이너 렌즈를 형성하기 위한 마스크는 상기 마이크로 렌즈를 한정하기 마스크임이 바람직하다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1은 본 발명의 실시예에 따른 CMOS 이미지 소자의 단면도이다.
도 1을 참조하여, 반도체 기판(100)상에 포토 다이오드 영역(110)이 형성되어 있다. 포토 다이오드 영역(110)은 알려진 바와 같이 p-n 접합으로 이루어진다. 포토 다이오드 영역(110)이 형성된 반도체 기판 상부에 층간 절연막(115)이 형성된다.
층간 절연막(115) 상부에 이너 렌즈(121)가 형성되어 있다. 이너 렌즈(121)는 수분 및 소듐(Na)으로부터 포토 다이오드 영역(110)을 보호할 수 있는 패시베이션막, 예컨대 실리콘 질화막(SiN) 또는 실리콘 질산화막(SiON)으로 이용될 수 있다. 이너 렌즈(121)는 포토 다이오드 영역(110)과 대응되도록 배치된다. 이너 렌즈(121) 및 층간 절연막(115) 상부에 보조 렌즈(130)가 형성된다. 보조 렌즈(130)는 이너 렌즈(121)의 사이즈 및 곡률을 보상하기 위하여 제공되며, 예컨대, 이너 렌즈(121)와 동일한 굴절율을 갖는 막으로 형성됨이 바람직하다. 본 실시예의 보조 렌즈(130)로는 이너 렌즈(121)와 동일한 실리콘 질화막 또는 실리콘 질산화막이 이용되었다.
보조 렌즈(130) 상부에 평탄화막(135)이 형성되어 있고, 평탄화막(135) 상부 에 컬러 필터(140)가 형성되어 있다. 컬러 필터(140)는 알려진 바와 같이, 레드(Red), 그린(Green) 및 블루(Blue)로 구성되는 어레이(array)나, 옐로우(Yellow), 마젠타(Magenta) 및 시안(Cyan)으로 구성되는 어레이일 수 있다.
컬러 필터(140) 상에 마이크로 렌즈(150)가 설치된다. 마이크로 렌즈(150)는 이너 렌즈(130)와 소정 부분 대응되되, 이너 렌즈(130)로부터 소정 거리만큼 쉬프트된 위치에 배치된다. 마이크로 렌즈(150)는 광감성 물질로 형성될 수 있다.
이와같은 CMOS 이미지 소자의 제조방법에 대하여 도 2a 내지 도 2d를 참조하여 설명하도록 한다.
도 2a를 참조하여, 반도체 기판(100)에 불순물을 주입하여, 포토 다이오드 영역(110)을 형성한다. 반도체 기판(100)은 p웰(도시되지 않음) 및 n웰(도시되지 않음)이 형성되어 있는 p형의 실리콘 기판일 수 있다. 아울러, 반도체 기판(100)은 포토 다이오드 영역(110)을 형성하기 전에, 소자 분리막(도시되지 않음), 및 픽셀 영역 및 CMOS 로직 영역을 구성하는 트랜지스터의 게이트 전극들(도시되지 않음)이 형성되어 있을 수 있다. 또한, 포토 다이오드 영역(110)은 예컨대, n형의 접합 영역에 p형의 접합 영역을 형성하므로써 얻어진다. 포토 다이오드 영역(110)이 형성된 반도체 기판(100) 상부에 층간 절연막(115)을 형성한다.
층간 절연막(115) 상부에 이너 렌즈용 패시베이션막(120)을 증착한다. 이너 렌즈용 패시베이션막(120)은 실리콘 질화막 또는 실리콘 질산화막등이 이용될 수 있다. 패시베이션막(120)은 PECVD(plasma enhanced chemical vapor deposition) 방식에 의해 5000 내지 8000Å 두께로 형성된다. 그후, 이너 렌즈용 패시베이션막(120) 상부에 이너 렌즈의 크기를 한정하기 위한 광감성 패턴(125)을 공지의 포토리소그라피 공정에 의해 형성한다.
다음, 광감성 패턴(125) 표면에 곡률을 발생시키기 위하여, 상기 광감성 패턴(125)을 소정 온도에서 리플로우시킨다. 이에따라, 패시베이션막(120)상에 도 2b에 도시된 바와 같이, 렌즈 형태의 곡률을 갖는 광감성 패턴(125a)이 형성된다.
곡률을 갖는 광감성 패턴(125a)을 마스크로 하여, 하부의 패시베이션막(120)을 건식 식각한다. 이러한 건식 식각에 의해 패시베이션막(120)은 곡률을 갖는 광감성 패턴(125a)의 형태로 식각되어, 이너 렌즈(121)가 된다. 이때, 이너 렌즈(121)를 형성하기 위한 건식 식각 공정은 공정 시간에 의해 제어된다. 그후, 광감성 패턴(125a)을 제거한다.
그러나, 종래 문제점에서도 언급된 바와 같이, 상기한 이너 렌즈(121)를 형성하기 위한 건식 식각 공정은 하부의 어떠한 에치 스톱퍼(etch stopper)의 구비 없이 단지 시간에 의해 정지되므로, 공정 조건에 따라 이너 렌즈(121)의 형상이 변형될 수 있으며, 이너 렌즈(121)가 원하는 곡률을 확보하지 못할 수 있다.
본 실시예에서는 이러한 문제점을 해결하기 위하여, 상기와 같은 방법으로 형성된 이너 렌즈(121) 상부에 추가의 보조 렌즈(130)를 형성한다. 보조 렌즈(130)는 이너 렌즈(121)가 형성되어 있는 층간 절연막(115) 상부에 덮혀지며, 이너 렌즈(121)의 굴곡을 따라 고른 두께로 증착될 수 있는 스텝 커버리지(step coverage) 특성이 우수한 막으로 형성된다. 더욱이, 보조 렌즈(130)는 빛의 입사시, 보조 렌즈(130)와 이너 렌즈(121)의 계면에서 굴절이 발생되지 않도록, 동일한 굴절율을 갖는 막임이 바람직하다. 보조 렌즈(130)는 상기 이너 렌즈(121)와 마찬가지로 PECVD 방식에 의해 형성되는 실리콘 질화막 또는 실리콘 질산화막이 이용될 수 있다. 또한, 보조 렌즈(130)의 두께는 이너 렌즈(121)의 크기를 고려하여 증착될 수 있고, 예를 들어 2500 내지 3500Å 두께로 형성될 수 있다.
그후, 다시 상기 도 1을 참조하여, 보조 렌즈(130) 상부에 평탄화막(135)을 형성한다음, 평탄화막(135) 상부에 컬러 필터(140)를 형성한다. 컬러 필터(140) 상부에 마이크로 렌즈용 광감성막(도시되지 않음)을 형성한다음, 광감성막을 소정 부분 패터닝한다. 그후, 패터닝된 광감성막을 소정 온도에서 리플로우시켜, 마이크로 렌즈(150)를 형성한다. 이때, 마이크로 렌즈(150)는 사각으로 입사되는 빛까지 집광시킬 수 있도록, 예컨대 이너 렌즈(121)로부터 소정 거리만큼 쉬프트된 위치에 형성됨이 바람직하다.
본 실시예에 따르면, 이너 렌즈(121) 표면에 보조 렌즈(130)를 형성함에 따라, 이너 렌즈(121)의 사이즈 및 곡률을 보상할 수 있다. 또한, 보조 렌즈(130)의 형성으로 이너 렌즈(121)의 사이즈가 보상됨에 따라, 빛이 조사되어도 포토 다이오드 영역쪽으로 집광되지 않는 데드존(dead zone)의 면적을 감소시킬 수 있다,
이에따라, CMOS 이미지 소자의 집광 효율을 개선할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 CMOS 이미지 소자의 단면도이다.
도 3에 도시된 바와 같이, 포토 다이오드 영역(110)을 갖는 반도체 기판(100)상에 층간 절연막(115)이 형성되어 있고, 층간 절연막(115) 상부에 포토 다이오드 영역(110)과 대응되도록 이너 렌즈(122)가 형성되어 있다. 이너 렌즈(122) 및 층간 절연막(115) 상부에 이너 렌즈(122)와 동일한 굴절율을 갖는 막으로 보조 렌즈(130)가 형성된다. 보조 렌즈(130)는 이너 렌즈(122)의 크기를 보상하면서 곡률 역시 개선시킨다. 이때, 보조 렌즈(130)와 층간 절연막(115)의 계면은, 이너 렌즈(122)와 층간 절연막(115)의 계면 아래에 존재함이 바람직하다. 즉, 이너 렌즈(122)의 곡률을보다 증대시키기 위하여, 이너 렌즈(122) 양측의 층간 절연막(115)은 소정 깊이만큼 식각된다. 보조 렌즈(130) 상부에 상기 도 1에서와 같이 평탄화막(135), 컬러 필터(140) 및 마이크로 렌즈(150)가 형성된다.
도 3의 CMOS 이미지 소자의 제조방법에 대하여 도 4a 및 도 4b를 참조하여 설명하도록 한다.
먼저, 도 4a에 도시된 바와 같이, 포토 다이오드 영역(110)이 형성된 반도체 기판(100) 상부에 층간 절연막(115)을 형성한다. 층간 절연막(115) 상부에 이너 렌즈용 패시베이션막(도 2a의 120 참조)을 PECVD 방식에 의해 5000 내지 8000Å 두께로 증착한다. 패시베이션막(120)은 예컨대 실리콘 질화막 또는 실리콘 질산화막일 수 있다. 패시베이션막(120) 상부에 상술한 바와 같이 렌즈 형태의 광감성 패턴(도시되지 않음)을 형성한다음, 광감성 패턴의 형태로 패시베이션막(120)을 건식 식각하여, 이너 렌즈(122)를 형성한다. 이너 렌즈(122)를 형성하기 위한 건식 식각 공정시, 이너 렌즈(122) 양측의 층간 절연막(115)이 일부 식각되도록 과도 식각을 진행한다. 상기 과도 식각은 우선 광감성 패턴에 의해 노출된 패시베이션막(120)이 모두 제거되도록 전면 식각(full etch)을 진행한 후, 광감성 패턴을 제거하고, 잔류하는 패시베이션막(120) 즉, 이너 렌즈(122)를 마스크로 하여 층간 절연막(115) 을 소정 두께만큼 식각한다. 이러한 과도 식각에 의해 이너 렌즈(122)의 사이즈는 본래의 예정된 사이즈보다 축소되며, 이너 렌즈(122)의 곡률은 커진다.
도 4b에 도시된 바와 같이, 층간 절연막(115) 및 이너 렌즈(122) 상부에 이너 렌즈(122)와 동일 굴절율을 갖는 보조 렌즈(130)를 형성한다. 보조 렌즈(130)는 상술한 바와 같이, PECVD 방식으로 형성된 실리콘 질화막 또는 실리콘 질산화막일 수 있고, 예컨대 2500 내지 5000Å두께로 형성될 수 있다.
그후, 상기 도 3에 도시된 바와 같이, 평탄화막(135), 컬러 필터(140) 및 마이크로 렌즈(150)를 순차적으로 형성한다.
이와같이 이너 렌즈(122) 양측의 층간 절연막을 식각함에 따라, 이너 렌즈(122)의 곡률이 보다 증대된다. 아울러, 보조 렌즈(130)에 의해 이너 렌즈의 사이즈를 증대시킬 수 있으며, 층간 절연막의 식각에 의해 데드존이 더욱 감소된다. 따라서, 이미지 소자의 집광 효율이 크게 개선된다.
도 5는 본 발명의 CMOS 이미지 소자의 단위 픽셀을 보여주는 단면도이다.
도 5에 도시된 바와 같이, 반도체 기판(200)의 소정 영역에 소자 분리막(201)을 형성하여, 액티브 영역을 한정한다. 반도체 기판(200) 상부에 게이트 산화막(205)을 갖는 게이트 전극(215)을 형성한다. 이들 게이트 전극(215)은 CMOS 이미지 소자의 단위 픽셀을 구성하는 트랜스퍼 트랜지스터, 리셋 트랜지스터 및 소스 팔로워를 구성하는 트랜지스터의 게이트 전극일 수 있다. 게이트 전극(215) 양 측벽에 스페이서(215)를 공지의 방식으로 형성한다. 게이트 전극(215), 예컨대 트랜스퍼 트랜지스터의 게이트 전극(215) 일측에 p-n 접합으로 구성되는 포토 다이오드 영역(220)을 형성한다. 동시에, 포토 다이오드 영역(220)을 제외한 게이트 전극(215)양측의 액티브 영역에 n형 불순물을 주입하여, 접합 영역(225)을 형성한다.
포토 다이오드 영역(220) 및 트랜지스터가 완성된 반도체 기판 결과물(200) 상부에 금속 배선 구조체(320)를 포함하는 층간 절연 부재(310)를 형성한다. 층간 절연 부재(310)는 적어도 한층의 절연막으로 구성되고, 금속 배선 구조체(320) 역시 적어도 한층의 금속 배선으로 구성된다. 아울러, 금속 배선 구조체(320)는 포토 다이오드 영역(220)의 양측, 혹은 에워싸도록 배치되어, 광 쉴드(shield)의 역할을 한다.
이러한 층간 절연 부재(310) 및 금속 배선 구조체(320)를 형성하는 방법에 대해 자세히 설명하면 다음과 같다. 반도체 기판(200) 상부에 제 1 층간 절연막(230)을 증착하고, 제 1 층간 절연막(230)내에 제 1 콘택 스터드(235)를 형성한다. 콘택 스터드(230)는 도면에서와 같이 게이트 전극(215)과 각각 콘택되도록 형성된다. 또한, 도면에는 자세히 도시되지 않았지만, 제 1 층간 절연막(230) 내에는 접합 영역(225)과 콘택되는 콘택 스터드 역시 형성된다. 제 1 콘택 스터드들(235)과 각각 콘택되도록 제 1 층간 절연막(230) 상부에 제 1 금속 배선(240)을 형성하고, 제 1 금속 배선(240)이 형성된 제 1 층간 절연막(230) 상부에 제 2 층간 절연막(245)을 형성한다. 제 2 층간 절연막(245) 내부에 제 1 금속 배선(240)과 각각 콘택되는 제 2 콘택 스터드들(250)을 형성한다. 제 2 층간 절연막(245) 상부에 제 2 콘택 스터드들(250)과 콘택되도록 제 2 금속 배선(255)을 형 성한다. 제 2 금속 배선(255) 상부에 제 3 층간 절연막(260)을 형성한다. 제 3 층간 절연막(260) 내부에 제 2 금속 배선(255)과 콘택되는 제 3 콘택 스터드들(265)을 형성하고, 제 3 콘택 스터드들(265)과 각각 콘택되도록 제 3 금속 배선(270)을 형성한다. 제 3 금속 배선(270) 상부에 제 4 층간 절연막(275)을 형성한다.
제 4 층간 절연막(275) 상부에 포토 다이오드 영역(220)과 대응되도록 이너 렌즈(280)를 형성한다. 이너 렌즈(280)는 상술한 바와 같이 렌즈 형상의 광감성 패턴을 이용하여 패시베이션막으로 형성된다. 이너 렌즈(280)가 형성된 제 4 층간 절연막(275)상부에 이너 렌즈(280)와 동일한 굴절율을 갖는 보조 렌즈(285)를 형성한다. 보조 렌즈(285)는 상기 이너 렌즈(280)와 동일한 물질로 형성될 수 있다.
또한, 도 6에서와 같이, 이너 렌즈(280)의 곡률을 보다 증대시키기 위하여, 이너 렌즈(280) 양측의 제 4 층간 절연막(276)을 소정 깊이만큼 식각할 수 있다.
그후, 보조 렌즈(285) 상부에 평탄화막(290) 및 컬러 필터(295)를 형성한다. 이어서, 공지의 방법에 의해 마이크로 렌즈(300)를 형성한다. 상술한 바와 같이, 마이크로 렌즈(300)는 이너 렌즈(280)로부터 소정 거리만큼 쉬프트된 위치에 형성된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 이너 렌즈 표면에 이너 렌즈와 동일한 굴절율을 갖는 막으로 보조 렌즈를 형성한다. 보조 렌즈는 이너 렌즈의 곡률을 따라 형성됨에 따라, 이너 렌즈의 사이즈 및 곡률이 보상된다.
이와같이 이너 렌즈의 사이즈 및 곡률이 보상됨에 따라, 데드존의 면적이 한 층 감소되어, CMOS 이미지 소자의 집광 효율이 개선된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
Claims (20)
- 포토 다이오드 영역이 형성된 반도체 기판;상기 반도체 기판 상부에 상기 포토 다이오드 영역과 대응되도록 형성되는 이너 렌즈; 및상기 이너 렌즈와 동일한 굴절율을 가지면서, 이너 렌즈 표면에 이너 렌즈의 곡률을 따라 형성되는 보조 렌즈를 포함하며,상기 이너 렌즈 및 보조 렌즈는 수분 및 소듐(Na)을 방지할 수 있는 패시베이션 물질로 형성되는 것을 특징으로 하는 CMOS 이미지 소자.
- 제 1 항에 있어서, 상기 이너 렌즈의 상부에 이너 렌즈와 소정 부분 대응되도록 형성되는 마이크로 렌즈를 더 포함하는 CMOS 이미지 소자.
- 제 1 항에 있어서, 상기 반도체 기판과 상기 이너 렌즈 사이에 층간 절연막이 더 개재되는 것을 특징으로 하는 CMOS 이미지 소자.
- 삭제
- 포토 다이오드 영역을 갖는 반도체 기판;상기 반도체 기판 상부에 형성되는 층간 절연막;상기 포토 다이오드 영역과 대응되도록 상기 층간 절연막 상부에 형성되는 이너 렌즈;상기 이너 렌즈 및 상기 층간 절연막 표면상에 형성되며, 상기 이너 렌즈와 동일한 굴절율을 갖는 보조 렌즈; 및상기 보조 렌즈 상부에 상기 이너 렌즈와 소정 부분 대응되도록 형성되는 마이크로 렌즈를 포함하며,상기 이너 렌즈 및 보조 렌즈는 수분 및 소듐(Na)을 방지할 수 있는 패시베이션 물질로 형성되는 것을 특징으로 하는 CMOS 이미지 소자.
- 제 5 항에 있어서, 상기 포토 다이오드 양측에 해당하는 층간 절연막내에 광을 쉴드(shield)하기 위한 금속 배선 구조체가 더 형성되어 있는 것을 특징으로 하는 CMOS 이미지 소자.
- 제 5 항에 있어서, 상기 이너 렌즈와 층간 절연막의 계면과, 상기 보조 렌즈와 층간 절연막의 계면 사이에 단차가 존재하는 것을 특징으로 하는 CMOS 이미지 소자.
- 제 5 항에 있어서, 상기 패시베이션막은 실리콘 질화막 또는 실리콘 질산화막인 것을 특징으로 하는 CMOS 이미지 소자.
- 제 5 항에 있어서, 상기 보조 렌즈와 마이크로 렌즈 사이에, 평탄화막 및 컬러 필터층이 더 개재되는 것을 특징으로 하는 CMOS 이미지 소자.
- 반도체 기판의 소정 부분에 포토 다이오드 영역을 형성하는 단계;상기 반도체 기판 상부에 층간 절연막을 형성하는 단계;상기 포토 다이오드 영역과 대응되는 영역에 패시베이션막으로 이너 렌즈를 형성하는 단계; 및상기 이너 렌즈 상부에 상기 이너 렌즈와 동일한 굴절율을 갖는 막으로 보조 렌즈를 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 이미지 소자의 제조방법.
- 제 10 항에 있어서, 상기 이너 렌즈를 형성하는 단계는,상기 층간 절연막 상부에 패시베이션막을 형성하는 단계;상기 패시베이션막 상부에 곡률을 갖는 광감성 패턴을 형성하는 단계; 및상기 곡률을 갖는 광감성 패턴의 형태로 상기 패시베이션막을 건식 식각하는 단계를 포함하는 것을 특징으로 하는 CMOS 이미지 소자의 제조 방법.
- 제 11 항에 있어서, 상기 곡률을 갖는 광감성 패턴의 형태로 상기 패시베이션막을 건식 식각하는 단계는,상기 광감성 패턴 양측의 노출된 패시베이션막이 모두 제거되도록 건식 식각하는 단계; 및상기 잔류하는 패시베이션막을 마스크로 하여 노출된 층간 절연막을 소정 깊이만큼 식각하는 단계를 포함하는 것을 특징으로 하는 CMOS 이미지 소자의 제조방법.
- 제 11 항 또는 제 12 항에 있어서, 패시베이션막은 PECVD(plasma enhanced chemical vapor deposition) 방식으로 형성되는 실리콘 질화막 또는 실리콘 질산화막인 것을 특징으로 하는 CMOS 이미지 소자의 제조방법.
- 제 13 항에 있어서, 상기 패시베이션막은 5000 내지 8000Å 두께로 형성되는 것을 특징으로 하는 CMOS 이미지 소자의 제조방법.
- 제 11 항에 있어서, 상기 곡률을 갖는 광감성 패턴을 형성하는 단계는,상기 패시베이션막 상부에 포토 다이오드 영역과 대응되도록 광감성 패턴을 형성하는 단계; 및상기 광감성 패턴을 소정 온도에서 리플로우 시키는 단계를 포함하는 것을 특징으로 하는 CMOS 이미지 소자의 제조방법.
- 제 10 항에 있어서, 상기 보조 렌즈를 구성하는 막은 PECVD 방식으로 형성된 실리콘 질화막 또는 실리콘 질산화막인 것을 특징으로 하는 CMOS 이미지 소자의 제조방법.
- 제 16 항에 있어서, 상기 보조 렌즈를 구성하는 막은 2500 내지 3500Å 두께로 형성하는 것을 특징으로 하는 CMOS 이미지 소자의 제조방법.
- 제 10 항에 있어서, 상기 보조 렌즈를 형성하는 단계 이후에,상기 보조 렌즈 상부에 평탄화막을 형성하는 단계;상기 평탄화막 상부에 컬러 필터를 형성하는 단계; 및상기 컬러 필터 상부에 상기 이너 렌즈와 소정 부분 대응되도록 마이크로 렌즈를 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 이미지 소자의 제조방법.
- 제 18 항에 있어서, 상기 마이크로 렌즈를 형성하는 단계는,상기 컬러 필터 상부에 상기 이너 렌즈 부분과 소정 부분 대응되도록 광감성막을 도포하는 단계; 및상기 광감성막을 소정 온도에서 리플로우시키는 단계를 포함하는 것을 특징으로 하는 CMOS 이미지 소자의 제조방법.
- 반도체 기판의 소정 부분에 포토 다이오드 영역을 형성하는 단계;상기 반도체 기판 상부에 포토 다이오드 영역 양측을 포위하는 금속 배선 구조체를 갖는 층간 절연막을 형성하는 단계;상기 포토 다이오드 영역과 대응되는 영역에 패시베이션 물질로 된 이너 렌즈를 형성하는 단계;상기 이너 렌즈 상부에 상기 이너 렌즈와 동일한 굴절율을 갖는 막으로 보조 렌즈를 형성하는 단계;상기 보조 렌즈 상부에 평탄화막을 형성하는 단계;상기 평탄화막 상부에 컬러 필터를 형성하는 단계; 및상기 컬러 필터 상부에 상기 이너 렌즈와 소정 부분 대응되도록 마이크로 렌즈를 형성하는 단계를 포함하며,상기 이너 렌즈를 형성하기 위한 마스크는 상기 마이크로 렌즈를 한정하기 마스크인 것을 특징으로 하는 CMOS 이미지 소자의 제조방법.
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| E701 | Decision to grant or registration of patent right | ||
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