JP2006190884A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2006190884A
JP2006190884A JP2005002637A JP2005002637A JP2006190884A JP 2006190884 A JP2006190884 A JP 2006190884A JP 2005002637 A JP2005002637 A JP 2005002637A JP 2005002637 A JP2005002637 A JP 2005002637A JP 2006190884 A JP2006190884 A JP 2006190884A
Authority
JP
Japan
Prior art keywords
barrier metal
metal layer
insulating film
film
porous insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2005002637A
Other languages
English (en)
Inventor
Kazuyuki Azuma
和幸 東
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2005002637A priority Critical patent/JP2006190884A/ja
Priority to US11/218,722 priority patent/US20060154464A1/en
Publication of JP2006190884A publication Critical patent/JP2006190884A/ja
Abandoned legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract


【課題】 多孔質絶縁膜中の成膜ガス等の侵入による配線容量の増加を抑制し、多孔質絶縁膜とバリアメタルとの密着性を向上させた半導体装置及び半導体装置の製造方法を提供する
【解決手段】 配線溝４ａ，４ｂを有し、比誘電率が３以下の多孔質絶縁膜２と、配線溝４ａ，４ｂ表面の膜密度の異なる複数の膜を有するバリアメタル層５ａ，５ｂと、バリアメタル層５ａ，５ｂと多孔質絶縁膜２との間に形成された金属浸透領域６ａ，６ｂと、バリアメタル層５ａ，５ｂを介して配線溝４ａ，４ｂの中に埋め込まれた金属配線７ａ，７ｂとを備える。
【選択図】 図１

Description

本発明は半導体装置に係り、特に、層間絶縁膜に多孔質の低誘電率絶縁膜を使用した半導体装置及び半導体装置の製造方法に関する。
半導体装置の微細化に伴い、配線技術においては、伝送遅延や隣接する配線間のクロストークによる信号妨害が検討課題となっている。金属配線は、アルミニウム（Ａｌ）からより抵抗の低い銅（Ｃｕ）が採用され、配線抵抗を３０％低く抑える手法がとられている。層間絶縁膜は、シリコン酸化膜（ＳｉＯ2膜）より比誘電率の低い低誘電率絶縁膜（low-k膜）が採用され、配線間の電気容量を小さくする手法が検討されている。更に近年は、絶縁膜中に数ｎｍの微細な空孔を持つ多孔質絶縁膜（porous-low-k膜）の実用化要求が強まっている。
現在のＣｕ配線プロセスは、絶縁膜中の配線溝の表面に銅拡散防止膜（バリアメタル）を成膜し、その後、バリアメタルの表面にＣｕ層をめっき法等により成長させる手法が一般的である。バリアメタルの成膜は、スパッタ法等の物理気相成長法（ＰＶＤ法）により行われていた。
しかし、配線の微細化に伴い、スパッタ法を用いて配線溝側壁に均一な膜を成膜することが困難となってきている。このため、スパッタ法の代わりに、優れた膜厚均一性と膜厚制御性を有する化学気相成長法（ＣＶＤ法）或いは原子層堆積法（ＡＬＤ法）を用いたバリアメタル技術が注目されている。
しかし、微細な空孔を多量に含む多孔質絶縁膜は、膜密度が低く、外気の影響を受けやすい。このため、ＣＶＤ法又はＡＬＤ法を用いて多孔質絶縁膜表面にバリアメタルを成膜すると、多孔質絶縁膜中に成膜ガスや金属原子が細孔中に侵入し、配線のリークや容量増加を起こす問題がある。
成膜ガス等の侵入を防止し、多孔質絶縁膜中の微細な配線溝に均一なバリアメタルを成膜する方法として、ＣＶＤ法等により多孔質絶縁膜の表面に化学的処理を施した後に、バリアメタルを成膜する技術が提案されている（例えば、特許文献１参照。）。
しかし、ＣＶＤ法やＡＬＤ法により成膜されたバリアメタルは、絶縁膜との密着強度が弱いため、成膜後の工程において剥離を生じさせる場合がある。
米国特許第６，５３７，８９６号明細書
本発明は、多孔質絶縁膜中の成膜ガス等の侵入による配線容量の増加を抑制し、多孔質絶縁膜とバリアメタルとの密着性を向上させた半導体装置及び半導体装置の製造方法を提供する。
本発明の第１の特徴は、（イ）半導体基板と、（ロ）半導体基板上に配置され、配線溝を有し、比誘電率が３以下の多孔質絶縁膜と、（ハ）配線溝の表面に沿って形成され、互いに膜密度の異なる複数の膜を有するバリアメタル層と、（ニ）バリアメタル層と接する多孔質絶縁膜中に形成された金属浸透領域と、（ホ）バリアメタル層を介して配線溝中に埋め込まれた金属配線とを備える半導体装置であることを要旨とする。
第３の特徴は、（イ）半導体基板上に、比誘電率が３以下の多孔質絶縁膜を形成するステップと、（ロ）多孔質絶縁膜中に配線溝を形成するステップと、（ハ）配線溝の表面に、互いに膜密度の異なる複数の膜を有するバリアメタル層を形成するステップと、（ニ）バリアメタル層と接する多孔質絶縁膜中に金属浸透領域を形成するステップと、（ホ）バリアメタル層を介して配線溝の中に金属配線を形成するステップとを備える半導体装置の製造方法であることを要旨とする。
本発明によれば、多孔質絶縁膜中への成膜ガス等の侵入による配線容量の増加を抑制し、多孔質絶縁膜とバリアメタルとの密着性を向上させた半導体装置及び半導体装置の製造方法が提供できる。
次に、図面を参照して、第１及び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平均寸法の関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において種々の変更を加えることができる。
（第１の実施の形態）
第１の実施の形態に係る半導体装置は、図１（ａ）に示すように、配線溝４ａ，４ｂを有し、比誘電率が３以下の多孔質絶縁膜２と、配線溝４ａ，４ｂの表面に沿って形成されたバリアメタル層５ａ，５ｂと、バリアメタル層５ａ，５ｂに接する多孔質絶縁膜２中に形成された金属浸透領域６ａ，６ｂと、バリアメタル層５ａ，５ｂを介して配線溝４ａ，４ｂ中に埋め込まれた金属配線７ａ，７ｂとを備える。
多孔質絶縁膜２、配線溝４ａ，４ｂ，バリアメタル層５ａ，５ｂ，及び金属浸透領域６ａ，６ｂの下面には、半導体基板１が配置されている。多孔質絶縁膜２の上には、絶縁性の膜からなるストップ膜３が配置されている。バリアメタル層５ａ，５ｂ及び金属配線７ａ，７ｂの一部は、ストップ膜３の中に形成されている。
図１（ａ）においては、第１の実施の形態に係る半導体装置の一例として、ダマシンプロセスにより製造可能な半導体装置を示している。図１（ａ）に示す半導体装置は、半導体基板１に形成されるトランジスタや素子分離領域、及び上層の配線等の説明を省略している。
多孔質絶縁膜２としては、比誘電率が３以下のミクロな空孔を有する膜（porous-low-k膜）が好適である。多孔質絶縁膜２の材料は特に限定されないが、例えば、空孔率が１０％以上、好ましくは１０〜３５％程度、比誘電率が１．５〜３．０程度、好ましくは２．０〜２．５程度の絶縁膜が好適である。
多孔質絶縁膜２の材料は、ＳｉＯ2膜の密度を下げることにより比誘電率を３．９以下に制御した材料等が好適である。例えば、メチルシルセスオキサンポリマー（ＭＳＱ：ＣＨ3ＳｉＯ1.5）、水シルセスオキサンポリマー（ＨＳＱ：Ｈ−ＳｉＯ1.5）、ポーラスＨＳＱ（Ｈ−ＳｉＯx）、ポーラスＭＳＱ（ＣＨ3−ＳｉＯ1.5）、又は有機シリカ（ＣＨ3−ＳｉＯx）が利用可能である。また、低い分極率を有する有機膜を用いた低誘電率絶縁膜も好適である。例えば、ポリテトラフルオロエチレン（ＰＴＦＥ）、ポリアリルエーテル（ＰＡＥ）、ポーラスＰＡＥ、又はベンゾシクロブテン（ＢＣＢ）等が利用可能である。
多孔質絶縁膜２の配線溝４ａ，４ｂの表面に形成されたバリアメタル層５ａ，５ｂは、互いに膜密度の異なる２層以上の膜を有している。図１に示すバリアメタル層５ａ，５ｂは、配線溝４ａ，４ｂ表面に形成された第１バリアメタル層５１ａ，５１ｂ及び第１バリアメタル層５１ａ，５１ｂ表面に形成された第２バリアメタル層５２ａ，５２ｂを有する。
第１バリアメタル層５１ａ，５１ｂは、表面に微細な凹凸を有する導電性の薄膜である。図１（ｂ）は、図１（ａ）の点線部分の拡大図を示しているが、図１（ｂ）に示すように、配線溝４ａの側壁に接する第１バリアメタル層５１ａの膜厚ｔmは、１〜３ｎｍ程度である。配線溝４ｂの側壁に接する第１バリアメタル層５１ｂの膜厚ｔnは、１〜３ｎｍ程度である。第１バリアメタル層５１ａ，５１ｂの材料としては、チタン（Ｔｉ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、ルビジウム（Ｒｕ）、タングステン（Ｗ）、これら２種以上からなる合金、及びこれらの窒化物、酸化物、炭化物等の化合物が好適である。
第２バリアメタル層５２ａ，５２ｂは、第１バリアメタル層５１ａ，５１ｂに比べて緻密質な膜である。第１バリアメタル層５１ａの側壁に接する第２バリアメタル層５２ａの膜厚ｔsは、１〜１０ｎｍ程度である。第１バリアメタル層５１ｂの側壁に接する第２バリアメタル層５２ａの膜厚ｔtは、１〜１０ｎｍ程度である。第２バリアメタル層５２ａ，５２ｂの材料としては、Ｔｉ，Ｔａ，Ｒｕ，Ｗ，Ａｌ、及びこれら２種以上からなる合金、これらの窒化物、酸化物、炭化物等の化合物が好適である。
金属浸透領域６ａ，６ｂは、バリアメタル層５ａ，５ｂの成膜時のガスが多孔質絶縁膜２内に浸透することにより、多孔質絶縁膜２の細孔中に金属原子が固着した導電性領域である。金属浸透領域６ａは、多孔質絶縁膜２と第１バリアメタル層５１ａとの間に配置されている。金属浸透領域６ｂは、多孔質絶縁膜２と第１バリアメタル層５１ｂとの間に配置されている。
第１バリアメタル層５１ａ、５１ｂと多孔質絶縁膜２に接する金属浸透領域６ａ，６ｂの膜厚ｔa，ｔbは、金属配線７ａと金属配線７ｂとの配線間最小距離（最小スペース）Ｌの１／２０以下である。金属浸透領域６ａ，６ｂの膜厚ｔa，ｔbは、半導体装置の世代により異なるが、図１に半導体装置においては、膜厚ｔa，ｔbはそれぞれ１〜３．５ｎｍ程度である。
金属配線７ａ，７ｂは、溝配線であっても、半導体基板１に形成されている（図示省略）不純物拡散層とのコンタクトプラグであってもよい。また、コンタクトプラグと溝配線とを一体化した構造であってもよい。金属配線７ａ，７ｂの材料としては、Ａｌ，Ａｌ−Ｃｕ合金、Ｃｕ等が利用可能である。
ストップ膜３は、複数の膜を含んでいてもよい。ストップ膜３の材料としては、炭化珪素（ＳｉＣ）、窒化炭化珪素（ＳｉＣＮ）、窒化珪素（ＳｉＮ）、炭化酸化珪素（ＳｉＯＣ），ＳｉＯ2等の絶縁性の膜が利用可能である。
第１の実施の形態に係る半導体装置によれば、バリアメタル層５ａ，５ｂと多孔質絶縁膜２との間に金属浸透領域６ａ，６ｂが配置される。金属浸透領域６ａ，６ｂは、プロセス処理中の成膜ガス、水分等を多孔質絶縁膜２中へ過浸透させないための防壁として機能するため、金属、水分、ガス等の多孔質絶縁膜２中の拡散を抑制できる。この結果、配線のリーク等による配線容量の増大を抑制した半導体装置が提供できる。さらに、多孔質絶縁膜２とバリアメタル層５ａ，５ｂとの間に金属浸透領域６ａ，６ｂが存在することにより、多孔質絶縁膜２とバリアメタル層５ａ，５ｂとの密着性を向上させることができる。このため、多孔質絶縁膜２とバリアメタル層５ａ，５ｂとの間の剥離を防ぎ、歩留まりの高い半導体装置を提供することができる。
次に、図２〜図６を用いて、第１の実施の形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の方法により実現可能であることは勿論である。
（ａ）図２に示すように、半導体基板１上に、ＣＶＤ法等により、空孔率が１０％以上、好ましくは１０〜３５％程度、比誘電率が１．５〜３．０程度、好ましくは２．０〜２．５程度の多孔質絶縁膜２を成膜する。この多孔質絶縁膜２の上に、ＣＶＤ法等により、ＳｉＯ2膜等のストップ膜３を成膜する。ストップ膜３の表面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてパターニングする。反応性イオンエッチング（ＲＩＥ）法等により、パターニングされたフォトレジスト膜をマスクとして多孔質絶縁膜２及びストップ膜３の一部を選択的に除去し、図３に示すように、多孔質絶縁膜２及びストップ膜３を貫通する配線溝４ａ，４ｂを形成する。
（ｂ）図４に示すように、多孔質絶縁膜２、ストップ膜３、配線溝４ａ，４ｂ上に、表面に凹凸を有する第１バリアメタル層５１０を成膜する。第１バリアメタル層５１０の成膜は、例えば、温度を３００℃以下とし、Ｔｉ、Ｎｂ、Ｔａ、Ｒｕ、Ｗ、これら２種以上からなる合金、及びこれらの窒化物、酸化物、炭化物等の化合物を用いて、スパッタ法により、配線溝４ａ，４ｂの側壁と接する部分の膜厚が１〜３ｎｍとなるように制御しながら行う。
（ｃ）引き続き、図５に示すように、第１バリアメタル層５１０の表面に、第１バリアメタル層５１０より膜密度の高い第２バリアメタル層５２０を形成する。第２バリアメタル層５２０の成膜は、例えば、温度を４００℃以下とし、Ｔｉ，Ｔａ，Ｒｕ，Ｗ，Ａｌ、これら２種以上からなる合金、及びこれらの窒化物、酸化物、炭化物等の化合物を用いて、ＣＶＤ法或いはＡＬＤ法等により、第１バリアメタル層５１０の側壁に接する部分の膜厚が１〜１０ｎｍとなるように制御しながら行う。この時、第２バリアメタル層５２ａ，５２ｂを成膜するための成膜ガスは、第１バリアメタル層５１０を介して多孔質絶縁膜２へ浸透する。この結果、成膜ガスに含まれる金属原子が多孔質絶縁膜２の細孔に固着され、導電性の金属浸透領域６ａ，６ｂが形成される。
（ｄ）図６に示すように、第２バリアメタル層５２０の表面に、電界めっき法等により金属膜７００を堆積する。ＣＭＰ法により、金属膜７００をストップ膜３の表面が露出されるまで研磨すれば、図１（ａ）に示すような半導体装置が完成する。
第１の実施の形態に係る半導体装置の製造方法によれば、ＣＶＤ法又はＡＬＤ法等により緻密な膜質の第２バリアメタル層５２ａ，５２ｂを成膜する前に、スパッタ法により第１バリアメタル層５１ａ，５１ｂを配線溝４ａ，４ｂ表面に形成する。スパッタ法により形成された第１バリアメタル層５１ａ，５１ｂは、第２バリアメタル層５２ａ，５２ｂより膜密度が低く、表面に表面に微小な凹凸を有する。このため、第１バリアメタル層５１ａ，５１ｂと第２バリアメタル層５２ａ、５２ｂとの濡れ性を向上させ、剥離を防止することができる。
また、膜密度の低い第１バリアメタル層５１ａ，５１ｂを形成した後に、ＣＶＤ法又はＡＬＤ法を用いて膜密度の高い第２バリアメタル層５２ａ，５２ｂを形成することにより、第２バリアメタル層５２ａ，５２ｂの成膜時のガスの多孔質絶縁膜２中への浸透量を調節できる。このため、外気や金属等の多孔質絶縁膜２中へ拡散を防止するための金属浸透領域６ａ，６ｂを、所望の膜厚に制御し、配線容量の増大を更に抑制することが可能となる。
なお、図２〜図６に例示する半導体装置の製造方法では、第１バリアメタル層５１ａ、５１ｂの膜厚ｔm，ｔnを１〜３ｎｍに制御し、第２バリアメタル層５２ａ，５２ｂの膜厚ｔs，ｔtを１〜１０ｎｍに制御することで、金属浸透領域６ａ，６ｂの膜厚ｔa，ｔbを、金属配線７ａ，７ｂの配線間最小距離Ｌの１／２０以下に制御している。
ここで、第１バリアメタル層５１ａ，５１ｂの膜厚ｔm，ｔnを１ｎｍ以上としたのは、スパッタ法により１ｎｍ堆積させた場合に、金属原子を１０原子層程度に堆積させることができ、所望の量の成膜ガスを原子層の隙間から多孔質絶縁膜２に浸透させることができるからである。一方、第１バリアメタル層５１ａ，５１ｂの膜厚ｔm，ｔnを３ｎｍ以下としたのは、３ｎｍ以上堆積させることにより膜密度が高くなるとともに原子間の隙間が小さくなるため、多孔質絶縁膜２中に所望量の成膜ガスを浸透させにくくなるからである。
また、金属浸透領域６ａ，６ｂの膜厚を、配線間最小距離Ｌの１／２０以下となるように制御することにより、動作上、隣接する配線間のリークの問題や、多孔質絶縁膜２中への金属材料の拡散による配線容量増大の問題やリークの問題が顕在化しない程度に抑制できる。この結果、信頼性の高い半導体装置が製造できる。
例えば、被誘電率が２．２で空孔率が３０％の多孔質絶縁膜２に対し、配線間最小距離を７０ｎｍとして、配線溝４ａ，４ｂを形成する。引き続き、室温において、Ｔｉを用いて配線溝４ａ，４ｂの側壁部分を１ｎｍ程度、底面部分を３ｎｍ程度となるように、スパッタ法により第１バリアメタル層５１ａ，５１ｂを形成する。その後、ＡＬＤ法により、２５０℃でＴａＮを用いて膜厚１ｎｍ程度に第２バリアメタル層５２ａ，５２ｂを成膜する。この結果、金属浸透領域６ａ，６ｂの膜厚の合計を配線間最小距離（７０ｎｍ）の１０分の１以下である、６．９ｎｍ程度に制御することが可能となる。
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置は、図７に示すように、バリアメタル層５ａ，５ｂのそれぞれが、第１バリアメタル層５１ａ，５１ｂ，第２バリアメタル層５２ａ，５２ｂ，及び第３バリアメタル層５３ａ，５３ｂの３層構造を備える点が、図１に示す半導体装置と異なる。
第３バリアメタル層５３ａ，５３ｂは、第２バリアメタル層５２ａ，５２ｂの表面にそれぞれ配置された、第２バリアメタル層５２ａ，５２ｂより膜密度の低い導電性膜である。第３バリアメタル層５３ａ，５３ｂは、表面に微細な凹凸を有している。第２バリアメタル層５２ａ，５２ｂの側壁に接する第３バリアメタル層５３ａ，５３ｂの膜厚ｔu，ｔvは、それぞれ１〜３ｎｍ程度である。第３バリアメタル層５３ａ，５３ｂの材料としては、Ｔｉ、Ｎｂ、Ｔａ、Ｒｕ、Ｗ、これら２種以上からなる合金、及びこれらの窒化物、酸化物、炭化物等の化合物が利用可能である。他は、第１の実施の形態に示す半導体装置と実質的に同様であるので、説明を省略する。
図７に示す半導体装置によれば、表面が平坦で緻密質な膜質の第２バリアメタル層５２ａ，５２ｂの表面に、第２バリアメタル層５２ａ，５２ｂより膜密度の低い第３バリアメタル層５３ａ，５３ｂが配置される。第３バリアメタル層５３ａ，５３ｂは、表面に微細な凹凸を有するため、表面が平坦な第２バリアメタル層５２ａ，５２ｂに比べて、バリアメタル層５ａ，５ｂと金属配線７ａ，７ｂとの密着性を向上させることができる。この結果、バリアメタル層５ａ，５ｂと金属配線７ａ，７ｂとの間の剥離を防止でき、信頼性が更に向上する。
次に、図８及び図９を用いて、第２の実施の形態に係る半導体装置の製造方法を説明する。第１バリアメタル層５１ａ，５１ｂの表面に第２バリアメタル層５２ａ，５２ｂを成膜するまでの工程は、図２〜図５に示す工程と同様である。
図８に示すように、第２バリアメタル層５２０の表面に、スパッタ法により第３バリアメタル層５３０を成膜する。第３バリアメタル層５３０の成膜は、例えば、温度を３００℃以下とし、Ｔｉ、Ｎｂ、Ｔａ、Ｒｕ、Ｗ及びこれら２種以上からなる合金、これらの窒化物、酸化物、炭化物等の化合物を用いて、スパッタ法により第２バリアメタル層５２ａ，５２ｂ表面の側壁に接する部分の膜厚ｔｕ，ｔvが１〜３ｎｍ程度となるように制御しながら行う。
図９に示すように、第３バリアメタル層５３０の表面に、電界めっき法等により金属膜７００を堆積する。ＣＭＰ法により、金属膜７００をストップ膜３の表面が露出されるまで研磨すれば、図７に示すような半導体装置が完成する。
第２の実施の形態に係る半導体装置の製造方法によれば、第２バリアメタル層５２ａ，５２ｂの表面に、表面に凹凸を有する第３バリアメタル層５３ａ，５３ｂを蒸着させることで、バリアメタル層５ａ，５ｂと金属配線７ａ，７ｂとの濡れ性を向上できる。この結果、バリアメタル層５ａ，５ｂと金属配線７ａ，７ｂとの剥離を防止でき、信頼性をより向上させることができる。
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
第１及び第２の実施の形態に係る半導体装置は、上述した構造に限られず、他にも様々な配線構造に採用可能である。例えば、図１０に示すように、多孔質絶縁膜２の一部に配線溝４ａ、４ｂを形成し、配線溝４ａ，４ｂと多孔質絶縁膜２との間に沿って金属浸透領域６ａ，６ｂが形成されていても構わない。
また、図１１に示すように、図１に示す半導体装置上に複数の絶縁膜を配置して、多層配線構造を構成することもできる。図１１に示す半導体装置は、半導体基板１Ａ上に配置された下層多孔質絶縁膜２Ａ及び下層ストップ膜３Ａに下層配線溝４Ａ，４Ｂが形成され、この下層配線溝４Ａ，４Ｂにそれぞれ下層バリアメタル層５Ａ，５Ｂが堆積される。下層バリアメタル層５Ａ，５Ｂは、第１下層バリアメタル層５１Ａ，５１Ｂ及び第２下層バリアメタル層５２Ａ，５２Ｂを有する。第１下層バリアメタル層５１Ａ，５１Ｂと下層多孔質絶縁膜２Ａとの接触面には、下層配線溝４Ａ，４Ｂに接する部分に沿って膜厚が１〜３.５ｎｍに制御された下層金属浸透領域６Ａ，６Ｂが配置される。
下層ストップ膜３Ａ上には、上層多孔質絶縁膜１２Ａ及び上層多孔質絶縁膜１２上の上層ストップ膜１３Ａが形成される。上層多孔質絶縁膜１２Ａ及び上層ストップ膜１３Ａの中には、ダマシン法等により形成された上層金属配線１７Ａ，１７Ｂ及び上層金属配線１７Ａ，１７Ｂの周囲を取り巻く上層バリアメタル層１５Ａ，１５Ｂが配置される。上層バリアメタル層１５Ａ，１５Ｂは、第１上層バリアメタル層１５１Ａ，１５１Ｂ及び第２上層バリアメタル層１５２Ａ，１５２Ｂを有する。第１上層バリアメタル層１５１Ａ，１５１Ｂと上層多孔質絶縁膜１２Ａとの接触面には、上層配線溝１４Ａ，１４Ｂの側壁に接する部分の膜厚が１〜３.５ｎｍに制御された上層金属浸透領域１６Ａ，１６Ｂが配置される。
また、上述した半導体装置の配線構造は、ロジックＬＳＩ、ＤＲＡＭ、ＳＲＡＭに代表されるメモリＬＳＩの他、ダイオード、ＩＧＢＴ、電界効果トランジスタ（ＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、バイポーラトランジスタ（ＢＪＴ）、静電誘導サイリスタ（ＳＩ）、ＧＴＯサイリスタ等の半導体素子上の多層配線構造に好適である。しかし、上述した半導体装置の構造及び製造方法は、半導体装置に限定されず，例えば液晶装置，磁気記録媒体，光記録媒体，薄膜磁気ヘッド，超伝導素子等の電子装置に利用可能であることは勿論である。例えば，薄膜磁気ヘッドの製造工程は，工程数は少ないものの，半導体集積回路と同様なＣＶＤ工程，フォトリソグラフィ工程，エッチング工程等の繰り返しからなるものであり，本発明の構造及び製造方法が適用できることは容易に理解できるであろう。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
図１（ａ）は、本発明の第１の実施の実施の形態に係る半導体装置の一例を示し、図１（ｂ）は、図１（ａ）の点線部分の拡大図である。 本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その３）である。 本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その４）である。 本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その５）である。 本発明の第２の実施の形態に係る半導体装置の一例を示す断面図である。 本発明の第２の実施の形態に係る半導体装置の製造方法（その１）を示す工程断面図である。 本発明の第２の実施の形態に係る半導体装置の製造方法（その２）を示す工程断面図である。 本発明のその他の実施の形態に係る半導体装置の一例（その１）を示す断面図である。 本発明のその他の実施の形態に係る半導体装置の一例（その２）を示す断面図である。
符号の説明
１…半導体基板
２…多孔質絶縁膜
３…ストップ膜
４ａ，４ｂ…配線溝
５ａ，５ｂ…バリアメタル層
６ａ，６ｂ…金属浸透領域
７ａ，７ｂ…金属配線
５１ａ，５１ｂ…第１バリアメタル層
５２ａ，５２ｂ…第２バリアメタル層
５３ａ，５３ｂ…第３バリアメタル層

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に配置され、配線溝を有し、比誘電率が３以下の多孔質絶縁膜と、
    前記配線溝の表面に沿って形成され、互いに膜密度の異なる複数の膜を有するバリアメタル層と、
    前記バリアメタル層と接する前記多孔質絶縁膜中に形成された金属浸透領域と、
    前記バリアメタル層を介して前記配線溝中に埋め込まれた金属配線
    とを備えることを特徴とする半導体装置。
  2. 前記バリアメタル層は、
    前記配線溝の表面に形成された第１バリアメタル層と、
    前記第１バリアメタル層の表面に形成された前記第１バリアメタル層より緻密質の第２バリアメタル層
    とを含むことを特徴とする請求項１に記載の半導体装置。
  3. 前記バリアメタル層は、前記第２バリアメタル層表面に形成された前記第２バリアメタル層より膜密度の低い第３バリアメタル層を更に含むことを特徴とする請求項２に記載の半導体装置。
  4. 半導体基板上に、比誘電率が３以下の多孔質絶縁膜を形成するステップと、
    前記多孔質絶縁膜中に配線溝を形成するステップと、
    前記配線溝の表面に、互いに膜密度の異なる複数の膜を有するバリアメタル層を形成するステップと、
    前記バリアメタル層と接する前記多孔質絶縁膜中に金属浸透領域を形成するステップと、
    前記バリアメタル層を介して前記配線溝の中に金属配線を形成するステップ
    とを備えることを特徴とする半導体装置の製造方法。
  5. 前記第１バリアメタル層は、スパッタリングにより形成され、前記第２バリアメタル層は、化学気相成長法及び原子層堆積法のいずれかにより形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
JP2005002637A 2005-01-07 2005-01-07 半導体装置及び半導体装置の製造方法 Abandoned JP2006190884A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005002637A JP2006190884A (ja) 2005-01-07 2005-01-07 半導体装置及び半導体装置の製造方法
US11/218,722 US20060154464A1 (en) 2005-01-07 2005-09-06 Semiconductor device and a method of fabricating a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005002637A JP2006190884A (ja) 2005-01-07 2005-01-07 半導体装置及び半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2006190884A true JP2006190884A (ja) 2006-07-20

Family

ID=36653821

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005002637A Abandoned JP2006190884A (ja) 2005-01-07 2005-01-07 半導体装置及び半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20060154464A1 (ja)
JP (1) JP2006190884A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010177305A (ja) * 2009-01-28 2010-08-12 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
US9006900B2 (en) 2013-03-11 2015-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with advanced pad structure resistant to plasma damage and method for forming the same
KR20160124001A (ko) 2015-04-16 2016-10-26 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070126120A1 (en) * 2005-12-06 2007-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
US7417321B2 (en) * 2005-12-30 2008-08-26 Taiwan Semiconductor Manufacturing Co., Ltd Via structure and process for forming the same
US20070189067A1 (en) * 2006-02-15 2007-08-16 Francis Goodwin Dynamic memory
US20070278682A1 (en) * 2006-05-31 2007-12-06 Chung-Chi Ko Self-assembled mono-layer liner for cu/porous low-k interconnections
JP5194393B2 (ja) * 2006-06-23 2013-05-08 東京エレクトロン株式会社 半導体装置の製造方法
KR100782487B1 (ko) * 2006-08-21 2007-12-05 삼성전자주식회사 보이드 한정 구조체들, 상기 보이드 한정 구조체들을가지는 반도체 장치들 및 그들의 형성방법들
US7466027B2 (en) * 2006-09-13 2008-12-16 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structures with surfaces roughness improving liner and methods for fabricating the same
KR100808601B1 (ko) * 2006-12-28 2008-02-29 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체 소자의 다층 금속배선형성방법
US7704884B2 (en) * 2008-04-11 2010-04-27 Micron Technology, Inc. Semiconductor processing methods

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6482733B2 (en) * 2000-05-15 2002-11-19 Asm Microchemistry Oy Protective layers prior to alternating layer deposition
US6586334B2 (en) * 2000-11-09 2003-07-01 Texas Instruments Incorporated Reducing copper line resistivity by smoothing trench and via sidewalls
US6537896B1 (en) * 2001-12-04 2003-03-25 Lsi Logic Corporation Process for treating porous low k dielectric material in damascene structure to form a non-porous dielectric diffusion barrier on etched via and trench surfaces in the porous low k dielectric material
US6528409B1 (en) * 2002-04-29 2003-03-04 Advanced Micro Devices, Inc. Interconnect structure formed in porous dielectric material with minimized degradation and electromigration
KR100465058B1 (ko) * 2002-12-26 2005-01-05 매그나칩 반도체 유한회사 반도체 소자의 장벽 금속층 형성 방법
US6952052B1 (en) * 2004-03-30 2005-10-04 Advanced Micro Devices, Inc. Cu interconnects with composite barrier layers for wafer-to-wafer uniformity
KR100590386B1 (ko) * 2004-04-20 2006-06-19 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성 방법
US7015150B2 (en) * 2004-05-26 2006-03-21 International Business Machines Corporation Exposed pore sealing post patterning

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010177305A (ja) * 2009-01-28 2010-08-12 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
US9006900B2 (en) 2013-03-11 2015-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with advanced pad structure resistant to plasma damage and method for forming the same
KR101524920B1 (ko) * 2013-03-11 2015-06-01 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 플라즈마 손상에 대해 저항하는 진보된 패드 구조물을 갖는 반도체 디바이스 및 이의 형성 방법
US9385081B2 (en) 2013-03-11 2016-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with advanced pad structure resistant to plasma damage and method for forming the same
US9666545B2 (en) 2013-03-11 2017-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with advanced pad structure resistant to plasma damage and metnod for forming same
KR20160124001A (ko) 2015-04-16 2016-10-26 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법
JP2016207722A (ja) * 2015-04-16 2016-12-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20060154464A1 (en) 2006-07-13

Similar Documents

Publication Publication Date Title
US8178437B2 (en) Barrier material and process for Cu interconnect
JP3778487B2 (ja) 金属キャパシタの形成方法
US7052990B2 (en) Sealed pores in low-k material damascene conductive structures
KR101456780B1 (ko) 향상된 증착 선택도를 위한 캡핑층
JP3031301B2 (ja) 銅配線構造およびその製造方法
KR20050106504A (ko) 장벽-라이닝된 개구부를 갖는 반도체 소자 제조 방법
JP5385610B2 (ja) 相互接続構造体の形成方法
JP2006190884A (ja) 半導体装置及び半導体装置の製造方法
US20080054454A1 (en) Semiconductor device and method for manufacturing semiconductor device
KR20070063499A (ko) 반도체 장치 및 반도체 장치의 제조 방법
EP1610376A1 (en) Semiconductor device
US20060261483A1 (en) Semiconductor device and method for manufacturing the same
JP2005005383A (ja) 半導体装置および半導体装置の製造方法
JP2008147562A (ja) 半導体装置の製造方法及び半導体装置
US10825720B2 (en) Single trench damascene interconnect using TiN HMO
JP2005203568A (ja) 半導体装置の製造方法及び半導体装置
US12400875B2 (en) Film deposition for patterning process
JP2005129937A (ja) 低ｋ集積回路相互接続構造
JP4447433B2 (ja) 半導体装置の製造方法及び半導体装置
US7026225B1 (en) Semiconductor component and method for precluding stress-induced void formation in the semiconductor component
JP2005340601A (ja) 半導体装置の製造方法及び半導体装置
US12438039B2 (en) Air gap in beol interconnect
CN100481383C (zh) 用于制造半导体器件的方法和半导体器件
US20240153864A1 (en) Metallization levels with skip via and dielectric layer
JP2011109036A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071012

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20080307