KR100590386B1 - 반도체 소자의 금속배선 형성 방법 - Google Patents

반도체 소자의 금속배선 형성 방법 Download PDF

Info

Publication number
KR100590386B1
KR100590386B1 KR1020040027106A KR20040027106A KR100590386B1 KR 100590386 B1 KR100590386 B1 KR 100590386B1 KR 1020040027106 A KR1020040027106 A KR 1020040027106A KR 20040027106 A KR20040027106 A KR 20040027106A KR 100590386 B1 KR100590386 B1 KR 100590386B1
Authority
KR
South Korea
Prior art keywords
porous dielectric
film
metal
dielectric film
semiconductor device
Prior art date
Application number
KR1020040027106A
Other languages
English (en)
Other versions
KR20050101873A (ko
Inventor
조일현
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040027106A priority Critical patent/KR100590386B1/ko
Priority to US10/878,360 priority patent/US6982224B2/en
Publication of KR20050101873A publication Critical patent/KR20050101873A/ko
Application granted granted Critical
Publication of KR100590386B1 publication Critical patent/KR100590386B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47J—KITCHEN EQUIPMENT; COFFEE MILLS; SPICE MILLS; APPARATUS FOR MAKING BEVERAGES
    • A47J27/00—Cooking-vessels
    • A47J27/04—Cooking-vessels for cooking food in steam; Devices for extracting fruit juice by means of steam ; Vacuum cooking vessels
    • A47J27/05—Tier steam-cookers, i.e. with steam-tight joints between cooking-vessels stacked while in use
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47J—KITCHEN EQUIPMENT; COFFEE MILLS; SPICE MILLS; APPARATUS FOR MAKING BEVERAGES
    • A47J27/00—Cooking-vessels
    • A47J27/04—Cooking-vessels for cooking food in steam; Devices for extracting fruit juice by means of steam ; Vacuum cooking vessels
    • A47J2027/043—Cooking-vessels for cooking food in steam; Devices for extracting fruit juice by means of steam ; Vacuum cooking vessels for cooking food in steam
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47J—KITCHEN EQUIPMENT; COFFEE MILLS; SPICE MILLS; APPARATUS FOR MAKING BEVERAGES
    • A47J27/00—Cooking-vessels
    • A47J27/002—Construction of cooking-vessels; Methods or processes of manufacturing specially adapted for cooking-vessels
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47J—KITCHEN EQUIPMENT; COFFEE MILLS; SPICE MILLS; APPARATUS FOR MAKING BEVERAGES
    • A47J36/00—Parts, details or accessories of cooking-vessels
    • A47J36/06—Lids or covers for cooking-vessels
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S220/00—Receptacles
    • Y10S220/912—Cookware, i.e. pots and pans
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/96—Porous semiconductor

Abstract

다공성 유전막을 금속배선간 절연막으로 이용하는 반도체 소자의 금속배선 형성 방법에 있어서, 기공에 의해 상기 다공성 유전막 상에 확산방지막이 불량하게 형성되는 것을 방지할 수 있는 방법을 제공한다. 이 방법은, 반도체 기판 상에 금속배선간 절연막으로서 다공성 유전막을 형성하고, 상기 다공성 유전막을 선택적으로 식각하여 금속배선 영역을 정의하는 개구부를 형성한다. 상기 개구부의 측벽에 노출된 상기 다공성 유전막의 기공들에 막음입자들(sealing particles)을 침투시키고, 상기 막음 입자들을 뭉치기 위한 열처리를 실시하여 상기 개구부 측벽에 노출된 상기 다공성 유전막의 기공들의 입구를 막는다. 상기 개구부의 저면 및 측벽 상에 확산방지막을 형성하고, 상기 확산방지막 상에 금속막을 형성한다. 이후, 상기 다공성 유전막의 표면이 노출될 때까지 상기 금속막 및 상기 확산방지막을 연마하여 상기 개구부 내에 금속배선을 형성한다.
반도체 소자, 금속배선, 다공성 유전막, 기공, 막음

Description

반도체 소자의 금속배선 형성 방법{Method for forming metal wire of semiconductor device}
도 1은 종래 기술에 따른 Cu 배선 형성시 다공성 유전막 내로 Cu가 확산됨을 보이는 SEM 사진이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성 방법을 보이는 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
100: 반도체 기판 110: 식각정지막
120: 다공성 유전막 130: 금속입자
131: 뭉쳐진 금속입자 140: 확산방지막
150: 금속막
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 금속배선 형성 방법에 관한 것이다.
반도체 메모리 소자의 집적도가 높아짐에 따라 금속배선이 다층화되어가고 있으며, 소자의 동작속도는 금속배선간 RC 지연(delay)에 의한 영향을 받게 된다. RC 지연은 금속배선들과 절연막 사이의 기생 캐패시턴스(C)에 의한 신호전달지연 현상이다. RC 지연의 크기는 금속배선들의 비저항과 배선간 절연막의 유전률에 의존한다. 따라서, 비저항이 작은 물질로 금속배선을 형성하고, 유전률이 낮은 물질로 배선간 절연막을 형성함으로써 RC 지연을 줄일 수 있다.
RC 지연을 줄이기 위해 금속배선을 Cu막으로 형성하고, 배선간 절연막을 다공성 유전막으로 형성하는 방법이 이용되고 있다. Cu배선은 주로 다마신 공정을 이용하여 형성한다. 다마신 공정은 배선간 절연막 내에 정의된 배선 영역에 Cu막 등의 금속막을 채우는 과정으로 이루어진다.
한편, 상기 Cu막을 형성하기 전, Cu의 확산을 방지하기 위하여 확산방지막을 형성한다. 그러나, 다공성 유전막 상에 확산방지막을 형성할 경우, 다공성 유전막 표면에 노출된 기공으로 인하여 확산방지막이 연속적으로 이어지지 않고 끊기거나 얇게 형성된다. 이에 따라, 다공성 유전막 상에 형성되는 확산방지막의 특성이 저하되는 문제점이 있다. 즉, 불량하게 형성된 확산방지막은 Cu배선 내의 Cu가 다공성 유전막 내부로 확산되는 것을 효과적으로 방지하지 못한다. 더욱이, 바이어스 써멀 스트레스(bias thermal stress, BTS)가 가해질 경우, Cu가 보다 쉽게 다공성 유전막의 측벽쪽으로 빠져나가 블량(fail)이 발생한다. 즉, 도 1에 보이는 바와 같 이, 다공성 유전막 내에 정의된 배선 영역에 다마신 공정으로 Cu배선을 형성하고, BTS가 가해질 경우 Cu의 확산이 일어나 불량이 발생한다.
상술한 문제점을 해결하기 위한 본 발명의 목적은, 다공성 유전막 상에 확산방지막이 불량하게 형성되는 것을 방지할 수 있는, 반도체 소자의 금속배선 형성 방법을 제공하는데 있다.
본 발명의 일 양태에 따른 반도체 소자의 금속배선 형성 방법은, 반도체 기판 상에 금속배선간 절연막으로서 다공성 유전막을 형성하는 단계; 상기 다공성 유전막을 선택적으로 식각하여 금속배선 영역을 정의하는 개구부를 형성하는 단계; 상기 개구부의 측벽에 노출된 상기 다공성 유전막의 기공들에 막음입자들(sealing particles)을 침투시키는 단계; 상기 막음 입자들을 뭉치기 위한 열처리를 실시하여, 상기 개구부 측벽에 노출된 상기 다공성 유전막의 기공들의 입구를 막는 단계; 상기 개구부의 저면 및 측벽 상에 확산방지막을 형성하는 단계; 상기 확산방지막 상에 금속막을 형성하는 단계; 및 상기 다공성 유전막의 상부면이 노출될 때까지 상기 금속막 및 상기 확산방지막을 연마하여, 상기 개구부 내에 금속배선을 형성하는 단계를 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예들을 상세히 설명한다. 그러 나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그들 사이에 다른 막이 개재되어질 수도 있다.
도 2a를 참조하면, 하부구조를 포함하는 반도체 기판(100) 상에 다공성 유전막(120)을 형성한다. 상기 다공성 유전막(120)은 유전막 내부에 다수의 기공(pore,121)을 갖는다. 상기 다공성 유전막(120)의 표면에는 기공의 입구들(A)이 노출된다. 본 발명의 실시예에 따라, 다공성 유전막(120) 내에 금속배선 영역을 정의하는 개구부(T)를 형성할 수 있다. 상기 개구부(T)는, 상기 반도체 기판(100) 상에 식각정지막(110) 및 다공성 유전막(120)을 형성하고, 상기 다공성 유전막(120) 및 상기 식각정지막(110)을 선택적으로 식각하여 형성할 수 있다. 상기 개구부(T)의 측면에는 상기 다공성 유전막(120)의 기공의 입구들(A)이 노출된다. 한편, 상기 개구부는 트렌치 및 상기 트렌치와 연결되는 비아를 포함할 수 있다. 즉, 본 발명은 듀얼 다마신 구조에 이용될 수도 있다.
RC 지연을 고려하여, 상기 다공성 유전막(120)은 유전률이 2.5 이하인 저유 전 물질로 형성하는 것이 바람직하다. 다공성 유전막(120)은 다양한 방법으로 형성할 수 있다. 예로서, 졸(sol) 상태의 물질을 큐어링(curing)하여 막 내부에 10 ㎚ 내지 30 ㎚ 크기의 기공들을 갖는 다공성 유전막을 형성할 수 있다. 또는, TEOS(tetraethoxysilane) 파티클 간의 결합을 형성시킨 후 용매를 급격히 빼내어 다공성 구조를 갖는 유전막을 형성할 수도 있다.
상기 식각정지막(110)은 상기 다공성 유전막(120)에 대해 식각선택률이 높지 않은 물질로 형성한다. 상기 다공성 유전막(120)을 실리콘산화막계 물질로 형성할 경우, 상기 식각정지막(120)은 실리콘질화막계 물질로 형성할 수 있다.
도 2b를 참조하면, 상기 다공성 유전막(120)의 표면에 노출된 기공(121)의 입구들(A)에 막음입자들(sealing particles)로서 금속입자들(metallic particles, 130)을 침투시킨다. 즉, 금속입자들(130)을 포함하는 용액(solution)을 상기 다공성 유전막(120)에 함침시켜(impregnating), 다공성 유전막(120)의 표면에 노출된 기공의 입구들(A)에 금속입자들(130)을 침투시킨다. H2PtCl6,RuCl3 및 PdCl 2 중 적어도 어느 하나가 용해된 용액 이용하여, 기공의 입구들(A)에 Pt, Ru 및 Pd 중에서 선택된 어느 한종류의 금속입자들(130)을 침투시킬 수 있다.
상기 용액을 다공성 유전막(120)에 함침시킨 후, 100 ℃ 내지 300 ℃ 온도로 1차 열처리를 실시할 수도 있다.
도2c를 참조하면, 열처리 챔버(도시하지 않음) 상기 반도체 기판(100)을 옮키고, 2차 열처리 공정을 실시한다. 상기 열처리는 N2, Ar, H2 또는 He 가스 분위기 에서 200 ℃ 내지 600 ℃ 온도로 실시할 수 있다. 고온에서 실시되는 상기 2차 열처리에 의해, 도 2d에 보이는 바와 같이 기공의 입구(A)에서 금속입자들의 뭉침(agglomeration)이 일어난다. 뭉쳐진 금속입자들(131)에 의해 다공성 유전막(120) 표면에 노출된 기공의 입구(A)가 막혀진다(sealing).
도 2e를 참조하면, 상기 다공성 유전막(120) 상에 확산방지막(140) 및 금속막(150)을 차례로 형성하고, 이어서, 상기 다공성 유전막(120)이 노출될 때까지 연마공정을 실시한다. 상기 확산방지막(140)은 다공성 유전막(120) 표면에 노출된 기공(121)의 입구들이 막혀진 상태에서 상기 확산방지막(140)이 형성된다. 따라서, 확산방지막(140)은 끊어지지 않고 양호하게 형성될 수 있다. 본 발명의 실시예에서 상기 금속막(150)은 Cu막으로 형성하고, 상기 확산방지막은 Ta막 또는 TaN막으로 형성한다.
전술한 바와 같이 이루어지는 본 발명은, 금속배선 형성 영역을 이루는 개구부 측벽에 노출된 다공성 유전막의 기공의 입구들에 막음입자들을 침투시키고, 열처리를 실시하여 막음입자들을 뭉쳐(agglomerating) 기공의 입구들을 막은 다음, 확산방지막을 형성한다. 이에 따라, 다공성 유전막 표면에 확산방지막을 끊김없이 양호하게 형성할 수 있다. 이에 따라, 금속배선 내의 금속원소가 확산됨에 따른 소자의 신뢰성 저하를 방지할 수 있다.
본 발명은 구체적인 실시예에 대해서만 상세히 설명하였지만 본 발명의 기술 적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (12)

  1. 반도체 기판 상에 금속배선간 절연막으로서 다공성 유전막을 형성하는 단계;
    상기 다공성 유전막을 선택적으로 식각하여 금속배선 영역을 정의하는 개구부를 형성하는 단계;
    상기 개구부의 측벽에 노출된 상기 다공성 유전막의 기공들에 금속입자들을 침투시키는 단계;
    상기 금속입자들을 뭉치기 위한 열처리를 실시하여, 상기 개구부 측벽에 노출된 상기 다공성 유전막의 기공들의 입구를 막는 단계;
    상기 개구부의 저면 및 측벽 상에 확산방지막을 형성하는 단계;
    상기 확산방지막 상에 금속막을 형성하는 단계; 및
    상기 다공성 유전막의 상부면이 노출될 때까지 상기 금속막 및 상기 확산방지막을 연마하여, 상기 개구부 내에 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 개구부 측벽에 노출된 상기 다공성 유전막의 기공들에 금속입자들을 침투시키는 단계는,
    상기 금속입자들을 포함하는 용액을 상기 다공성 유전막에 함침시키는 단계; 및
    상기 용액이 함침된 상기 다공성 유전막을 열처리하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법.
  3. 제 2 항에 있어서,
    상기 다공성 유전막의 유전률은 2.5를 넘지않는 반도체 소자의 금속배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 용액이 함침된 상기 다공성 유전막은 100 ℃ 내지 300 ℃ 온도에서 열처리하는 반도체 소자의 금속배선 형성 방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 금속입자들은 Pt, Ru 및 Pd 중 어느 하나로 구성되는 반도체 소자의 금속배선 형성 방법.
  7. 제 1 항에 있어서,
    상기 금속입자들을 포함하는 용액에는 H2PtCl6, RuCl3 및 PdCl2 중 어느 하나 또는 둘 이상이 포함되는 반도체 소자의 금속배선 형성 방법.
  8. 제 1 항에 있어서,
    상기 금속입자들을 뭉치기 위한 열처리는 200 ℃ 내지 600 ℃ 온도에서 실시하는 반도체 소자의 금속배선 형성 방법.
  9. 제 1 항에 있어서,
    상기 금속입자들을 뭉치기 위한 열처리는 N2, Ar, H2 또는 He 가스 분위기에서 실시하는 반도체 소자의 금속배선 형성 방법.
  10. 제 1 항에 있어서,
    상기 금속막은 Cu막으로 형성하는 반도체 소자의 금속배선 형성 방법.
  11. 제 1 항에 있어서,
    상기 확산방지막은 Ta 또는 TaN으로 형성하는 반도체 소자의 금속배선 형성 방법.
  12. 제 1 항에 있어서,
    상기 개구부는 트렌치 및 상기 트렌치와 연결된 비아를 포함하는 반도체 소자의 금속배선 형성 방법.
KR1020040027106A 2004-04-20 2004-04-20 반도체 소자의 금속배선 형성 방법 KR100590386B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040027106A KR100590386B1 (ko) 2004-04-20 2004-04-20 반도체 소자의 금속배선 형성 방법
US10/878,360 US6982224B2 (en) 2004-04-20 2004-06-29 Method for forming metal wires in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040027106A KR100590386B1 (ko) 2004-04-20 2004-04-20 반도체 소자의 금속배선 형성 방법

Publications (2)

Publication Number Publication Date
KR20050101873A KR20050101873A (ko) 2005-10-25
KR100590386B1 true KR100590386B1 (ko) 2006-06-19

Family

ID=35096827

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040027106A KR100590386B1 (ko) 2004-04-20 2004-04-20 반도체 소자의 금속배선 형성 방법

Country Status (2)

Country Link
US (1) US6982224B2 (ko)
KR (1) KR100590386B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006190884A (ja) * 2005-01-07 2006-07-20 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP4630756B2 (ja) * 2005-08-05 2011-02-09 パナソニック株式会社 半導体装置及びその製造方法
KR102341710B1 (ko) 2014-11-25 2021-12-22 삼성전자주식회사 다공성 절연막의 처리 방법 및 이를 이용한 반도체 소자의 제조 방법
JP6875152B2 (ja) * 2017-03-03 2021-05-19 レール・リキード−ソシエテ・アノニム・プール・レテュード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード 多孔質膜封孔方法および多孔質膜封孔用材料

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100398037B1 (ko) * 2000-12-05 2003-09-19 주식회사 하이닉스반도체 플래쉬 메모리 제조 방법
KR100434188B1 (ko) * 2001-08-28 2004-06-04 삼성전자주식회사 장벽 금속층 적층 방법

Also Published As

Publication number Publication date
US20050233579A1 (en) 2005-10-20
KR20050101873A (ko) 2005-10-25
US6982224B2 (en) 2006-01-03

Similar Documents

Publication Publication Date Title
US7094689B2 (en) Air gap interconnect structure and method thereof
US6080655A (en) Method for fabricating conductive components in microelectronic devices and substrate structures thereof
US7285474B2 (en) Air-gap insulated interconnections
US7037851B2 (en) Methods for selective integration of airgaps and devices made by such methods
US20040232552A1 (en) Air gap dual damascene process and structure
US20120032344A1 (en) Semiconductor device and method of manufacturing semiconductor device
US6756672B1 (en) Use of sic for preventing copper contamination of low-k dielectric layers
KR100266749B1 (ko) 반도체 장치의 콘택 플러그 형성 방법
US6365971B1 (en) Unlanded vias with a low dielectric constant material as an intraline dielectric
US20190237356A1 (en) Air gap formation in back-end-of-line structures
US6677679B1 (en) Use of SiO2/Sin for preventing copper contamination of low-k dielectric layers
US6663787B1 (en) Use of ta/tan for preventing copper contamination of low-k dielectric layers
US7781301B2 (en) Method of fabricating semiconductor device
JP4401022B2 (ja) 半導体装置を製造する方法
US6046106A (en) High density plasma oxide gap filled patterned metal layers with improved electromigration resistance
WO2004023542A1 (ja) 半導体装置及びその製造方法
KR100590386B1 (ko) 반도체 소자의 금속배선 형성 방법
US6391757B1 (en) Dual damascene process
KR19980071288A (ko) 구리 상호결선 기술
KR100960934B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
JP2000003961A (ja) 集積回路およびその製造方法
US6465361B1 (en) Method for preventing damage of low-k dielectrics during patterning
KR100914976B1 (ko) 반도체 소자의 제조방법
JP3488146B2 (ja) 半導体装置及びその製造方法
US7037825B2 (en) Damascene method capable of avoiding copper extrusion

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130524

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140519

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150518

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160518

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170529

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180517

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190516

Year of fee payment: 14