KR102341710B1 - 다공성 절연막의 처리 방법 및 이를 이용한 반도체 소자의 제조 방법 - Google Patents

다공성 절연막의 처리 방법 및 이를 이용한 반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR102341710B1
KR102341710B1 KR1020140165321A KR20140165321A KR102341710B1 KR 102341710 B1 KR102341710 B1 KR 102341710B1 KR 1020140165321 A KR1020140165321 A KR 1020140165321A KR 20140165321 A KR20140165321 A KR 20140165321A KR 102341710 B1 KR102341710 B1 KR 102341710B1
Authority
KR
South Korea
Prior art keywords
precursor
insulating film
porous insulating
sealing
treating
Prior art date
Application number
KR1020140165321A
Other languages
English (en)
Other versions
KR20160062797A (ko
Inventor
임태진
토마스 오신다
김병희
안상훈
이내인
전기영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140165321A priority Critical patent/KR102341710B1/ko
Priority to US14/847,130 priority patent/US9576848B2/en
Publication of KR20160062797A publication Critical patent/KR20160062797A/ko
Application granted granted Critical
Publication of KR102341710B1 publication Critical patent/KR102341710B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02219—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen
    • H01L21/02222—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen the compound being a silazane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/0231—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to electromagnetic radiation, e.g. UV light
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02359—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the surface groups of the insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric

Abstract

다공성 절연막의 처리 방법 및 이를 이용한 반도체 소자의 제조 방법이 제공된다. 본 발명의 실시예에 따른 다공성 절연막의 처리 방법은 개구부를 갖는 다공성 절연막이 형성된 기판을 준비하는 것, 상기 다공성 절연막은 상기 개구부에 의해 노출되는 복수의 기공들을 포함하고, 상기 기판 상에 제1 전구체를 공급하여 상기 노출된 기공들을 실링하는 제1 서브 실링막을 형성하는 것 및 상기 제1 서브 실링막 상에 제2 전구체를 공급하여 상기 제1 서브 실링막을 덮는 제2 서브 실링막을 형성하는 것을 포함하고, 상기 제1 및 제2 전구체들 각각은 실리콘을 포함하되, 상기 제2 전구체는 상기 제1 전구체보다 작은 분자량을 갖는다.

Description

다공성 절연막의 처리 방법 및 이를 이용한 반도체 소자의 제조 방법{Method of treating a porous dielectric layer and method of fabricating semiconductor device using the same}
본 발명은 다공성 절연막의 처리 방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것으로, 상세하게는 복수의 기공들을 갖는 low-k 절연막의 처리 방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다.
최근 반도체 장치가 미세화, 대용량화 및 고집적화됨에 따라, 반도체 장치 내의 금속 배선의 좁은 피치화가 진행되고 있다. 이에 따라, 반도체 장치의 캐패시턴스가 증가하여, 반도체 장치의 동작 속도가 느려지는 문제가 제기되고 있다. 이러한 문제점을 해결하기 위하여, 저저항 구리 배선과 및 저유전율의 유전체의 연구 등 반도체 장치의 캐패시턴스를 감소시키려는 다양한 시도들이 진행되고 있다.
본 발명이 해결하고자 하는 과제는 유전 상수를 낮추기 위한 다공성 절연막의 처리 방법을 제공하는 데 있다.
본 발명의 해결하고자 하는 다른 과제는 전기적 특성이 개선된 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 다공성 절연막의 처리 방법은 개구부를 갖는 다공성 절연막이 형성된 기판을 준비하는 것, 상기 다공성 절연막은 상기 개구부에 의해 노출되는 복수의 기공들을 포함하고; 상기 기판 상에 제1 전구체를 공급하여 상기 노출된 기공들을 실링하는 제1 서브 실링막을 형성하는 것; 및 상기 제1 서브 실링막 상에 제2 전구체를 공급하여 상기 제1 서브 실링막을 덮는 제2 서브 실링막을 형성하는 것을 포함하고, 상기 제1 및 제2 전구체들 각각은 실리콘을 포함하되, 상기 제2 전구체는 상기 제1 전구체보다 작은 분자량을 갖는다.
일 실시예에 따르면, 상기 제1 전구체는 시클로 실라잔 계열의 물질 또는 시클로 실록산 계열의 물질을 포함하고, 상기 제2 전구체는 실란 계열의 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 전구체가 시클로 실라잔 계열의 물질을 포함하는 경우, 상기 제1 전구체는 하기 화학식 1로 표현되는 물질을 포함할 수 있다.
[화학식 1]
Figure 112014114018240-pat00001
상기 화학식 1에서, a는 3 또는 4의 정수이고, R1은 수소 또는 메틸기이며, R2 및 R3는 각각 독립적으로 탄소수 1 내지 6의 알킬기, 알켄기 및 아릴기 중 어느 하나이다.
일 실시예에 따르면, 상기 시클로 실라잔 계열의 물질은 헥사메틸-시클로트리실라잔(hexamethyl-cyclotrisilazane), 옥타메틸-시클로테트라실라잔(octamethyl-cyclotetrasilazane), 테트라메틸-테트라비닐-테트라실라잔(tetramethyl-tetravinyl-tetrasilazane), 또는 헥사페닐-시클로트리실라잔(hexaphenyl-cyclotrisilazane)을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 전구체가 시클로 실록산 계열의 물질을 포함하는 경우, 상기 제1 전구체는 하기 화학식 2로 표현되는 물질을 포함할 수 있다.
[화학식 2]
Figure 112014114018240-pat00002
상기 화학식 2에서, b는 3 또는 4의 정수이고, R4 및 R5 각각 독립적으로 탄소수 1 내지 6의 알킬기, 알켄기 및 아릴기 중 어느 하나이다.
일 실시예에 따르면, 상기 시클로 실록산 계열의 물질은 옥타메틸-시클로테트라실록산(octamethyl-cyclotetrasiloxane), 테트라메틸-테트라페닐-시클로테트라실록산(tetramethyl-tetraphenyl-cyclotetrasiloxane) 또는 옥타페닐-시클로테트라실록산(octaphenyl-cyclotetrasiloxane)를 포함할 수 있다.
일 실시예에 따르면, 상기 실란 계열의 물질은 실란, 디실란, 메틸실란, 디메틸실란, 트리메틸실란 또는 테트라메틸실란 중 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 상기 제1 전구체는 200 내지 800의 분자량을 갖고, 상기 제2 전구체는 100 이하의 분자량을 가질 수 있다.
일 실시예에 따르면, 상기 제2 전구체는 상기 제1 전구체가 분해되어 공급되는 것일 수 있다.
일 실시예에 따르면, 상기 제1 서브 실링막의 형성 전에, 상기 기판 상에 전처리 공정을 수행하는 것을 더 포함하되, 상기 전처리 공정을 수행하는 것은, 상기 기판 상에 수소 함유 가스를 공급하는 것 및 상기 기판 상에 UV를 조사하는 것을 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 상기 제1 서브 실링막의 형성 전에, 상기 기판 상에 전처리 공정을 수행하는 것을 더 포함하되, 상기 전처리 공정을 수행하는 것은, 상기 기판 상에 수소 함유 가스를 공급하는 것 및 상기 기판 상에 UV를 조사하는 것을 포함한다.
일 실시예에 따르면, 상기 시클로 실라잔 계열의 물질은 헥사메틸-시클로트리실라잔(hexamethyl-cyclotrisilazane), 옥타메틸-시클로테트라실라잔(octamethyl-cyclotetrasilazane), 테트라메틸-테트라비닐-테트라실라잔(tetramethyl-tetravinyl-tetrasilazane), 또는 헥사페닐-시클로트리실라잔(hexaphenyl-cyclotrisilazane)을 포함하고, 상기 시클로 실록산 계열의 물질은 옥타메틸-시클로테트라실록산(octamethyl-cyclotetrasiloxane), 테트라메틸-테트라페닐-시클로테트라실록산(tetramethyl-tetraphenyl-cyclotetrasiloxane) 또는 옥타페닐-시클로테트라실록산(octaphenyl-cyclotetrasiloxane)을 포함할 수 있다.
일 실시예에 따르면, 상기 실리콘 함유 전구체는, 상기 시클로 실라잔 계열의 물질이 분해된 것 또는 상기 시클로 실록산 계열의 물질이 분해된 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 전구체는 200 내지 800의 분자량을 갖고, 상기 제2 전구체는 100 이하의 분자량을 가질 수 있다.
일 실시예에 따르면, 상기 다공성 절연막은 상기 개구부에 의해 노출되는 복수의 기공들을 포함하고, 상기 실링막은, 상기 노출된 복수의 기공들을 실링하는 제1 서브 실링막, 및 상기 제1 서브 실링막을 덮는 제2 서브 실링막을 포하함되, 상기 제1 서브 실링막은 상기 제1 실링 공정에 의해 형성되고, 상기 제2 서브 실링막은 상기 제2 실링 공정에 의해 형성될 수 있다.
일 실시예에 따르면, 상기 제1 실링 공정의 수행 전에, 상기 기판 상에 수소 함유 가스를 공급하는 것 및 상기 기판 상에 UV를 조사하는 것을 포함하는 전처리 공정을 수행하는 것을 더 포함하되, 상기 전처리 공정, 상기 제1 실링 공정, 및 상기 제2 실링 공정은 동일 챔버에서 인 시튜로 수행될 수 있다.
상기 과제를 달성하기 위한 본 발명에 다른 실시예에 따른 다공성 절연막의 처리 방법은 개구부를 갖는 다공성 절연막이 형성된 기판을 준비하는 것; 상기 기판 상에 제1 전구체를 이용하는 제1 실링 공정을 수행하는 것; 및 상기 기판 상에 제2 전구체를 이용하는 제2 실링 공정을 수행하는 것을 포함하고, 상기 제1 전구체는 200 내지 800의 분자량을 갖는 유기 실리콘 전구체이고, 상기 제2 전구체는 상기 제1 전구체보다 분자량이 작은 실리콘 함유 전구체이다.
일 실시예에 따르면, 상기 유기 실리콘 전구체는 헥사메틸-시클로트리실라잔(hexamethyl-cyclotrisilazane), 옥타메틸-시클로테트라실라잔(octamethyl-cyclotetrasilazane), 테트라메틸-테트라비닐-테트라실라잔(tetramethyl-tetravinyl-tetrasilazane), 헥사페닐-시클로트리실라잔(hexaphenyl-cyclotrisilazane), 옥타메틸-시클로테트라실록산(octamethyl-cyclotetrasiloxane), 테트라메틸-테트라페닐-시클로테트라실록산(tetramethyl-tetraphenyl-cyclotetrasiloxane) 또는 옥타페닐-시클로테트라실록산(octaphenyl-cyclotetrasiloxane)를 포함하고, 상기 실리콘 함유 전구체는 실란, 디실란, 메틸실란, 디메틸실란, 트리메틸실란 또는 테트라메틸실란 중 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 상기 제2 실링 공정을 수행하는 것은, UV 또는 플라즈마 파워를 이용하여 상기 제1 전구체를 분해하는 것을 더 포함하되, 상기 제2 전구체는 상기 분해된 제1 전구체를 포함할 수 있다.
일 실시예에 따르면, 상기 제1 실링 공정의 수행 전에, 전처리 공정을 수행하는 것을 더 포함하고, 상기 전처리 공정은, 상기 기판 상에 수소 함유 가스를 공급하는 것 및 상기 기판 상에 UV 광을 조사하는 것을 포함하고, 상기 전처리 공정, 상기 제1 실링 공정, 및 상기 제2 실링 공정은 동일 챔버에서 인 시튜로 수행될 수 있다.
본 발명의 실시예에 따르면, 실링 공정의 수행 전에 전처리 공정이 수행될 수 있다. 이러한 전처리 공정은 다공성 절연막 내부 및/또는 표면 상의 물 분자 및 잔여물을 제거할 수 있다. 그 결과, 다공성 절연막의 유전 상수가 낮아질 수 있다.
이에 더해, 본 발명의 실시예에 따르면, 2 단계의 실링 공정에 의해 형성된 실링막은 양호한 표면 조도를 가질 수 있다. 이에 따라, 실링막 상에 형성되는 배리어막은 균일하고 연속적인 막으로 형성될 수 있다. 균일하고 연속적인 막으로 형성된 배리어막은 개구부를 채우는 도전막의 갭필 능력의 향상에 도움을 줄 수 있다.
결과적으로, 전기적 특성이 개선된 반도체 소자가 제조될 수 있다.
도 1은 본 발명의 일 실시예에 따른 다공성 절연막의 처리 방법 및 이를 이용한 반도체 소자의 제조 방법을 설명하기 위한 순서도이다.
도 2는 도 1의 단계(S20)를 구체적으로 나타내는 순서도이다.
도 3a, 도 5a, 도 6 및 도 7은 본 발명의 일 실시예에 따른 다공성 절연막의 처리 방법 및 이를 이용한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도3b, 도 4a 및 도 4b는 도 3a의 A 부분에 대응하는 도면들이다.
도 5b는 도 5a의 B 부분을 확대한 도면이다.
도 8은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 9는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예에 따른 다공성 절연막의 처리 방법 및 이를 이용한 반도체 소자의 제조 방법 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 다공성 절연막의 처리 방법 및 이를 이용한 반도체 소자의 제조 방법을 설명하기 위한 순서도이다. 도 2는 도 1의 단계(S20)를 구체적으로 나타내는 순서도이다. 도 3a, 도 5a, 도 6 및 도 7은 본 발명의 일 실시예에 따른 다공성 절연막의 처리 방법 및 이를 이용한 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도3b, 도 4a 및 도 4b는 도 3a의 A 부분에 대응하는 도면들이다. 도 5b는 도 5a의 B 부분을 확대한 도면이다.
도 1, 도 3a 및 도 3b를 참조하면, 기판(100) 상에 개구부(120)를 갖는 다공성 절연막(110)이 형성될 수 있다(S10). 기판(100)은 반도체 기판, 가령 실리콘(Si) 기판, 게르마늄(Ge) 기판 또는 실리콘-게르마늄(SiGe) 기판 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 기판(100)의 내부에는 트랜지스터들 및/또는 메모리 셀들을 포함하는 집적 회로가 제공될 수 있다. 도시하지 않았지만, 기판(100)과 다공성 절연막(110) 사이에 콘택, 금속 배선 및/또는 식각 정지막 등이 형성될 수 있다.
다공성 절연막(110)은 다공성의 low-k 물질로 형성될 수 있으며, 적어도 하나 이상의 막들로 구성될 수 있다. 다공성 절연막(110)은 일 예로, 탄소를 포함하는 절연막을 포함할 수 있으며, 그 내부에 복수의 기공들(pore, P)을 가질 수 있다. 여기서, 기공(pore)이란 액상 또는/및 고상 물질이 제공되지 않는 영역으로, 실질적으로 비어있는 공간을 지칭할 수 있다. 바람직하게, 다공성 절연막(110)은 다공성-실리콘산화탄화수소(porous-SiOCH) 막으로 형성될 수 있다. 이러한 다공성 절연막(110)은 초저유전상수(ULK: Ultra Low K) 값을 가질 수 있다. 일 예로, 다공성 절연막(110)은 1 내지 2.55 의 유전 상수 값을 가질 수 있다. 기공들(P)의 크기가 커질수록 다공성 절연막(110)의 유전 상수 값은 낮아질 수 있다. 본 실시예에서 기공들(P)은 1.5 내지 5 nm의 크기(일 예로, 직경)를 가질 수 있다. 도 3b에 도시된 바와 같이, 복수의 기공들(P) 중 일부는 개구부(120)에 의해 노출될 수 있다. 이하 설명의 편의를 위해, 개구부(120)에 노출된 기공들은 제2 기공들(P2)로 지칭하고, 나머지 기공들은 제1 기공들(P1)로 지칭한다. 도시하지는 않았지만, 제1 및 제2 기공들(P1, P2) 중 일부는 상호 연결될 수 있다.
일 실시예에 따르면, 다공성 절연막(110)은 증착 공정(예를 들면, CVD 공정)을 통해 포로겐 (porogene: polymeric pore generator)을 포함하는 절연막을 형성한 후, 포로겐을 기화시키기 위한 열처리(Thermal cure), 자외선 처리(UV cure), 이빔 처리(e-Beam cure) 공정 중에 적어도 하나를 진행하여 형성될 수 있다.
개구부(120)는 다공성 절연막(110)을 관통하는 비아 홀 및/또는 트렌치 형태를 가질 수 있다. 일 실시예에 있어서, 개구부(120)는 다공성 절연막(110)을 관통하여 기판(100)을 노출할 수 있다. 한편, 다공성 절연막(110)과 기판(100) 사이에 금속 배선(미도시)이 형성된 경우, 개구부(120)는 이러한 금속 배선(미도시)을 노출할 수 있다. 일 실시예에 따르면, 개구부(120)는 다공성 절연막(110) 상에 마스크 패턴(미도시)을 형성한 후, 이를 식각 마스크로 하는 이방성 식각 공정을 수행하여 형성될 수 있다. 개구부(120)의 형성을 위한 식각 공정은 일 예로, 플라즈마 식각을 이용하여 수행될 수 있다. 마스크 패턴(미도시) 일 예로, 포토레지스트 물질을 포함할 수 있으며, 이러한 포토레지스트 물질은 식각 공정의 완료 후 에싱/스트립 공정에 의해 제거될 수 있다. 설명의 편의를 위해 하나의 개구부(120)만 도시하였으나, 복수의 개구부들(120)이 다공성 절연막(110) 내에 형성될 수 있다.
개구부(120)의 형성을 위한 일련의 공정들(일 예로, 플라즈마 식각 공정 및 포토레지스트 물질의 제거를 위한 에싱/스트립 공정)은 다공성 절연막(110)의 손상 및 오염을 초래할 수 있다. 이는 다공성 절연막(110)의 유전 상수를 높이는 요인이 될 수 있다. 일 예로, 플라즈마 식각 공정에 의해 다공성 절연막(110)의 표면(예를 들면, 다공성 절연막(110)의 내측벽(115))의 탄소 함유 부분(예를 들면, 메틸기, -CH3 기)이 탈리(elimination)될 수 있다. 이러한 경우, 다공성 절연막(110)의 표면의 Si-C 결합은 Si-OH 결합 또는 기로 대체되고, Si-OH 기를 갖는 다공성 절연막(110)의 표면에 물 분자(H2O)가 용이하게 결합됨으로써, 다공성 절연막(110)의 유전 상수 값이 높아질 수 있다. 이에 더해, 원하지 않는 물질(예를 들어, 물 분자 또는 식각 잔여물(residue))이 제2 기공들(P2)을 통해 상호 연결된 제1 기공들(P1)로 침입될 수 있다. 이러한 점 또한 다공성 절연막(110)의 유전 상수를 높이는 요인이 될 수 있다.
한편, 후속 공정의 진행 시 다른 물질의 침입을 방지하기 위해, 제2 기공들(P2)을 실링(sealing)하는 실링 공정이 수행될 수 있다. 그러나, 기공들(P)의 크기(일 예로, 직경)가 커짐에 따라, 실링을 위한 전구체가 제2 기공들(P2)을 통해 다공성 절연막(110) 내로 침입될 수 있다. 이로 인해 다공성 절연막(110)의 유전 상수가 높아지고, 실링막의 표면 조도(surface roughness)가 불량해질 수 있다.
본 발명의 일 실시예 따른 다공성 절연막(110)의 처리 방법은 다공성 절연막(110)의 내부 및 표면의 물 분자와 잔여물을 제거하여 다공성 절연막(110)의 유전 상수 값을 낮추고, 제2 기공들(P2)을 통하여 전구체가 침입하는 것을 최소화하면서, 표면 조도가 개선된 실링막을 형성하기 위한 방법을 다룬 것이다. 이하에서, 자세히 살펴 본다.
도 1, 도 2, 도 3a, 도 3b, 도 4a, 및 도 4b를 참조하면, 본 발명의 일 실시예 따른 다공성 절연막의 처리 방법은 전처리 공정을 수행하는 것(S20), 및 제1 및 제2 실링 공정들을 수행하는 것(S30, S40)을 포함할 수 있다.
먼저, 도 3a 및 도 3b의 결과물 상에 전처리 공정이 수행될 수 있다(S20). 구체적으로, 전처리 공정은 개구부(120)를 갖는 다공성 절연막(110)이 형성된 기판(100) 상에, 수소 함유 가스를 공급하는 것(S21) 및 UV 광을 조사하는 것(S22)을 포함할 수 있다. 일 실시예에 있어서, UV 광은 수소 함유 가스의 공급과 동시에 조사되거나 혹은 수소 함유 가스의 공급 이후에 조사될 수 있다. 수소 함유 가스는 일 예로, 수소(H2), 암모니아(NH3) 또는 이수소이질소(N2H2) 중 적어도 하나를 포함할 수 있다. UV 광의 조사는 1 내지 120 sec 동안 질소와 같은 불활성 가스의 분위기 하에서 또는 진공 상태에서 진행될 수 있다. 이러한 전처리 공정은 180 내지 400 ℃의 온도 하에 수행될 수 있다. 그 결과, 다공성 절연막(110)의 내부 및/또는 표면 상의 물 분자 및 잔여물이 제거될 수 있다. 이에 따라, 다공성 절연막(110)의 유전 상수가 낮아질 수 있다.
이어서, 개구부(120)에 의해 노출된 제2 기공들(P2)을 실링하기 위한 실링 공정이 수행될 수 있다. 일 실시예에 있어서, 실링 공정은 2단계를 거쳐 수행될 수 있다. 즉, 실링 공정을 수행하는 것은 제1 전구체를 이용하여 제1 서브 실링막을 형성하는 제1 실링 공정을 수행하는 것(S30), 및 제2 전구체를 이용하여 제2 서브 실링막을 형성하는 제2 실링 공정을 수행하는 것(S40)을 포함할 수 있다. 일 실시예에 따르면, 실링 공정은 전술한 전처리 공정과 동일 챔버에서 인-시튜(in-situ)로 수행될 수 있다. 본 발명의 개념에 따르면, 제1 및 제2 전구체들 각각은 실리콘을 포함하되, 제1 전구체는 제2 전구체보다 대형화된 분자 구조를 갖는 것을 특징으로 할 수 있다. 즉, 제1 전구체는 제2 전구체보다 큰 분자량을 가질 수 있다.
구체적으로, 제1 실링 공정을 수행하는 것은 기판(100) 상에 제1 전구체를 공급하는 것을 포함할 수 있다. 제1 전구체는 200 내지 800의 분자량을 갖는 유기 실리콘 전구체일 수 있다. 일 예로, 제1 전구체는 시클로 실라잔(cyclo silazane) 계열의 물질 또는 시클로 실록산(cyclo siloxane) 계열의 물질을 포함할 수 있다. 바람직하게, 제1 전구체는 하기 화학식 1 또는 화학식 2로 표현되는 물질을 포함할 수 있다.
[화학식 1]
Figure 112014114018240-pat00003
화학식 1에서, a는 3 또는 4의 정수이고, R1은 수소 또는 메틸기이며, R2 및 R3는 각각 독립적으로 탄소수 1 내지 6의 알킬기, 알켄기 및 아릴기 중 어느 하나이다.
[화학식 2]
Figure 112014114018240-pat00004
화학식 2에서, b는 3 또는 4의 정수이고, R4 및 R5 각각 독립적으로 탄소수 1 내지 6의 알킬기, 알켄기 및 아릴기 중 어느 하나이다.
화학식 1로 표현되는 시클로 실라잔(cyclo silazane) 계열의 물질은 일 예로, 헥사메틸-시클로트리실라잔(hexamethyl-cyclotrisilazane, 이는 IUPAC 명명법에 따라 hexamethyl-triazasilinane으로 지칭될 수도 있다), 옥타메틸-시클로테트라실라잔(octamethyl-cyclotetrasilazane, 혹은 octamethyl-tetrazatetrasilocane), 테트라메틸-테트라비닐-테트라실라잔(tetramethyl-tetravinyl-tetrasilazane, 혹은 tetramethyl-tetravinyl-tetrazasilocane), 또는 헥사페닐-시클로트리실라잔(hexaphenyl-cyclotrisilazane, 혹은 hexaphenyl-triazasilinane)을 포함할 수 있다.
화학식 2로 표현되는 시클로 실록산(cyclo siloxane) 계열의 물질은 일 예로, 옥타메틸-시클로테트라실록산(octamethyl-cyclotetrasiloxane, 이는 IUPAC 명명법에 따라 octamethyl-tetraoxatetrasilocane으로 지칭될 수 있다), 테트라메틸-테트라페닐-시클로테트라실록산(tetramethyl-tetraphenyl-cyclotetrasiloxane 혹은 tetramethyl-tetraphenyl-tetraoxatetrasilocane) 또는 옥타페닐-시클로테트라실록산(octaphenyl-cyclotetrasiloxane, 혹은 octaphenyl-tetraoxatetrasilocane)을 포함할 수 있다.
아래 표 1은 예시적인 제1 전구체의 물질명, 분자량 및 구조식을 나타낸다.
물질명
(IUPAC 명명법에 따름)		 분자량
(Molecular Weight)		 구조식
2,2,4,4,6,6-hexamethyl-1,3,5,2,4,6-triazatrisilinane 219.51
Figure 112014114018240-pat00005
2,2,4,4,6,6,8,8-octamethyl-1,3,5,7,2,4,6,8-tetrazatetrasilocane 292.68
Figure 112014114018240-pat00006
1,2,3,4,5,6,7,8-octamethyl-1,3,5,7,2,4,6,8-tetrazatetrasilocane 292.68
Figure 112014114018240-pat00007
2,4,6,8-tetramethyl-2,4,6,8-tetravinyl-1,3,5,7,2,4,6,8-tetrazatetrasilocane 340.72
Figure 112014114018240-pat00008
2,2,4,4,6,6-hexaphenyl-1,3,5,2,4,6-triazatrisilinane 591.92
Figure 112014114018240-pat00009
2,2,4,4,6,6,8,8-octamethyl-1,3,5,7,2,4,6,8-tetraoxatetrasilocane 296.62
Figure 112014114018240-pat00010
2,4,6,8-tetramethyl-2,4,6,8-tetraphenyl-1,3,5,7,2,4,6,8-tetraoxatetrasilocane 544.89
Figure 112014114018240-pat00011
2,2,4,4,6,6,8,8-octaphenyl-1,3,5,7,2,4,6,8-tetraoxatetrasilocane 793.17
Figure 112014114018240-pat00012
제1 실링 공정은 제1 전구체가 다공성 절연막(110)의 표면가 반응하여 결합될 수 있는 온도 및 압력 조건 하에 수행될 수 있다. 일 예로, 제1 실링 공정은 180 내지 400℃의 온도 및 1 내지 50 Torr의 압력하에 수행될 수 있다. 이에 따라, 기판(100) 상에 공급된 제1 전구체는 다공성 절연막(110)의 표면(예를 들면, 개구부(120)에 노출된 다공성 절연막(110)의 내측벽(115)과 반응하여 결합될 수 있다. 일 예로, 유기 실리콘 전구체인 제1 전구체는 손상된 다공성 절연막(110)의 표면의 Si-OH 기와 반응하여 결합될 수 있다. 결과적으로, 도 4a에 도시된 바와 같이, 개구부(120)에 의해 노출된 제2 기공들(P2)을 실링하는 제1 서브 실링막(131)이 형성될 수 있다. 바람직하게, 제1 서브 실링막(131)은 실질적인 단분자층(monolayer)으로 형성될 수 있다.
이어서, 제2 실링 공정이 수행될 수 있다. 제2 실링 공정을 수행하는 것은 제1 실링막이 형성된 기판(100) 상에 제2 전구체를 공급하는 것을 포함할 수 있다. 제2 전구체는 제1 전구체보다 작은 분자량을 갖는 실리콘 함유 전구체를 포함할 수 있다. 이러한 제2 전구체는 제1 전구체보다 소형화된 분자 구조를 가질 수 있다.
일 실시예에 따르면, 제2 전구체는 실란, 디실란, 메틸실란, 디메틸실란, 트리메틸실란 또는 테트라메틸실란 중 적어도 하나를 포함할 수 있다. 이러한 제2 전구체는 100 이하의 분자량을 가질 수 있다. 이 경우, 제2 실링 공정은 제1 실링 공정과 동일 온도 및 동일 압력 조건 하에 수행될 수 있다.
다른 실시예에 따르면, 제2 전구체는 전술한 제1 전구체가 분해된 것일 수 있다. 이 경우, 제2 실링 공정을 수행하는 것은 제1 전구체를 분해하기 위한 단계를 수행하는 것을 더 포함할 수 있다. 일 실시예에 있어서, 제1 전구체는 UV 광의 조사 또는 플라즈마 파워(일 예로, RF 파워)를 이용하여 분해될 수 있다. 일 예로, 제1 전구체를 분해하는 것은, 기판(100)이 로딩된 반응 챔버(미도시) 내에 제1 전구체를 공급하고, 반응 챔버(미도시) 내에 UV 광을 조사하는 것을 포함할 수 있다. 이 경우, UV 광의 조사는 200 내지 400 ℃ 하에서 수행될 수 있다. 다른 예로, 제1 전구체를 분해하는 것은, 제1 전구체가 공급된 반응 챔버(미도시) 내에 플라즈마 파워(일 예로, RF 파워)를 인가하는 것을 포함할 수 있다. 이와 같은 분해 단계의 수행에 의해 제1 전구체의 알킬기, 알켄기 또는 아릴기가 탈리되거나 제1 전구체의 고리 결합이 끊어질 수 있다. 분해된 제1 전구체는 분해되기 전보다 작은 분자 구조를 가질 수 있다.
제1 서브 실링막(131)이 형성된 기판(100) 상에 공급된 제2 전구체는 제1 서브 실링막(131)의 표면에 결합될 수 있다. 그 결과, 도 4b에 도시된 바와 같이, 제1 서브 실링막(131)을 덮는 제2 서브 실링막(133)이 형성될 수 있다. 이러한 제2 서브 실링막(133)은 일 예로, CVD 또는 SOD(spin on dielectric) 방법을 이용하여 형성될 수 있다. 바람직하게, 제2 서브 실링막(133)은 적어도 이중층(bilayer) 이상의 분자층으로 형성될 수 있다. 이러한 제1 및 제2 서브 실링막들(131, 133)은 실리콘 산화물 또는 실리콘탄화질화물을 포함할 수 있다. 일 실시예에 따르면, 제1 서브 실링막(131) 및 제2 서브 실링막(133)으로 정의되는 실링막(135)의 두께(d)는 약 2nm일 수 있다.
본 발명의 실시예에 따르면, 제1 실링 공정의 제1 전구체는 상대적으로 대형화된 분자 구조를 가질 수 있다. 이에 따라, 제1 실링 공정이 수행되는 동안, 제1 전구체가 개구부에 노출된 제2 기공들로 침입되는 것이 최소화될 수 있다. 한편, 분자 크기가 큰 전구체만을 이용하여 실링막을 형성하는 경우, 조밀한 막의 형성이 어려워 실링막의 표면 조도(surface roughness)가 불량할 수 있다. 표면 조도가 불량한 실링막은, 후속에 형성되는 배리어막의 균일하고 연속적인 증착에 나쁜 영향을 미칠 수 있다. 그러나 본 발명의 실시예에 따르면, 제1 전구체보다 상대적으로 작은 분자 구조를 갖는 제2 전구체를 이용하여 제1 서브 실링막을 덮는 제2 서브 실링막이 형성될 수 있다. 제2 전구체가 제1 전구체보다 상대적으로 작은 분자 구조를 갖기 때문에, 이를 이용하여 형성된 제2 서브 실링막은 조밀한 막으로 형성될 수 있다. 이에 따라, 실링막의 표면 조도가 개선될 수 있다. 결과적으로, 표젼 조도가 개선된 실링막은 후속의 배리어막의 형성에 도움을 줄 수 있다.
계속해서, 도 1, 도 5a 및 도 5b를 참조하면, 실링막(135)이 형성된 개구부(120) 내에 배리어막(140)이 형성될 수 있다. 배리어막(140)은 개구부(120)를 갖는 다공성 절연막(110)의 프로파일(profile)을 따라 실질적으로 콘포말하게 형성될 수 있다. 배리어막(140)은 금속 배리어막일 수 있다. 금속 배리어막은 탄탈럼, 탄탈럼 질화물, 루테늄, 코발트, 망가니즈, 티타늄, 티타늄 질화물, 텅스텐 질화물, 니켈, 니켈 불화물 또는 이들의 조합들 중에서 선택된 적어도 하나를 포함할 수 있다. 일 실시예에 있어서, 배리어막(140)은 금속 배리어막 및 금속 배리어막 상의 씨드막으로 구성된 이중막(bilayer)일 수 있다. 씨드막은 구리를 포함할 수 있다. 배리어막(140)은 일 예로, CVD 공정, ALD 공정 또는 PVD 공정에 의해 형성될 수 있다.
도 1, 도 6 및 도 7을 참조하면, 배리어막(140)이 형성된 개구부(120) 내에 도전 패턴(150a)이 형성될 수 있다.
먼저, 도 6에 도시된 바와 같이, 배리어막(140)이 형성된 기판(100) 상에 개구부(120)를 채우는 도전막(150)이 형성될 수 있다. 도전막(150)은 텅스텐 또는 구리를 포함할 수 있다. 배리어막(140)은 도전 패턴(150a)의 금속 성분이 기판(100) 또는/및 다공성 절연막(110)으로 확산하는 것을 방지하기 위한 역할을 한다.
도전막(150)이 텅스텐을 포함할 경우, 배리어막(140)은 금속 배리어막일 수 있다. 금속 배리어막은 탄탈럼, 탄탈럼 질화물, 루테늄, 코발트, 망가니즈, 티타늄, 티타늄 질화물, 텅스텐 질화물, 니켈, 니켈 불화물 또는 이들의 조합들 중에서 선택된 적어도 하나를 포함할 수 있다. 도전막(150)이 텅스텐을 포함할 경우, 도전막(150)은 물리적 기상 증착 공정 또는 화학적 기상 증착 공정에 의해 형성될 수 있다.
도전막(150)이 구리를 포함할 경우, 배리어막(140)은 금속 배리어막 및 금속 배리어막 상의 씨드막으로 구성된 이중막일 수 있다. 도전막(150)이 구리를 포함할 경우, 도전막(150)은 전기도금 공정에 의해 형성될 수 있다.
이어서, 도 7에 도시된 바와 같이, 다공성 절연막(110)이 노출될 때까지 도전막(150)이 평탄화될 수 있다. 이에 따라, 상면이 노출된 도전 패턴(150a)이 형성될 수 있다. 도전 패턴(150a)은 기판(100) 내부의 트랜지스터들 및/또는 메모리 셀들과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 따르면, 2단계의 실링 공정에 의해 형성된 실링막은 양호한 표면 조도를 가질 수 있다. 이에 따라, 실링막 상에 형성되는 배리어막은 균일하고 연속적인 막으로 형성될 수 있다. 균일하고 연속적인 막으로 형성된 배리어막은 개구부를 채우는 도전막의 갭필 능력의 향상에 도움을 줄 수 있으며, 결과적으로 전기적 특성이 개선된 반도체 소자가 제조될 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 8을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110, controller), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital aSSistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireleSS phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
전자 시스템(도 8의 1100)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 9는 전자 시스템(도 8의 1100)이 모바일 폰(1200)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 8의 1100)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 개구부를 갖는 다공성 절연막이 형성된 기판을 준비하는 것, 상기 다공성 절연막은 상기 개구부에 의해 노출되는 복수의 기공들을 포함하고;
    상기 기판 상에 전처리 공정을 수행하는 것, 상기 전처리 공정을 수행하는 것은, 상기 기판 상에 수소 함유 가스를 공급하는 것 및 상기 기판 상에 UV를 조사하는 것을 포함하고;
    상기 기판 상에 제1 전구체를 공급하여 상기 노출된 기공들을 실링하는 제1 서브 실링막을 형성하는 것; 및
    상기 제1 서브 실링막 상에 제2 전구체를 공급하여 상기 제1 서브 실링막을 덮는 제2 서브 실링막을 형성하는 것을 포함하고,
    상기 제1 및 제2 전구체들 각각은 실리콘을 포함하되, 상기 제2 전구체는 상기 제1 전구체보다 작은 분자량을 갖는 다공성 절연막의 처리 방법.
  2. 제 1 항에 있어서,
    상기 제1 전구체는 시클로 실라잔 계열의 물질 또는 시클로 실록산 계열의 물질을 포함하고,
    상기 제2 전구체는 실란 계열의 물질을 포함하는 다공성 절연막의 처리 방법.
  3. 제 2 항에 있어서,
    상기 제1 전구체가 시클로 실라잔 계열의 물질을 포함하는 경우, 상기 제1 전구체는 하기 화학식 1로 표현되는 물질을 포함하는 다공성 절연막의 처리 방법.
    [화학식 1]
    Figure 112014114018240-pat00013

    상기 화학식 1에서, a는 3 또는 4의 정수이고, R1은 수소 또는 메틸기이며, R2 및 R3는 각각 독립적으로 탄소수 1 내지 6의 알킬기, 알켄기 및 아릴기 중 어느 하나이다.
  4. 제 3 항에 있어서,
    상기 시클로 실라잔 계열의 물질은 헥사메틸-시클로트리실라잔(hexamethyl-cyclotrisilazane), 옥타메틸-시클로테트라실라잔(octamethyl-cyclotetrasilazane), 테트라메틸-테트라비닐-테트라실라잔(tetramethyl-tetravinyl-tetrasilazane), 또는 헥사페닐-시클로트리실라잔(hexaphenyl-cyclotrisilazane)을 포함하는 다공성 절연막의 처리 방법.
  5. 제 2 항에 있어서,
    상기 제1 전구체가 시클로 실록산 계열의 물질을 포함하는 경우, 상기 제1 전구체는 하기 화학식 2로 표현되는 물질을 포함하는 다공성 절연막의 처리 방법.
    [화학식 2]
    Figure 112014114018240-pat00014

    상기 화학식 2에서, b는 3 또는 4의 정수이고, R4 및 R5 각각 독립적으로 탄소수 1 내지 6의 알킬기, 알켄기 및 아릴기 중 어느 하나이다.
  6. 제 5 항에 있어서,
    상기 시클로 실록산 계열의 물질은 옥타메틸-시클로테트라실록산(octamethyl-cyclotetrasiloxane), 테트라메틸-테트라페닐-시클로테트라실록산(tetramethyl-tetraphenyl-cyclotetrasiloxane) 또는 옥타페닐-시클로테트라실록산(octaphenyl-cyclotetrasiloxane)를 포함하는 다공성 절연막의 처리 방법.
  7. 제 2 항에 있어서,
    상기 실란 계열의 물질은 실란, 디실란, 메틸실란, 디메틸실란, 트리메틸실란 또는 테트라메틸실란 중 적어도 하나를 포함하는 다공성 절연막의 처리 방법.
  8. 제 2 항에 있어서,
    상기 제1 전구체는 200 내지 800의 분자량을 갖고,
    상기 제2 전구체는 100 이하의 분자량을 갖는 다공성 절연막의 처리 방법.
  9. 제 1 항에 있어서,
    상기 제2 전구체는 상기 제1 전구체가 분해되어 공급되는 것인 다공성 절연막의 처리 방법.
  10. 제 1 항에 있어서,
    상기 제1 서브 실링막 및 상기 제2 서브 실링막이 형성된 상기 개구부 내에 배리어막을 형성하는 것을 더 포함하는 다공성 절연막의 처리 방법.
KR1020140165321A 2014-11-25 2014-11-25 다공성 절연막의 처리 방법 및 이를 이용한 반도체 소자의 제조 방법 KR102341710B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140165321A KR102341710B1 (ko) 2014-11-25 2014-11-25 다공성 절연막의 처리 방법 및 이를 이용한 반도체 소자의 제조 방법
US14/847,130 US9576848B2 (en) 2014-11-25 2015-09-08 Method of treating a porous dielectric layer and a method of fabricating a semiconductor device using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140165321A KR102341710B1 (ko) 2014-11-25 2014-11-25 다공성 절연막의 처리 방법 및 이를 이용한 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20160062797A KR20160062797A (ko) 2016-06-03
KR102341710B1 true KR102341710B1 (ko) 2021-12-22

Family

ID=56010937

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140165321A KR102341710B1 (ko) 2014-11-25 2014-11-25 다공성 절연막의 처리 방법 및 이를 이용한 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (1) US9576848B2 (ko)
KR (1) KR102341710B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160300757A1 (en) * 2015-04-07 2016-10-13 Applied Materials, Inc. Dielectric constant recovery
TWI819257B (zh) 2019-12-20 2023-10-21 美商應用材料股份有限公司 具有可調整碳含量之碳氮化矽間隙填充

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000340557A (ja) * 1999-05-28 2000-12-08 Fujitsu Ltd 絶縁膜形成材料、絶縁膜形成方法及び半導体装置
US20060027929A1 (en) * 2004-05-26 2006-02-09 International Business Machines Corporation Exposed pore sealing post patterning

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7442756B2 (en) 2002-06-20 2008-10-28 Infineon Technologies Ag Polymer for sealing porous materials during chip production
US6787453B2 (en) 2002-12-23 2004-09-07 Intel Corporation Barrier film integrity on porous low k dielectrics by application of a hydrocarbon plasma treatment
JP2004259753A (ja) 2003-02-24 2004-09-16 Fujitsu Ltd 半導体装置およびその製造方法
US7199048B2 (en) 2003-07-24 2007-04-03 Novellus Systems, Inc. Method for preventing metalorganic precursor penetration into porous dielectrics
US7122481B2 (en) 2003-07-25 2006-10-17 Intel Corporation Sealing porous dielectrics with silane coupling reagents
US7553769B2 (en) * 2003-10-10 2009-06-30 Tokyo Electron Limited Method for treating a dielectric film
US7157373B2 (en) 2003-12-11 2007-01-02 Infineon Technologies Ag Sidewall sealing of porous dielectric materials
KR100590386B1 (ko) 2004-04-20 2006-06-19 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성 방법
US7678682B2 (en) * 2004-11-12 2010-03-16 Axcelis Technologies, Inc. Ultraviolet assisted pore sealing of porous low k dielectric films
US7309658B2 (en) 2004-11-22 2007-12-18 Intermolecular, Inc. Molecular self-assembly in substrate processing
JP2009503879A (ja) 2005-08-05 2009-01-29 フリースケール セミコンダクター インコーポレイテッド 多孔質低誘電率構造のポアシーリング及びクリーニング
US7622378B2 (en) 2005-11-09 2009-11-24 Tokyo Electron Limited Multi-step system and method for curing a dielectric film
US7947579B2 (en) 2006-02-13 2011-05-24 Stc.Unm Method of making dense, conformal, ultra-thin cap layers for nanoporous low-k ILD by plasma assisted atomic layer deposition
JP2008117903A (ja) 2006-11-02 2008-05-22 Toshiba Corp 半導体装置の製造方法
CN102089861B (zh) 2007-12-19 2013-03-27 朗姆研究公司 低k电介质材料的汽相修复和孔密封
US8492170B2 (en) 2011-04-25 2013-07-23 Applied Materials, Inc. UV assisted silylation for recovery and pore sealing of damaged low K films
US8968864B2 (en) 2011-09-23 2015-03-03 Imec Sealed porous materials, methods for making them, and semiconductor devices comprising them
US9269652B2 (en) 2011-12-22 2016-02-23 Intel Corporation Chemically altered carbosilanes for pore sealing applications

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000340557A (ja) * 1999-05-28 2000-12-08 Fujitsu Ltd 絶縁膜形成材料、絶縁膜形成方法及び半導体装置
US20060027929A1 (en) * 2004-05-26 2006-02-09 International Business Machines Corporation Exposed pore sealing post patterning

Also Published As

Publication number Publication date
KR20160062797A (ko) 2016-06-03
US9576848B2 (en) 2017-02-21
US20160148837A1 (en) 2016-05-26

Similar Documents

Publication Publication Date Title
KR102052936B1 (ko) 반도체 소자 제조 방법
US8058183B2 (en) Restoring low dielectric constant film properties
CN105336680B (zh) 一种半导体器件及其制作方法和电子装置
US11094631B2 (en) Graphene layer for reduced contact resistance
KR20150120306A (ko) 실리콘 전구체, 이를 이용한 박막 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
CN105762109A (zh) 半导体结构的形成方法
US8440579B2 (en) Re-establishing surface characteristics of sensitive low-k dielectrics in microstructure device by using an in situ surface modification
KR102341710B1 (ko) 다공성 절연막의 처리 방법 및 이를 이용한 반도체 소자의 제조 방법
KR100603588B1 (ko) 낮은 콘택 저항을 갖는 반도체 소자 및 그 제조 방법
US8889567B2 (en) Apparatus and methods for low K dielectric layers
US9373680B1 (en) Integrated circuits with capacitors and methods of producing the same
US20140162431A1 (en) Method for manufacturing semiconductor structure
US11018049B2 (en) Manufacturing method of isolation structure
KR101015534B1 (ko) 저유전 상수를 갖는 절연막 및 이를 이용한 에어갭 제조 방법
KR20120045484A (ko) 반도체장치의 매립게이트 제조 방법
KR102053350B1 (ko) 저유전율 절연층을 가진 반도체 소자를 형성하는 방법
JP2002134494A (ja) 半導体装置およびその製造方法
US8575041B2 (en) Repair of damaged surface areas of sensitive low-K dielectrics of microstructure devices after plasma processing by in situ treatment
CN110265354B (zh) 钨塞的制备方法
KR100951557B1 (ko) ＴｉＮ 하부 전극을 갖는 반도체 메모리 소자 및 그제조방법
CN105097500B (zh) 一种半导体器件及其制造方法、电子装置
CN102709154A (zh) 一种金属-多层绝缘体-金属电容器的制作方法
US11424187B2 (en) Semiconductor device with porous insulating layers and method for fabricating the same
US20230274932A1 (en) Selective inhibition for selective metal deposition
Ji et al. Plasma Enhanced Atomic Layer Deposition of Silicon Nitride for Two Different Aminosilane Precursors Using Very High Frequency (162 MHz) Plasma Source

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant