KR102053350B1 - 저유전율 절연층을 가진 반도체 소자를 형성하는 방법 - Google Patents

저유전율 절연층을 가진 반도체 소자를 형성하는 방법 Download PDF

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Abstract

챔버 내에 웨이퍼를 로딩하여 상기 챔버 내부의 마운터 상에 안착시키고, 상기 챔버 내에 상기 챔버의 외부의 플라즈마 생성부에서 생성된 산소 라디칼을 포함하는 플라즈마, 카본 브리지를 포함하는 유기 규소 전구체, 및 포로젠을 상기 챔버의 내부에 공급하여 상기 웨이퍼 상에 상기 포로젠들을 포함하는 예비 절연층을 형성하는 것을 포함하고, 및 상기 예비 절연층으로부터 상기 포로젠들을 제거하여 다공성 절연층을 형성하는 것을 포함하는 반도체 소자 형성 방법이 설명된다.

Description

저유전율 절연층을 가진 반도체 소자를 형성하는 방법{Method of Semiconductor Device Having a low-k dielectric}
본 발명은 기계적 강도가 우수한 다공성 저유전율 절연층을 포함하는 반도체 소자 및 반도체 소자를 형성하는 방법에 관한 것이다.
반도체 기술 분야에서, 보다 낮은 저유전율의 절연층이 더욱 필요하게 되면서 다공성 저유전율 절연층이 제안되었다. 그러나, 다공성 저유전율 절연층은 기계적 강도가 약하여 일반적인 반도체 제조 기술에 사용하는 것이 매우 어렵다. 따라서, 기계적 강도가 우수한 다공성 저유전율 절연층을 형성하는 기술이 필요하다.
본 발명이 해결하고자 하는 과제는, 우수한 기계적 강도를 갖는 다공성 저유전율 절연층을 가진 반도체 소자를 제안하는 것이다.
본 발명이 해결하고자 하는 과제는, 우수한 기계적 강도를 갖는 다공성 저유전율 절연층을 가진 반도체 소자를 포함하는 다양한 전자 장치들(electronic devices)을 제안하는 것이다.
본 발명이 해결하고자 하는 과제는, 우수한 기계적 강도를 갖는 다공성 저유전율 절연층을 형성하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 우수한 기계적 강도를 갖는 다공성 저유전율 절연층을 가진 반도체 소자를 형성하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 형성 방법은, 챔버 내에 웨이퍼를 로딩하여 상기 챔버 내부의 마운터 상에 안착시키고, 상기 챔버 내에 상기 챔버의 외부의 플라즈마 생성부에서 생성된 산소 라디칼을 포함하는 플라즈마, 카본 브리지를 포함하는 유기 규소 전구체, 및 포로젠을 상기 챔버의 내부에 공급하여 상기 웨이퍼 상에 상기 포로젠들을 포함하는 예비 절연층을 형성하는 것을 포함하고, 및 상기 예비 절연층으로부터 상기 포로젠들을 제거하여 다공성 절연층을 형성하는 것을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 형성 방법은, 하부 층 내에 비아 홀을 형성하고, 상기 하부 층의 표면 및 상기 비아 홀의 내벽 상에 포로젠을 포함하는 예비 비아 절연층을 형성하고, 큐어링 공정을 수행하여 상기 포로젠을 제거하여 상기 예비 비아 절연층을 다공성 비아 절연층으로 변환하고, 및 상기 다공성 비아 절연층 상에 상기 비아 홀을 채우는 비아 플러그를 형성하는 을 포함한다.
상기 예비 비아 절연층을 형성하는 것은 상기 하부 층을 가진 웨이퍼를 챔버 내에 로딩하고, 및 챔버의 외부에서 생성된 산소 플라즈마, 및 카본 브리지 및 상기 포로젠을 포함하는 유기 규소 전구체를 상기 챔버의 내부에 공급하는 것을 포함한다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 저유전율 절연층을 가진 반도체 소자는 물리적 내구성 및 기계적 강도가 증강된 절연층을 포함한다. 따라서, 반도체 소자를 제조하는 공정이 안정화되고 생산성 및 수율이 높아진다. 또한, 반도체 소자의 물리적/기계적 특성이 좋아지므로, 반도체 소자의 라이프 싸이클도 늘어날 수 있다.
도 1a 및 1b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들을 개략적으로 도시한 종단면도들이다.
도 2a 내지 2k는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 형성 방법을 설명하는 도면들이다.
도 3a 내지 3g는 본 발명의 일 실시예에 의한 반도체 소자 형성 방법을 설명하는 도면들이다.
도 4a 및 4b는 본 발명의 기술적 사상의 실시예들에 의한 증착 설비를 개략적으로 도시한 도면이다.
도 5a 내지 5c는 본 발명의 기술적 사상에 의한 절연층을 형성하는 방법을 설명하는 도면들이다.
도 6a 내지 6c는 본 발명의 일 실시예에 의한 비아 플러그 구조체를 형성하는 방법을 설명하는 도면들이다.
도 7a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 저유전율 절연층을 가진 반도체 소자를 포함하는 메모리 모듈을 개념적으로 도시한 도면이다.
도 7b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 저유전율 절연층을 가진 반도체 소자를 포함하는 메모리 카드을 개념적으로 도시한 도면이다.
도 7c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 저유전율 절연층을 가진 반도체 소자를 포함하는 전자 시스템을 개념적으로 도시한 블록도이다.
도 7d는 본 발명의 기술적 사상이 적용된 일 실시예에 의한 저유전율 절연층을 가진 반도체 소자를 포함하는 가진 다른 전자 시스템을 개략적으로 도시한 블록도이다.
도 7e는 본 발명의 기술적 사상의 다양한 실시예들에 의한 저유전율 절연층을 가진 반도체 소자를 포함하는 모바일 무선 폰을 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a 및 1b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들을 개략적으로 도시한 종단면도들이다.
도 1a를 참조하면, 일 실시예에 의한 반도체 소자(100)는 상면 및 하면을 갖는 기판(110), 기판(110)의 상면 상의 트랜지스터(120), 층간 절연막들(131, 133, 134), 및 금속층들(150, 160, 170), 및 기판(110)의 내부에 형성된 비아 플러그 구조체(140)를 포함할 수 있다. 반도체 소자(100)는 기판(110)의 상면 상(above)의 상부 칩 패드(180) 및 기판(110)의 하면 상에 형성된 하면 재배선(190)을 더 포함할 수 있다.
기판(110)은 단결정 실리콘 벌크, 또는 에피택셜 성장층을 가진 반도체 웨이퍼를 포함할 수 있다. 각 트랜지스터들(120)은 게이트 절연층(121), 게이트 전극(122), 게이트 캡핑층(123), 및 게이트 스페이서(124)를 포함할 수 있다. 기판(110) 상에 직접적으로 형성된 게이트 절연층(121)은 산화된 실리콘 또는 금속 산화물을 포함할 수 있다. 게이트 절연층(121) 상의 게이트 전극(122)은 다결정 실리콘, 금속 실리사이드, 금속, 합금, 금속 화합물, 또는 그 조합을 포함할 수 있다. 게이트 캡핑층(123)이 게이트 전극(122) 상에 형성될 수 있다. 게이트 절연층(121), 게이트 전극(122), 및 게이트 캡핑층(123)의 측벽들 상에 게이트 스페이서(124)가 형성될 수 있다. 게이트 캡핑층(123) 및 게이트 스페이서(124)는 실리콘 질화물 또는 실리콘 산질화물 같이 실리콘 산화물보다 단단한 절연물을 포함할 수 있다.
기판(110)의 상면 및 트랜지스터들(120)을 덮는 하부 층간 절연층(131)이 형성될 수 있다. 하부 층간 절연층(131)은 실리콘 산화물을 포함할 수 있다. 하부 층간 절연층(131)은 다공정 저유전 절연물(porous low-k dielectric)을 포함할 수 있다. 하부 스토퍼 층(132)이 하부 층간 절연층(131) 상에 형성될 수 있다. 하부 스토퍼 층(132)은 실리콘 질화물을 포함할 수 있다.
하부 스토퍼 층(132), 하부 층간 절연층(131), 및 기판(110)을 수직으로 관통하는 비아 플러그 구조체(140, via plug structure)가 형성될 수 있다. 비아 플러그 구조체(140)는 비아 홀(141), 비아 홀(141)의 내벽 상에 컨포멀하게 형성된 비아 절연층(142), 비아 절연층(142) 상에 컨포멀하게 형성된 비아 배리어 층(143), 비아 배리어 층(143) 상에 컨포멀하게 형성된 비아 씨드 층(144), 및 비아 씨드 층(144) 상에 비아 홀(141)을 채우도록 형성된 비아 플러그(145)를 포함할 수 있다. 비아 절연층(142)은 실리콘 산화물을 포함할 수 있다. 예를 들어, 비아 절연층(142)은 다공성 저유전 절연물을 포함할 수 있다. 비아 배리어 층(143)은 Ti, TiN, Ta, TaN, TiW, WN 같은 배리어용 금속을 포함할 수 있다. 비아 씨드 층(144)은 Cu, W, TiW, Ni, 등을 포함하는 단일 금속 또는 합금을 포함할 수 있다. 비아 플러그(145)는 Cu 같은 금속을 포함할 수 있다. 비아 씨드 층(144)과 비아 플러그(145)가 동일한 금속을 포함하는 경우, 그 경계면이 사라질 수 있다.
하부 금속층(150)이 비아 플러그 구조체(140) 및 하부 스토퍼 층(132) 상에 형성될 수 있다. 하부 금속층(150)은 하부 금속 배선(151) 및 비아 플러그 패드(152)를 포함할 수 있다. 비아 플러그 패드(152)는 비아 구조체(140)와 전기적으로 연결될 수 있고 직접적으로 접촉할 수 있다.
하부 스토퍼 층(132) 상에 하부 금속층(150)을 덮는 중간 층간 절연층(133)이 형성될 수 있다. 중간 층간 절연층(133)은 실리콘 산화물을 포함할 수 있다. 예를 들어, 중간 층간 절연층(133)은 다공성 저유전 절연물을 포함할 수 있다.
중간 층간 절연층(133) 상에 중간 금속층(160)이 형성될 수 있다. 중간 층간 절연층(133)을 수직으로 관통하여 비아 플러그 패드(152)와 중간 금속층(160)을 전기적으로 연결하는 하부 내부 비아 플러그(155)가 형성될 수 있다.
중간 층간 절연층(133) 상에 중간 금속층(160)을 덮는 상부 층간 절연층(134)이 형성될 수 있다. 상부 층간 절연층(134)은 실리콘 산화물을 포함할 수 있다. 예를 들어, 상부 층간 절연층(134)은 다공성 저유전 절연물을 포함할 수 있다.
상부 층간 절연층(134) 상에 상부 금속층(170)이 형성될 수 있다. 상부 층간 절연층(134)을 수직으로 관통하여 중간 금속층(160)과 상부 금속층(170)을 전기적으로 연결하는 상부 내부 비아 플러그(165)가 형성될 수 있다.
상부 층간 절연층(134) 상에 상부 금속층(170)을 덮는 패시베이션 층(135)이 형성될 수 있다. 패시베이션 층(135)은 실리콘 질화물, 실리콘 산화물, 또는 폴리이미드를 포함할 수 있다.
패시베이션 층(135) 상에 상부 칩 패드(180)가 형성될 수 있다. 상부 칩 패드(180)는 패시베이션 층(135)을 관통하여 상부 금속층(170)과 연결되는 플러그 부(181) 및 패시베이션 층(135) 상의 패드부(185)를 포함할 수 있다. 상부 칩 패드(180)는 금속을 포함할 수 있다.
기판(110)의 하면 상에 하면 절연층(136)이 형성될 수 있다. 하면 절연층(136)은 실리콘 질화물, 실리콘 산화물, 또는 폴리이미드를 포함할 수 있다. 비아 플러그 구조체(140)는 기판(110)의 하면 상에 노출될 수 있다.
노출된 비아 플러그 구조체(140) 상에 하면 재배선(190)이 형성될 수 있다. 하면 재배선(190)은 하면 절연층(136)을 관통하여 비아 플러그 구조체(140)와 전기적으로 연결되는 플러그 부(191) 및 하면 절연층(136) 상의 패드부(190)를 포함할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자(100)는 적어도 하나 이상의 다공성 저유전 절연물을 포함할 수 있다. 따라서, 전도체들 간의 캐퍼시턴스가 낮아지므로 RC 지연(delay)이 감소하고, 전기 신호가 고속으로 안정하게 전달될 수 있다.
도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(200)는 기판(210), 기판(210) 상의 트랜지스터(220), 트랜지스터(220)를 덮는 하부 층간 절연층(231), 하부 층간 절연층(231) 상의 제1 배선 구조(240), 제1 배선 구조(240) 상의 제2 배선 구조(250), 제2 배선 구조(250) 상의 제3 배선 구조(260), 및 제3 배선 구조(260) 상의 재배선 구조(270)를 포함할 수 있다.
기판(210)은 단결정 실리콘 벌크, 또는 에피택셜 성장층을 가진 반도체 웨이퍼를 포함할 수 있다. 각 트랜지스터들(220)은 게이트 절연층(221), 게이트 전극(222), 게이트 캡핑층(223), 및 게이트 스페이서(224)를 포함할 수 있다. 기판(210) 상에 직접적으로 형성된 게이트 절연층(221)은 산화된 실리콘 또는 금속 산화물을 포함할 수 있다. 게이트 절연층(221) 상의 게이트 전극(222)은 다결정 실리콘, 금속 실리사이드, 금속, 합금, 금속 화합물, 또는 그 조합을 포함할 수 있다. 게이트 캡핑층(223)이 게이트 전극(222) 상에 형성될 수 있다. 게이트 절연층(221), 게이트 전극(222), 및 게이트 캡핑층(223)의 측벽들 상에 게이트 스페이서(224)가 형성될 수 있다. 게이트 캡핑층(223) 및 게이트 스페이서(224)는 실리콘 질화물 또는 실리콘 산질화물 같이 실리콘 산화물보다 단단한 절연물을 포함할 수 있다.
하부 층간 절연층(231)은 실리콘 산화물을 포함할 수 있다. 하부 층간 절연층(231)은 다공정 저유전 절연물(porous low-k dielectric)을 포함할 수 있다. 반도체 소자(200)는 하부 층간 절연층(231)을 덮는 하부 스토퍼 층(232)을 더 포함할 수 있다. 하부 스토퍼 층(232)은 실리콘 질화물을 포함할 수 있다. 하부 스토퍼 층(232) 상에 하부 금속층(235)이 형성될 수 있다.
제1 배선 구조(240)는 하부 금속층(235)을 덮는 제1 중간 층간 절연층(241), 제1 중간 층간 절연층(241)을 관통하여 하부 금속층(235)과 연결되는 제1 비아 플러그(243p) 및 제1 배선 플러그(245p), 및 제1 중간 층간 절연층(241)과 제1 배선 플러그(245p)를 덮는 제1 중간 스토퍼 층(247)을 포함할 수 있다.
제1 중간 층간 절연층(241)은 실리콘 산화물을 포함할 수 있다. 제1 중간 층간 절연층(241)은 다공정 저유전 절연물(porous low-k dielectric)을 포함할 수 있다. 제1 중간 스토퍼 층(247)은 실리콘 질화물을 포함할 수 있다.
제2 배선 구조(250)는 제1 배선 플러그(245p)을 덮는 제2 중간 층간 절연층(251), 제2 중간 층간 절연층(251)을 관통하여 제1 배선 플러그(245p)과 연결되는 제2 비아 플러그(253p) 및 제2 배선 플러그(255p), 및 제2 중간 층간 절연층(251)과 제2 배선 플러그(255p)를 덮는 제2 중간 스토퍼 층(257)을 포함할 수 있다.
제2 중간 층간 절연층(251)은 실리콘 산화물을 포함할 수 있다. 제2 중간 층간 절연층(251)은 다공정 저유전 절연물(porous low-k dielectric)을 포함할 수 있다. 제2 중간 스토퍼 층(257)은 실리콘 질화물을 포함할 수 있다.
제3 배선 구조(260)는 제2 배선 플러그(265p)을 덮는 제3 중간 층간 절연층(261), 제3 중간 층간 절연층(261)을 관통하여 제2 배선 플러그(255p)과 연결되는 제3 비아 플러그(263p) 및 제3 배선 플러그(265p), 및 제3 중간 층간 절연층(261)과 제3 배선 플러그(265p)를 덮는 패시베이션 층(267)을 포함할 수 있다.
제3 중간 층간 절연층(261)은 실리콘 산화물을 포함할 수 있다. 제3 중간 층간 절연층(261)은 다공정 저유전 절연물(porous low-k dielectric)을 포함할 수 있다. 패시베이션 층(267)은 실리콘 질화물, 실리콘 산화물, 또는 폴리이미드를 포함할 수 있다.
재배선 구조(270)는 패시베이션 층(267)을 수직으로 관통하여 제3 배선 플러그(265p)와 전기적으로 연결되는 플러그 부(271) 및 패시베이션 층(267) 상의 패드부(275)를 포함할 수 있다. 재배선 구조(270)는 금속을 포함할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자(200)는 적어도 하나 이상의 다공성 저유전 절연물을 포함할 수 있다. 따라서, 전도체들 간의 캐퍼시턴스가 낮아지므로 RC 지연(delay)이 감소하고, 전기 신호가 고속으로 안정하게 전달될 수 있다.
도 2a 내지 2k는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 형성 방법을 설명하는 도면들이다.
도 2a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 형성 방법은 기판(110) 상에 트랜지스터들(120)을 형성하고, 기판(110) 및 트랜지스터들(120)을 덮는 하부 층간 절연층(131)을 형성하는 것을 포함할 수 있다. 기판(110)은 단결정 실리콘 벌크, 또는 에피택셜 성장층을 가진 반도체 웨이퍼를 포함할 수 있다. 각 트랜지스터들(120)은 게이트 절연층(121), 게이트 전극(122), 게이트 캡핑층(123), 및 게이트 스페이서(124)를 포함할 수 있다. 게이트 절연층(121)은 산화된 실리콘 또는 금속 산화물을 포함할 수 있다. 게이트 전극(122)은 다결정 실리콘, 금속 실리사이드, 금속, 합금, 금속 화합물, 또는 그 조합을 포함할 수 있다. 게이트 캡핑층(123) 및 게이트 스페이서(124)는 실리콘 질화물 또는 실리콘 산질화물 같이 실리콘 산화물보다 단단한 절연물을 포함할 수 있다. 하부 층간 절연층(131)을 형성하는 것은 실리콘 산화물을 CVD 공정 등을 이용하여 증착하는 것을 포함할 수 있다. 하부 층간 절연층(131)을 형성하는 방법은 상세하게 후술될 것이다.
도 2b를 참조하면, 상기 방법은 비아 홀(141)을 형성하고, 비아 홀(141)의 내벽 상에 비아 절연층(142)을 형성하는 것을 포함할 수 있다. 예를 들어, 상기 방법은, 하부 층간 절연층(131) 상에 식각 마스크 또는 하부 스토퍼 층(132)를 형성하고, 식각 공정을 이용하여 하부 층간 절연층(131)을 수직으로 관통하여 기판(110) 내부에 비아 홀(141)을 형성하고, 및 비아 홀(141)의 내벽 상에 비아 절연층(142)을 컨포멀하게 형성하는 것을 포함할 수 있다. 비아 절연층(142)을 형성하는 방법은 상세하게 후술될 것이다.
도 2c를 참조하면, 상기 방법은 비아 홀(141)의 내벽 상의 비아 절연층(142) 상에 비아 배리어 층(143) 및 비아 씨드 층(144)을 형성하고, 비아 씨드 층(144) 상에 비아 홀(141)을 채우는 비아 플러그(145)를 형성하는 것을 포함할 수 있다. 비아 배리어 층(143)은 CVD (chemical vapor deposition) 공정을 이용하여 형성될 수 있다. 비아 배리어 층(143)은 Ti, TiN, Ta, TaN, TiW, WN 같은 배리어용 금속을 포함할 수 있다. 비아 씨드 층(144)은 스퍼터링(sputter) 같은 PVD (physical vapor deposition) 공정 또는 CVD 공정을 이용하여 형성될 수 있다. 비아 씨드 층(144)은 Cu, W, TiW, Ni, 등을 포함하는 단일 금속 또는 합금을 포함할 수 있다. 비아 플러그(145)는 도금 공정을 이용하여 형성될 수 있다. 비아 플러그(145)는 Cu 같은 금속을 포함할 수 있다. 비아 씨드 층(144)과 비아 플러그(145)가 동일한 금속을 포함하는 경우, 그 경계면이 사라질 수 있다.
도 2d를 참조하면, 상기 방법은 비아 플러그(145), 비아 씨드 층(144), 비아 배리어 층(143), 및 비아 절연층(142)을 평탄화하여 비아 플러그 구조체(140)를 형성하는 것을 포함할 수 있다. 평탄화 공정은 CMP (chemical mechanical polishing) 공정을 포함할 수 있다.
도 2e를 참조하면, 상기 방법은 하부 층간 절연층(131) 또는 하부 스토퍼 층(132) 상에 하부 금속층(150) 및 하부 금속층(150)을 덮는 중간 층간 절연층(133)을 형성하는 것을 포함할 수 있다. 하부 금속층(150)은 하부 금속 배선(151) 및 비아 플러그 구조체(140)와 연결되는 비아 플러그 패드(152)를 포함할 수 있다.
도 2f를 참조하면, 상기 방법은 중간 층간 절연층(133)을 관통하는 하부 내부 비아 플러그들(155), 중간 금속층(160), 및 중간 금속층(160)을 덮는 상부 층간 절연층(134)을 형성하는 것을 포함할 수 있다. 하부 내부 비아 플러그들(155) 중 적어도 하나는 비아 플러그 패드(152)와 전기적으로 연결될 수 있다. 중간 금속층(160)은 금속 배선을 포함할 수 있다.
도 2g를 참조하면, 상기 방법은 상부 층간 절연층(134)을 관통하는 상부 내부 비아 플러그들(165), 상부 금속층(170), 및 상부 금속층(170)을 덮는 패시베이션 층(135)을 형성하는 것을 포함할 수 있다. 상부 내부 비아 플러그들(165) 중 적어도 하나는 비아 플러그 패드(152)와 전기적으로 연결될 수 있다. 상부 금속층(170)은 금속 배선을 포함할 수 있다. 패시베이션 층(135)은 실리콘 질화물 및/또는 실리콘 산화물을 포함할 수 있다.
도 2h를 참조하면, 상기 방법은 패시베이션 층(135)을 관통하여 상부 금속층(170)과 연결되는 상부 칩 패드들(180)을 형성하는 것을 포함할 수 있다. 상부 칩 패드들(180)은 패시베이션 층(135)을 관통하는 플러그 부(181) 및 패시베이션 층(135) 상의 패드부(185)를 포함할 수 있다. 상부 칩 패드들(180)은 재배선 형성 공정을 이용하여 형성될 수 있다.
도 2i를 참조하면, 상기 방법은 상부 칩 패드들(180) 상에 웨이퍼 지지 캐리어(WSC)를 부착하고, 기판(110)을 뒤집는 것을 포함할 수 있다.
도 2j를 참조하면, 상기 방법은 기판(110)의 하면을 식각하여 비아 플러그 구조체(140)의 단부를 노출시키는 것을 포함할 수 있다. 노출된 비아 플러그 구조체(140)의 단부는 비아 플러그(145)를 덮는 비아 배리어 층(143)이 노출될 수도 있다.
도 2k를 참조하면, 상기 방법은 기판(110)의 하면 상에 하면 절연층(136) 및 하면 재배선(190)을 형성하는 것을 포함할 수 있다. 하면 절연층(136)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 하면 재배선(190)은 재배선 형성 공정을 이용하여 형성될 수 있다. 하면 재배선(190)은 금속을 포함할 수 있다. 하면 재배선(190)은 하면 절연층(136)을 관통하는 플러그 부(191) 및 하면 절연층(136) 상의 패드부(195)를 포함할 수 있다.
이후, 도 1a를 참조하여, 웨이퍼 지지 캐리어(WSC)가 제거되어 본 발명의 일 실시예에 의한 반도체 소자(100)가 제조될 수 있다.
도 3a 내지 3g는 본 발명의 일 실시예에 의한 반도체 소자 형성 방법을 설명하는 도면들이다.
도 3a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 형성 방법은 기판(210) 상에 트랜지스터(220), 하부 층간 절연층(231), 하부 스토퍼 층(232), 하부 금속층(235), 및 제1 중간 층간 절연층(241)을 형성하는 것을 포함할 수 있다. 기판(210)은 단결정 실리콘 벌크, 또는 에피택셜 성장층을 가진 반도체 웨이퍼를 포함할 수 있다. 트랜지스터(220)는 게이트 절연층(221), 게이트 전극(222), 게이트 캡핑층(223), 및 게이트 스페이서(224)를 포함할 수 있다. 게이트 절연층(221)은 산화된 실리콘 또는 금속 산화물을 포함할 수 있다. 게이트 전극(222)은 다결정 실리콘, 금속 실리사이드, 금속, 합금, 금속 화합물, 또는 그 조합을 포함할 수 있다. 게이트 캡핑층(223) 및 게이트 스페이서(224)는 실리콘 질화물 또는 실리콘 산질화물 같이 실리콘 산화물보다 단단한 절연물을 포함할 수 있다. 하부 층간 절연층(231) 및 제1 중간 층간 절연층(241)을 형성하는 것은 실리콘 산화물을 CVD 공정 등을 이용하여 증착하는 것을 포함할 수 있다. 하부 층간 절연층(231) 및 제1 중간 층간 절연층(241)을 형성하는 방법은 상세하게 후술될 것이다. 하부 금속층((235)은 금속 배선을 포함할 수 있다.
도 3b를 참조하면, 상기 방법은 제1 중간 층간 절연층(241) 내에 제1 비아 홀들(243h) 및 제1 배선 트렌치들(245t)을 형성하는 것을 포함할 수 있다. 제1 비아 홀들(243h)은 하부 금속층(235)의 표면의 일부를 노출시킬 수 있다. 제1 배선 트렌치들(245t)은 제1 비아 홀들(243h)중 적어도 하나 이상과 중첩될 수 있다.
도 3c를 참조하면, 상기 방법은 제1 비아 플러그들(243p), 제1 배선 플러그들(245p), 및 제1 중간 스토퍼 층(247)을 형성하는 것을 포함할 수 있다. 제1 비아 플러그들(243p)은 제1 비아 홀들(243h)을 채울 수 있고, 및 제1 배선 플러그들(245p)은 제1 배선 트렌치들(245t)을 채울 수 있다. 제1 비아 플러그들(243p) 및 제1 배선 플러그들(245p)은 듀얼 다마신 공정을 이용하여 형성될 수 있다. 제1 비아 플러그들(243p) 및 제1 배선 플러그들(245p)은 배리어 금속 및 코어 금속을 포함할 수 있다. 배리어 금속은 Ti, TiN, Ta, TaN, TiW, WN 같은 배리어용 금속을 포함할 수 있다. 코어 금속은 Cu 또는 W 같은 금속을 포함할 수 있다. 제1 중간 스토퍼 층(247)은 실리콘 질화물을 포함할 수 있다.
도 3d를 참조하면, 상기 방법은 제1 중간 스토퍼 층(247) 상에 제2 중간 층간 절연층(251)을 형성하고, 제2 중간 층간 절연층(251) 내에 제2 비아 홀들(253h) 및 제2 배선 트렌치들(255t)을 형성하는 것을 포함할 수 있다. 제2 비아 홀들(253h)은 제1 배선 플러그들(255t)의 표면의 일부를 노출시킬 수 있다. 제2 배선 트렌치들(255t)은 제2 비아 홀들(253h)중 적어도 하나 이상과 중첩될 수 있다.
도 3e를 참조하면, 상기 방법은 제2 비아 플러그들(253p), 제2 배선 플러그들(255p), 및 제2 중간 스토퍼 층(257)을 형성하는 것을 포함할 수 있다. 제2 비아 플러그들(253p)은 제2 비아 홀들(253h)을 채울 수 있고, 및 제2 배선 플러그들(255p)은 제2 배선 트렌치들(255t)을 채울 수 있다. 제2 비아 플러그들(253p) 및 제2 배선 플러그들(255p)은 듀얼 다마신 공정을 이용하여 형성될 수 있다. 제2 비아 플러그들(253p) 및 제2 배선 플러그들(255p)은 배리어 금속 및 코어 금속을 포함할 수 있다. 제2 중간 스토퍼 층(257)은 실리콘 질화물을 포함할 수 있다.
도 3f를 참조하면, 상기 방법은 제2 중간 스토퍼 층(257) 상에 제3 중간 층간 절연층(261)을 형성하고, 제3 중간 층간 절연층(261) 내에 제3 비아 홀들(263h) 및 제3 배선 트렌치들(265t)을 형성하는 것을 포함할 수 있다. 제3 비아 홀들(263h)은 제2 배선 플러그들(255p)의 표면의 일부를 노출시킬 수 있다. 제3 배선 트렌치들(265t)은 제3 비아 홀들(263h)중 적어도 하나 이상과 중첩될 수 있다.
도 3g를 참조하면, 상기 방법은 제3 비아 플러그들(263p), 제3 배선 플러그들(265p), 및 패시베이션 층(267)을 형성하는 것을 포함할 수 있다. 제3 비아 플러그들(263p)은 제3 비아 홀들(263h)을 채울 수 있고, 및 제3 배선 플러그들(265p)은 제3 배선 트렌치들(265t)을 채울 수 있다. 제3 비아 플러그들(263p) 및 제3 배선 플러그들(265p)은 듀얼 다마신 공정을 이용하여 형성될 수 있다. 제3 비아 플러그들(263p) 및 제3 배선 플러그들(265p)은 배리어 금속 및 코어 금속을 포함할 수 있다. 패시베이션 층(267)은 실리콘 질화물, 실리콘 산화물, 또는 폴리이미드를 포함할 수 있다.
이후, 도 1b를 참조하면, 상기 방법은 패시베이션 층(267) 상에 재배선 구조(270)를 형성하는 것을 포함할 수 있다. 재배선 구조(270)는 패시베이션 층(267)을 관통하여 제3 배선 플러그들(265p)과 연결되는 플러그 부(271) 및 패시베이션 층(267) 상의 패드부(275)를 포함할 수 있다.
도 4a는 본 발명의 기술적 사상의 실시예들에 의한 증착 설비(10)를 개략적으로 도시한 도면이다
도 4a를 참조하면, 본 발명의 일 실시예에 의한 증착 설비(10)는 챔버(20), 라디칼 공급부(30) 및 전구체 공급부(40)를 포함할 수 있다.
챔버(20)는 내부의 하부에 웨이퍼(W)를 지지하기 위한 마운터(25, mounter)를 포함할 수 있다. 즉, 웨이퍼(W)가 마운터(25) 상에 안착(be mounted)될 수 있다. 마운터(25)는 정천척(electro static chuck)을 포함할 수 있다. 마운터(25)는 내부에 온도 조절부(26)를 포함할 수 있다. 온도 조절부(26)는 가열을 위한 코일형 히터(27) 및/또는 냉각을 위한 에어 패스(28, air path)를 포함할 수 있다. 에어 패스(28)를 통하여 헬륨(He) 같은 불활성 기체가 마운터(25)를 냉각할 수 있다. 챔버(25)의 상부에 상부 소스 RF 전극 (RFt)이 배치될 수 있고, 챔버(20)의 측상부에 측부 RF 전극 (RFs)이 배치될 수 있고, 및 마운터(25)에 바이어스 RF 전극 (RFb)이 배치될 수 있다.
라디칼 공급부(30)에서 제공되는 산소 라디칼(O*)은 라디칼 공급관(35)을 통하여 챔버(20)의 내부로 공급될 수 있다. 라디칼 공급관(35)의 끝 부분에 산소 라디칼(O*)을 챔버(20)의 내부에 스프레잉(spraying) 또는 아토마이징(atomizing)하기 위한 라디칼 공급 노즐(36)이 설치될 수 있다. 라디칼 공급 노즐(36)은 챔버(20)의 중앙 상부 배치될 수 있다.
전구체 공급부(40)에서 제공되는 전구체는 전구체 공급관(45) 및 전구체 공급 노즐(46)을 통하여 챔버(20)의 내부에 고르게 공급될 수 있다. 전구체 공급 노즐(46)은 챔버(20) 내에 다수 개 배치될 수 있다. 전구체 공급 노즐(46)은 챔버(20)의 측부로부터 중앙을 향해 돌출한 수평 봉 형태를 가질 수 있다. 전구체 공급부(40)는 유기 규소 전구체와 헬륨(He) 및/또는 아르곤(Ar) 같은 캐리어 가스를 함께 제공할 수 있다. 캐리어 가스는 유기 규소 전구체를 챔버(20)의 내부로 수송할 수 있다.
배출부(50)는 챔버(20)의 내부로부터 반응된 가스를 챔버(20)의 외부로 배출할 수 있다. 배출부(50)는 터보 펌프(turbo pump) 같은 진공 펌프를 포함할 수 있다.
도 4b는 본 발명의 일 실시예에 의한 증착 설비(10)의 라디칼 공급부(30)를 개략적으로 도시한 도면이다. 도 4b를 참조하면, 본 발명의 일 실시예에 의한 증착 설비(10)의 라디칼 공급부(30)는 마이크로웨이브 발생부(31), 가스 공급부(32) 및 플라즈마 생성부(33)를 포함할 수 있다. 마이크로웨이브 발생부(31)는 예를 들어, 약 2.45GHz의 주파수 및 약 1.5~3.8Kw의 파워를 가진 마이크로웨이브를 발생할 수 있다. 가스 공급부(32)는 O2, N2O, H2O 또는 기타 oxygen을 포함하는 가스를 플라즈마 생성부(33)로 공급할 수 있다. 상기 가스는 플라즈마 생성부(33)를 통과하면서 산소 라디칼(O*)을 포함하도록 플라즈마화 되어 라디칼 공급관(35)을 통하여 챔버(20) 내부로 공급될 수 있다. 플라즈마 생성부(33)를 통과한 마이크로 웨이브는 배출용(exhausting) 도파관(34)을 통하여 배출될 수 있다.
본 발명의 일 실시예에 의한 증착 설비(10)는 챔버(20)의 외부에서 플라즈마화 되어 산소 라디칼(O*)을 포함하는 가스 플라즈마와 전구체를 준비하여 각각 챔버(20) 내부로 공급함으로써 증착 공정을 수행할 수 있다. 따라서, 전구체는 플라즈마 또는 마이크로웨이브에 직접적으로 노출되지 않는다.
도 5a 내지 5c는 본 발명의 기술적 사상에 의한 절연층(320)을 형성하는 방법을 설명하는 도면들이다. 절연층(320)은 도 1a 내지 3g의 하부 층간 절연층(131), 중간 층간 절연층(133), 상부 층간 절연층(134), 하부 층간 절연층(231), 제1 중간 층간 절연층(241), 제2 중간 층간 절연층(251), 및 제3 중간 층간 절연층(261) 중 어느 하나에 해당할 수 있다.
도 5a를 참조하면, 본 발명의 일 실시예에 의한 절연층(320)을 형성하는 방법은 하부 층(305) 상에 포로젠들(325)을 함유한 예비 절연층(320p)을 형성하는 것을 포함할 수 있다. 하부 층(305)는 실리콘 웨이퍼, 실리콘 질화물, 실리콘 산화물, 다결정 실리콘, 금속, 또는 그 조합들을 포함할 수 있다.
도 4a 및 4b를 더 참조하여, 상기 방법은 챔버(20) 내에 웨이퍼(W)를 도입하고, 챔버(20)의 내부를 진공화하고, 챔버(20)의 내부 및/또는 마운터(25)를 적절한 공정 온도로 조절, 유지하고, 및 챔버(20) 내에 산소 라디칼(O*) 및 포로젠(325)을 포함하는 전구체를 공급하는 것을 포함할 수 있다.
산소 라디칼(O*)은 O2, N2O, H2O 또는 기타 oxygen을 포함하는 플라즈마 상태로 공급되거나, 또는 플라즈마화 되지 않은 가스 상태로 공급될 수 있다. 산소 라디칼(O*)이 플라즈마 상태인 경우, 플라즈마는 예를 들어, 리모트 플라즈마 공정와 같이 챔버(20)의 외부에서 생성될 수 있다. 즉, 플라즈마 상태의 산소 라디칼(O*)은 챔버(20)의 외부에서 생성, 준비되어 챔버(20) 내부로 공급될 수 있다. 또는, 산소 라디칼(O*)은 플라즈마를 동반하지 않고 열적(thermal) 에너지에 의해 여기되어 공급될 수 있다.
전구체는 유기 규소 전구체를 포함할 수 있다. 전구체는 카본 브리지를 가진의 실리콘 원자들 및 포로젠(325)을 포함할 수 있다. 예를 들어, 전구체는 아래의 화학식 1로 표시되는 화합물을 포함할 수 있다.
Figure 112013052704411-pat00001
R1 내지 R6은 수소 원자, 메틸기 및 알콕시 중 어느 하나이고, n은 1 내지 5인 정수일 수 있다. R1 내지 R6 중 적어도 하나는 포로젠(325)을 포함할 수 있다. 따라서, 예비 절연층(320p)은 Si-O-Si 본딩을 포함하는 네트워크 구조 내에 -(CH2)n- 본딩 구조의 카본 브리지를 포함할 수 있다. 카본 브리지 -(CH2)n- 는 Si-O-Si- 본딩보다 우수한 기계적 강도를 갖는다. 그러므로, 예비 절연층(320p)은 Si-O-Si 본딩만을 포함하는 절연물보다 상대적으로 높은 기계적 강도를 가질 수 있다. 카본 브리지 -(CH2)n- 는 플라즈마 또는 마이크로웨이브에 취약하다. 따라서, 본 실시예의 예비 절연층(320p)의 카본 브리지 -(CH2)n- 는 플라즈마 또는 마이크로웨이브에 직접적으로 노출되지 않으므로 화학적/물리적으로 분해 및/또는 분리되지 않고 Si-(CH2)n-Si 본딩 구조를 유지할 수 있다. 따라서, 본 실시예에 의한 예비 절연층(320p)은 플라즈마를 이용하는 증착 공정을 통하여 형성될 경우보다 충분히 더 많은 -Si-(CH2)n-Si- 본딩 구조를 포함할 수 있다.
다른 실시예에서, 유기 규소 전구체는 분리된 카본 브리지의 실리콘 본딩 -Si-Cx-Si- 와 다음의 화학식 2로 표시되는 화합물을 포함할 수 있다.
Figure 112013052704411-pat00002
Ra, Rb, Rc, 및 Rd 중 적어도 하나는 포로젠(325)이고, 나머지는 각각 수소 원자, 메틸기 및 알콕시 중 어느 하나일 수 있다.
예를 들어, 상기 예비 절연층(320p)을 형성하는 공정은 마운터(25)의 온도를 약 -25℃ 내지 100℃로 조절, 유지하고, 및 챔버(20)의 내부의 압력을 약 0.9 내지 5Torr로 유지하는 것을 포함할 수 있다. 또한 상기 공정은 산소 라디칼(O*)을 포함하는 산소 가스(O2)를 약 1,500 내지 3,000sccm(standard cubic centimeter) 정도로 챔버(20)의 내부에 공급하고, 포로젠(325)을 포함하는 유기 규소 전구체를 약 500 내지 5,000 mgm(mil-gram per a minute)으로 챔버(20)의 내부에 공급하는 것을 포함할 수 있다. 도 4a를 더 참조하여, 유기 규소 전구체는 전구체 공급부(40)에서 캐리어 가스와 혼합되어 함께 공급될 수 있다. 캐리어 가스는 헬륨 또는 아르곤 같은 불활성 기체를 포함할 수 있다. 예를 들어, 헬륨 가스가 약 1,000 내지 3,000sccm으로 챔버(20) 내부로 공급되거나, 또는 아르곤 가스가 약 500 내지 1,500sccm으로 챔버(20) 내부로 공급될 수 있다. 또는, 헬륨과 아르곤 가스가 동시에 챔버(20)의 내부로 공급될 수 있다. 캐리어 가스는 유기 규소 전구체를 챔버(20)의 내부로 운송(carry)할 수 있다. 본 실시예에서, 상기 예비 절연층(320p)을 형성하는 공정은 마운터(25)의 온도를 약 80℃로 유지하고, 챔버(20)의 내부의 압력을 약 1.9Torr로 유지하고, 및 챔버(20)의 내부에 산소 라디칼(O*)을 포함하는 산소 가스(O2)를 약 2,000sccm으로 공급하고, 포로젠(325)을 포함하는 유기 규소 전구체를 600mgm으로 공급하고, 및 캐리어 가스를 약 1,500sccm으로 공급하는 것을 포함할 수 있다.
마운터(25)의 온도가 높을수록 예비 절연층(320)의 증착 속도가 저하되고, 유동성(flowability)이 낮아지고, 및 카본 브리지가 손상되어 예비 절연층(320)의 내부의 카본 브리지 함유량이 감소할 수 있다. 따라서, 마운터(25)의 온도를 100℃ 이상으로 올릴 경우, 예비 절연층(320)의 유동성이 낮아지므로 예비 절연층(320)의 컨포멀리티(conformality) 및 평탄성이 악화될 수 있다. 또한, 예비 절연층(320)의 카본 브리지 함유량이 감소하므로 기계적 강도 및 물리적 내구성이 저하될 수 있다. 따라서, 본 발명의 기술적 사상에서 제시하는 온도 범위는 예비 절연층(320)의 증착 속도 및 유동성을 과도하게 저하시키지 않으면서 예비 절연층(320)의 기계적 강도 및 물리적 내구성을 충분히 제공할 수 있다.
챔버(20) 내부의 압력을 높일수록 예비 절연층(320)의 증착 속도가 낮아지나, 유동성이 증가하고 예비 절연층(320) 내부의 카본 브리지 함유량이 증가할 수 있다. 따라서, 챔버(20) 내부의 압력을 적절하게 유지하여 생산성이 심하게 저하되지 않으면서도 예비 절연층(320)의 유동성 및 카본 브리지의 함유량을 적절하게 확보할 수 있다.
산소 라디칼(O*)의 유량을 증가시키면 증착 속도는 빨라지나 예비 절연층(320)의 유동성 및 카본 브리지 함유량이 저하된다. 본 발명의 기술적 사상에 의한 산소 라디칼(O*)의 유량은 예비 절연층(320)의 유동성 및 카본 브리지 함유량을 충분히 확보하면서도 적절한 증착 속도를 확보할 수 있다.
부가하여, 포로젠(325)은 분지상 폴리(p-크실렌) (branched poly(p-xylene)), 선형 폴리(p-페닐렌) (linear poly(p-phenylene)), 선형 폴리부타디엔 (linear polybutadiene), 분지상 폴리에틸렌 (branched polyethylene), 폴리(에틸렌 테레프탈레이트) (poly(ethylene terephthalate): "PET"), 폴리아미드 (polyamide-6,6: "Nylon 6/6"), 신디오택틱 폴리스티렌 (syndiotactic polystyrene: "PS-syn"), 폴리카프로락톤 (polycaprolactone: "PCL"), 폴리(프로필렌 옥사이드) (poly(propylene oxide): "PPO"), 폴리카보네이트 (polycarbonates), 폴리(페닐렌 설파이드) (poly(phenylene sulfide): "PPS"), 폴리아미드이미드(polyamideimide: "PAI"), 폴리프탈아미드 (polyphthalamide: "PPA", "Amodel"), 폴리메틸스티렌(polymethylstyrene: "PMS"), 폴리에테르에테르케톤 (polyetheretherketone: "PEEK"), 폴리(에테르 술폰)(poly(ether sulfone): "PES"), 폴리(에테르케톤) (poly(etherketone): "PEK"), 폴리옥시메틸렌(polyoxymethylene: "POM"), 폴리(부틸렌 테레프탈레이트) (poly(butylene terephthalate): "PBT"), 폴리스티렌 (polystyrene: "PS"), 폴리(노르보르넨) (poly(norbornene), 세틸트리메틸암모늄 브로마이드(cetyltrimethylammonium bromide: "CTAB"), 폴리(에틸렌 옥사이드-b-프로필렌 옥사이드-b-에틸렌 옥사이드)(poly(ethylene oxide-b-propylene oxide-b-ethylene oxide): "PEO-b-PPO-b-PEO"), 시클로덱스트린(cyclodextrin: "CD") 중에서 어느 하나를 포함할 수 있다.
예를 들어, 포로젠(325)은, 아래의 화학식 3 내지 9에 표시된 다양한 하이드로카본들(hydrocarbon) 중 하나 이상을 포함할 수 있다.
Figure 112013052704411-pat00003
Figure 112013052704411-pat00004
Figure 112013052704411-pat00005
Figure 112013052704411-pat00006
Figure 112013052704411-pat00007
Figure 112013052704411-pat00008
Figure 112013052704411-pat00009
도 5b를 참조하면, 예비 절연층(320p)은 SiCHO-R 구조의 올리고머(oligomer)를 포함할 수 있다. SiCHO-R 올리고머는 R-Si-(CH2)n-Si-R 본딩을 포함할 수 있다. R은 -CHx-CHy-의 카본 브리지를 갖는 포로젠(325), 수소기(-H), 수산화기(-OH), 메틸기(-CH3), 또는 기타 다양한 C, H, O를 가진 알킬기를 포함할 수 있다. (a) 및 (b)에 다양한 형태의 SiCHO-R 올리고머(oligomer)가 예시되었다.
도 5c를 참조하면, 상기 절연층(300)을 형성하는 방법은 큐어링 공정을 수행하여 예비 절연층(320p)을 다공성 절연층(320)으로 변환시키는 것을 포함할 수 있다. 큐어링 공정은 UV (ultra violet) 광 조사 공정, 전자선(e-beam) 조사 공정, 및 열 처리 공정 중 어느 하나를 포함할 수 있다. 큐어링 공정이 UV 광 조사 공정을 포함하는 경우, UV 광은 200nm 이상의 다수의 파장을 가진 다색광을 포함할 수 있다. 큐어링 공정에 의하여, 포로젠들(325)이 제거될 수 있다. 포로젠들(325)이 제거된 곳에 기공들(326)이 형성될 수 있다.
본 발명의 기술적 사상에 의하면, 산소 라디칼(O*)이 외부에서 플라즈마화 되어 공급되므로 전구체의 카본 브리지 -(CH2)n- 가 플라즈마에 직접적으로 노출되지 않는다. 예를 들어, 카본 브리지 -(CH2)n- 가 마이크로웨이브에 노출되지 않는다. 카본 브리지 -(CH2)n- 는 플라즈마 및/또는 마이크로웨이브에 매우 취약하여 쉽게 분리므로, 본 발명의 기술적 사상에 의해 형성된 예비 절연층(320p) 및 절연층(320)은 형성 공정에서 카본 브리지 -(CH2)n- 가 적게 손실되므로 플라즈마를 이용하여 형성될 경우보다 상대적으로 더 많은 카본 브리지 -(CH2)n- 를 포함할 수 있다. -Si-(CH2)n-Si- 본딩 구조는 -Si-O-Si- 본딩 구조보다 물리적 내구성 및 기계적인 강도가 우수하므로 반도체 제조 공정에서 보다 유용할 수 있다.
도 6a 내지 6c는 본 발명의 일 실시예에 의한 비아 플러그 구조체(400) 또는 비아 플러그 구조체(400)를 포함하는 반도체 소자를 형성하는 방법을 설명하는 도면들이다. 비아 플러그 구조체(400)는 도 1a 및 2a 내지 2k의 비아 플러그 구조체(140) 및 그 부속 구성 요소들을 포함할 수 있다.
도 6a를 참조하면, 상기 비아 플러그 구조체(400) 또는 비아 플러그 구조체(400)를 포함하는 반도체 소자를 형성하는 방법은, 하부 층(405) 내에 비아 홀(410)을 형성하고, 및 하부 층(405)의 표면 및 비아 홀(410)의 내벽 상에 예비 비아 절연층(420p)을 형성하는 것을 포함할 수 있다. 예비 비아 절연층(420p)은 다수의 포로젠들(425)을 포함할 수 있다. 예비 비아 절연층(420p)을 형성하는 것은 도 5a를 참조하여 설명된 내용들을 참조하여 이해될 수 있을 것이다.
도 6b를 참조하면, 상기 방법은, 큐어링 공정을 수행하여 예비 비아 절연층(420p)을 다공성 비아 절연층(420)으로 변환시키는 것을 포함할 수 있다. 큐어링 공정은 UV (ultra violet) 광 조사 공정, 전자선(e-beam) 조사 공정, 및 열 처리 공정 중 어느 하나를 포함할 수 있다. 큐어링 공정이 UV 광 조사 공정을 포함하는 경우, UV 광은 200nm 이상의 다수의 파장을 가진 다색광을 포함할 수 있다. 큐어링 공정에 의하여, 포로젠들(425)이 제거될 수 있다. 포로젠들(425)이 제거된 곳에 기공들(426)이 형성될 수 있다.
도 6c를 참조하면, 상기 방법은, 비아 절연층(420) 상에 비아 배리어 층(430)을 형성하고, 비아 배리어 층(430) 상에 비아 씨드 층(440)을 형성하고, 비아 씨드 층(440) 상에 비아 플러그(450)를 형성하고, 및 CMP 같은 평탄화 공정을 수행하여 비아 플러그 구조체(400)를 형성하는 것을 포함할 수 있다.
예를 들어, 비아 배리어 층(430)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 또는 탄탈룸 질화물(TaN) 같은 배리어용 금속을 포함할 수 있고, 및 비아 씨드 층(440) 및 비아 플러그(450)는 구리를 포함할 수 있다. 비아 씨드 층(440)과 비아 플러그(450)가 동일한 금속을 포함하는 경우, 그 경계면이 사라질 것이다. 평탄화 공정에 의해 하부 층(405)의 상부 표면이 노출될 수 있다.
도 7a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 저유전율 절연층을 가진 반도체 소자를 포함하는 메모리 모듈(2100)을 개념적으로 도시한 도면이다. 도 4a를 참조하면, 메모리 모듈(2100)은 메모리 모듈 기판(2110), 메모리 모듈 기판(2110) 상에 배치된 다수 개의 메모리 소자들(2120) 및 다수 개의 터미널들(2130)을 포함할 수 있다. 메모리 모듈 기판(2110)은 PCB 또는 웨이퍼를 포함할 수 있다. 메모리 소자들(2120)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 저유전율 절연층을 가진 반도체 소자, 또는 저유전율 절연층을 가진 반도체 소자를 포함하는 반도체 패키지를 포함할 수 있다. 다수 개의 터미널들(2130)은 전도성 금속을 포함할 수 있다. 각 터미널들은 각 메모리 소자들(2120)과 전기적으로 연결될 수 있다. 메모리 모듈(2100)은 누설 전류가 적고 On/Off 전류 특성이 우수한 반도체 소자를 포함하므로 모듈 퍼포먼스가 개선된다.
도 7b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 저유전율 절연층을 가진 반도체 소자를 포함하는 메모리 카드(2200)을 개념적으로 도시한 도면이다. 도 7b을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 메모리 카드(2200)은, 메모리 카드 기판(2210) 상에 실장된 본 발명의 기술적 사상의 다양한 실시예들에 의한 저유전율 절연층을 가진 반도체 소자를 포함할 수 있다. 메모리 카드(2200)는 메모리 카드 기판 기판(2210) 상에 실장된 마이크로프로세서(2220)를 더 포함할 수 있다. 메모리 카드 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다.
도 7c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 저유전율 절연층을 가진 반도체 소자를 포함하는 전자 시스템(2300)을 개념적으로 도시한 블록도이다. 도 7c를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 저유전율 절연층을 가진 반도체 소자는 전자 시스템(2300)에 포함될 수 있다. 시스템(2300)은 바디(Body; 2310)를 포함할 수 있다. 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 2350)을 포함할 수 있다. 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤러 유닛(2350)은 상기 바디(2310)상에 실장 또는 장착될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 외부에 디스플레이 유닛(2360)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2360)은 상기 바디(2310)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 상기 파워 공급부(2330)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(2320), 기능 유닛(2340), 디스플레이 컨트롤러 유닛(2350) 등으로 공급할 수 있다. 마이크로 프로세서 유닛(2320)은 파워 공급부(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이 유닛(2360)을 제어할 수 있다. 기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2300)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(2340)은 다이얼링, 또는 외부 장치(External Apparatus; 2370)와의 교신으로 상기 디스플레이 유닛(2360)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 다른 실시예에서, 전자 시스템(2300)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(2340)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(2340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2380)을 통해 외부 장치(2370)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(2300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(2340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 다양한 실시예들에서 설명된 저유전율 절연층을 가진 반도체 소자는 마이크로 프로세서 유닛(2320) 및 기능 유닛(2340) 중 적어도 어느 하나에 포함될 수 있다.
도 7d는 본 발명의 기술적 사상이 적용된 일 실시예에 의한 저유전율 절연층을 가진 반도체 소자를 포함하는 가진 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다. 도 7d를 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 저유전율 절연층을 가진 반도체 소자를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(2400)은 메모리 시스템(2412) 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 램(2416) 및 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 램(2416)은 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(2414) 또는 램(2416)은 본 발명의 실시예들에 의한 저유전율 절연층을 가진 반도체 소자를 포함할 수 있다. 마이크로프로세서(2414), 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 데이터를 입력하거나 또는 전자 시스템(2400)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 컨트롤러 및 메모리 소자를 포함할 수 있다.
도 7e는 본 발명의 기술적 사상의 다양한 실시예들에 의한 저유전율 절연층을 가진 반도체 소자를 포함하는 모바일 무선 폰(2500)을 개략적으로 도시한 도면이다. 모바일 무선 폰(2500)은 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 저유전율 절연층을 가진 반도체 소자는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200: 반도체 소자
110: 기판 120: 트랜지스터
121: 게이트 절연층 122: 게이트 전극
123: 게이트 캡핑층 124: 게이트 스페이서
131: 하부 층간 절연층 132: 하부 스토퍼 층
133: 중간 층간 절연층 134: 상부 층간 절연층
135: 패시베이션 층 136: 하면 절연층
140: 비아 플러그 구조체 141: 비아 홀
142: 비아 절연층 143: 비아 배리어 층
144: 비아 씨드 층 145: 비아 플러그
150: 하부 금속층 151: 하부 금속 배선
152: 비아 플러그 패드 155: 하부 내부 비아 플러그
160: 중간 금속층 165: 상부 내부 비아 플러그
170: 상부 금속층 180: 상부 칩 패드
181: 플러그 부 185: 패드부
190: 하면 재배선 191: 플러그 부
195: 패드부 210: 기판
220: 트랜지스터 221: 게이트 절연층
222: 게이트 전극 223: 게이트 캡핑층
224: 게이트 스페이서 231: 하부 층간 절연층
232: 하부 스토퍼 층 233: 하부 금속층
240: 제1 배선 구조 241: 제1 중간 층간 절연층
243h: 제1 비아 홀 243p: 제1 비아 플러그
245t: 제1 배선 트렌치 245p: 제1 배선 플러그
247: 제1 중간 스토퍼 층 250: 제2 배선 구조
251: 제2 중간 층간 절연층 253h: 제2 비아 홀
253p: 제2 비아 플러그 255t: 제2 배선 트렌치
255p: 제2 배선 플러그 257: 제2 중간 스토퍼 층
260: 제3 배선 구조 261: 제3 중간 층간 절연층
263h: 제3 비아 홀 263p: 제3 비아 플러그
265t: 제3 배선 트렌치 265p: 제3 배선 플러그
267: 패시베이션 층 270: 재배선 구조
271: 플러그 부 275: 패드부
10: 증착 설비 20: 챔버
25: 마운터 26: 온도 조절부
27: 히터 28: 에어 패스
30: 라디칼 공급부 31: 마이크로웨이브 발생부
32: 가스 공급부 33: 플라즈마 발생부
34: 배출 도파관 35: 라디칼 공급관
36: 라디칼 공급 노즐 40: 전구체 공급부
45: 전구체 공급관 46: 전구체 공급 노즐
50: 배출부
300, 400: 절연층 310, 410: 하부 층
415: 비아 홀 320, 420: 예비 절연층
325, 425: 포로젠 330, 430: 기공

Claims (10)

  1. 챔버 내에 웨이퍼를 로딩하여 상기 챔버 내부의 마운터 상에 안착시키고,
    상기 마운터의 온도를 -25℃ 보다 높고 100℃보다 낮게 유지하면서 상기 챔버 내에 상기 챔버의 외부의 플라즈마 생성부에서 생성된 산소 라디칼을 포함하는 플라즈마를 제1 경로를 통해 상기 웨이퍼 상에 공급하고, 카본 브리지를 포함하는 유기 규소 전구체 및 포로젠을 플라즈마에 노출되지 않은 상태로 상기 제1 경로와 다른 제2 경로를 통해 상기 웨이퍼 상에 공급하여 상기 웨이퍼 상에 상기 포로젠들을 포함하는 예비 절연층을 형성하고,
    상기 예비 절연층으로부터 상기 포로젠들을 제거하여 다공성 절연층을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  2. 제1항에 있어서,
    상기 플라즈마 생성부는,
    마이크로웨이브를 발생하는 마이크로웨이브 발생부 및 산소를 포함하는 가스를 공급하는 가스 공급부를 포함하고,
    상기 플라즈마는 상기 마이크로웨이브 발생부에서 발생된 마이크로웨이브에 상기 산소를 포함하는 가스를 노출, 통과시켜 생성되는 반도체 소자 형성 방법.
  3. 제1항에 있어서,
    상기 유기 규소 전구체는 아래의 화학식으로 표시되는 화합물을 포함하고,
    Figure 112019115557312-pat00010

    R1 내지 R6은 수소 원자, 메틸기 및 알콕시 중 어느 하나이고, n은 1 내지 5인 정수이고, 및 R1 내지 R6 중 적어도 하나는 상기 포로젠을 포함하는 반도체 소자 형성 방법.
  4. 제1항에 있어서,
    상기 유기 규소 전구체는 아래의 화학식으로 표시되는 화합물을 더 포함하고,
    Figure 112019115557312-pat00011

    Ra, Rb, Rc, 및 Rd는 수소 원자, 메틸기 및 알콕시 중 어느 하나이고, 및 상기 Ra, Rb, Rc, 및 Rd 중 적어도 하나는 상기 포로젠을 포함하는 반도체 소자 형성 방법.
  5. 제1항에 있어서,
    상기 포로젠은 -CH2-CH2- 본딩 구조를 포함하는 반도체 소자 형성 방법.
  6. 제1항에 있어서,
    상기 유기 규소 전구체는 캐리어 가스와 혼합되어 상기 챔버의 내부로 공급되는 반도체 소자 형성 방법.
  7. 제6항에 있어서,
    상기 유기 규소 전구체는 1분당 500 내지 5,000 mil-gram으로 공급되는 반도체 소자 형성 방법.
  8. 제1항에 있어서,
    상기 예비 절연층을 형성하는 것은 상기 마운터의 온도를 80℃로 조절하는 것을 포함하는 반도체 소자 형성 방법.
  9. 제1항에 있어서,
    상기 예비 절연층을 형성하는 것은 상기 챔버 내부의 압력을 0.9 내지 5Torr로 유지하는 것을 포함하는 반도체 소자 형성 방법.
  10. 제1항에 있어서,
    상기 산소 라디칼은 상기 챔버의 내부의 상부로부터 상기 웨이퍼에 수직인 수직 방향을 따라 상기 웨이퍼 상으로 공급되고, 및
    상기 유기 규소 전구체는 상기 챔버의 내부의 측면으로부터 중앙으로 돌출한 튜브형 노즐을 통하여 상기 웨이퍼와 평행한 수평 방향을 따라 상기 웨이퍼 상으로 공급되는 반도체 소자 형성 방법.
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