KR101006522B1 - 반도체 소자의 금속배선 및 그의 형성방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 금속배선 및 그의 형성방법은, 배선 형성 영역을 갖는 절연막과, 상기 배선 형성 영역 내에 매립된 금속막과, 상기 금속막 표면 상에 형성된 차폐막과, 상기 차폐막을 포함한 절연막 상에 형성된 캡핑막을 포함한다.

Description

반도체 소자의 금속배선 및 그의 형성방법{METAL WIRING OF SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자의 금속배선 및 그의 형성방법에 관한 것으로, 보다 자세하게는, 구리를 적용한 반도체 소자의 금속배선 형성시, 계면을 통한 전자 이동 현상을 방지하여 구리 금속배선의 전기 이동도(Electromigration) 특성을 개선할 수 있는 반도체 소자의 금속배선 및 그의 형성방법에 관한 것이다.
일반적으로 반도체 소자에는 소자와 소자 간, 또는, 배선과 배선 간을 전기적으로 연결하기 위해 금속배선이 형성되며, 상부 금속배선과 하부 금속배선 간의 연결을 위해 콘택 플러그가 형성된다.
한편, 반도체 소자의 고집적화 추세에 따라 디자인 룰(Design Rule)이 감소하고, 상기 콘택 플러그가 형성되는 콘택 홀의 종횡비가 점차 증가하고 있다. 이에, 금속배선 및 콘택 플러그를 형성하는 공정의 난이도와 중요성이 증가되고 있는 실정이다.
상기 금속배선의 재료로는 전기 전도도가 우수한 알루미늄(Al) 및 텅스텐(W)이 주로 이용되어 왔으며, 최근에는 상기 알루미늄 및 텅스텐보다 전기 전도 도(Electromigration)가 월등히 우수하고 저항이 낮아 고집적 고속 동작 소자에서 RC 신호 지연 문제를 해결할 수 있는 구리(Cu)를 차세대 금속배선 물질로 사용하고자 하는 연구가 진행되고 있다.
일반적으로, 상기 구리는 상대적으로 낮은 비 저항 특성과, 상기 알루미늄에 비하여 녹는점이 높고 원자량이 크기 때문에 전기 이동도에 대한 저향력이 우수하도 알려져 있다.
이하에서는, 구리를 적용한 종래의 금속배선 형성방법에 대해 간략하게 설명하도록 한다.
먼저, 반도체 기판 상부에 싱글(Single) 또는 듀얼(Dual) 구조의 트렌치 또는 콘택 홀을 갖는 절연막을 형성하고, 상기 트렌치 또는 콘택 홀의 표면에 확산방지막을 형성한다.
그런 다음, 상기 확산방지막이 형성된 트렌치 또는 콘택 홀을 포함한 절연막 상에 상기 트렌치 또는 콘택 홀을 매립하도록 구리막을 형성한다.
이어서, 상기 구리막 및 상기 확산방지막을 상기 절연막이 노출될 때까지 CMP(Chemical Mechanical Polishing) 공정으로 제거한 다음, 상기 구리막이 매립된 트렌치 또는 콘택 홀을 포함한 절연막 상에 상부 배선과의 절연을 하기 위한 캡핑막을 형성하여 금속배선을 형성한다.
한편, 구리 원자의 확산에 대한 활성화 에너지는 계면 부분에서 가장 낮기 때문에, 구리를 적용한 금속배선에서 전자 이동 현상은 계면을 통해 대부분 발생하게 되는 표 1을 통해 알 수 있다.
Al(Cu) Cu
Interface ~1.0eV 0.6∼1.0eC [1]
Grain Boundary 0.8∼1.0eV 0.9∼1.2eV [2]
Bulk 1.4eV 2.2eV [3]
[1] K.N.Lee et al,J.Appl.Phys(1995);C.-K.Hu.et al.,Thin Solid Film,262(1995)
[2] C,-K.Hu, et al. MRS Symp.Proc,428(1996); T.Surholt,et al.,Phys.Rev.B50(1994)
[3] D.B.Butrympwitcz,et al.,J.Phys.Chems.Ref.Data,2(1997)642
따라서, 표 1에 도시된 바와 같이, 전술한 종래 기술을 이용한 구리 금속배선은 상기 구리가 벌크(Bulk) 상태일 경우 전기 이동도 및 입계(Grain Boundary)를 통한 전자 이동 현상의 저항력은 알루미늄에 비해 우수하지만, Si3N4와 같은 절연막으로 이루어진 캡핑막과의 계면에서는 전자 이동 현상에 대한 저항력이 상대적으로 낮아 구리의 전자 이동 현상이 잘 일어나게 된다.
더욱이, 상기 구리막과 상기 절연막으로 이루어진 캡핑막 간의 좋지 않은 접착력으로 인해, 상기 구리 금속배선과 캡핑막 간 계면에서의 이러한 전자 이동 현상은 더욱 심화되게 된다.
그 결과, 구리 금속배선의 전기 이동도의 특성은 저하되게 되며, 그래서, 전체 구리 금속배선의 신뢰성이 저하되게 된다.
본 발명은 구리를 적용한 반도체 소자의 금속배선 형성시, 구리막 계면에서의 전자 이동 현상을 방지하여 전기 이동도를 개선할 수 있는 반도체 소자의 금속배선 및 그의 형성방법을 제공한다.
또한, 본 발명은 상기와 같이 구리 금속배선의 전기 이동도 특성을 개선하여 전체 구리 금속배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 및 그의 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 금속배선은, 배선 형성 영역을 갖는 절연막; 상기 배선 형성 영역 내에 매립된 금속막; 상기 금속막 표면 상에 형성된 차폐막; 및 상기 차폐막을 포함한 절연막 상에 형성된 캡핑막;을 포함한다.
상기 배선 형성 영역과 금속막 사이의 계면에 형성된 확산방지막을 더 포함한다.
상기 확산방지막은 Ta 계열 또는 Ru 계열의 막을 포함한다.
상기 금속막은 구리막을 포함한다.
상기 차폐막은 CuSx(x=1.6∼2)막을 포함한다.
상기 캡핑막은 질화막, 실리콘 산화막 및 저 유전 절연막 중 어느 하나 이상을 포함한다.
또한, 본 발명에 따른 반도체 소자의 금속배선 형성방법은, 반도체 기판 상부에 배선 형성 영역을 갖는 절연막을 형성하는 단계; 상기 배선 형성 영역을 매립 하도록 금속막을 형성하는 단계; 상기 금속막을 황 화합물에 노출시켜 상기 금속막 상에 차폐막을 형성하는 단계; 및 상기 차폐막을 포함한 절연막 상에 캡핑막을 형성하는 단계;를 포함한다.
상기 절연막을 형성하는 단계와, 상기 금속막을 형성하는 단계 사이에, 상기 배선 형성 영역의 표면에 확산방지막을 형성하는 단계;를 더 포함한다.
상기 확산방지막은 Ta 계열 또는 Ru 계열의 막으로 형성한다.
상기 금속막을 형성하는 단계와, 상기 차폐막을 형성하는 단계 사이에, 상기 금속막에 대해 질소(NH3) 전 처리를 수행하는 단계;를 더 포함한다.
상기 질소(NH3) 전처리를 수행하는 단계는 플라즈마 방식으로 수행한다.
상기 황 화합물은 황화수소(H2S), 육플루오린화 황(SF6) 및 티올(R-S-H) 중 어느 하나로 형성한다.
상기 황 화합물 중 티올(R-S-H)의 R 작용기는 알킬기 계열의 유기물 분자로 형성한다.
상기 알킬기 계열은 메틸기 또는 에틸기로 형성한다.
상기 차폐막은 CuSx(x=1.6∼2)막으로 형성한다.
상기 차폐막을 형성하는 단계는 상기 반도체 기판을 100∼400℃의 온도로 가열하여 수행한다.
상기 차폐막을 형성하는 단계는 플라즈마 분위기로 수행한다.
상기 차폐막을 형성하는 단계는 상기 플라즈마 분위기에 Ar 또는 N2를 추가하여 수행한다.
상기 캡핑막은 질화막, 실리콘 산화막 및 저 유전 절연막 중 어느 하나 이상으로 형성한다.
본 발명은 구리를 적용한 반도체 소자의 금속배선 형성시, 구리막 상부 표면에 CuSx로 이루어진 차폐막을 형성함으로써, 상기 차폐막에 의해 상기 구리막과 상기 구리막 상부에 형성되는 절연막 간의 전자 이동 현상을 방지할 수 있어, 구리 금속배선의 전기 이동도 특성을 개선할 수 있다.
따라서, 본 발명은 구리 금속배선의 전기 이동도 특성을 개선할 수 있으므로, 그래서, 전체 구리 금속배선의 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
자세하게, 도 1은 본 발명의 실시예에 따른 반도체 소자의 금속배선을 설명하기 위해 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이 본 발명의 실시예에 따른 반도체 소자의 금속배선(100)은, 게이트 및 캐패시터와 같은 하부 구조물(도시안됨)을 갖는 반도체 기판(102) 상에 층간절연막(104)이 형성되며, 상기 층간절연막(104)에는 하부 금속배선(106)이 형성된다.
상기 하부 금속배선(106)이 형성된 층간절연막(104) 상에는 배선 형성 영역(D)을 갖는 절연막(108)이 형성되며, 상기 절연막(108)의 배선 형성 영역(D) 내에는 구리로 이루어진 금속막(112)이 매립된다.
상기 배선 형성 영역(D)은 듀얼(Dual) 다마신 공정을 통해 형성되는 경우에는 콘택 홀 및 트렌치 구조로 형성되며, 싱글(Single) 다마신 공정을 통해 형성되는 경우에는 트렌치 구조로만 형성된다.
또한, 상기 배선 형성 영역(D)과 금속막(112) 사이의 계면에는 확산방지막(110)이 형성된다.
상기 확산방지막(110)은 Ta 계열 또는 Ru 계열의 막으로 이루어진다.
상기 배선 형성 영역(D) 내에 매립된 구리막(112) 상부 표면에는 차폐막(114)이 형성되며, 상기 차폐막(114)이 형성된 금속막(112)을 포함한 절연막(108) 상에는 캡핑막(116)이 형성된다.
상기 차폐막(114)은 CuSx(x=1.6∼2)막으로 이루어지며, 상기 캡핑막(116)은 질화막, 실리콘 산화막 및 저 유전 절연막 중 어느 하나 이상으로 이루어진다.
구체적으로, 도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음 과 같다.
도 2a를 참조하면, 게이트 및 캐패시터와 같은 하부 구조물(도시안됨)이 구비된 반도체 기판(102) 상에 층간절연막(104)을 형성하고, 상기 층간절연막(104) 내에 하부 금속배선(106)을 형성한다.
그런 다음, 상기 하부 금속배선(106)이 형성된 층간절연막(104) 상에 절연막(108)을 형성하고, 상기 절연막(108)을 식각하여 상기 절연막(108) 내에 상기 하부 금속배선(106)을 노출시키는 배선 형성 영역(D)을 형성한다.
여기서, 상기 배선 형성 영역(D)은 듀얼(Dual) 다마신 공정을 통해 형성하는 경우에는 콘택 홀 및 트렌치 구조로 형성하며, 싱글(Single) 다마신 공정을 통해 형성되는 경우에는 트렌치 구조로만 형성한다.
도 2b를 참조하면, 상기 절연막(108) 내에 형성된 배선 형성 영역(D)의 표면에 확산방지막(110)을 형성한다. 이때, 상기 확산방지막(110)은 Ta 계열 또는 Ru 계열의 막으로 형성한다.
그런 다음, 상기 확산방지막(110)이 형성된 배선 형성 영역(D)을 매립하도록 금속막(112)을 형성한다. 여기서, 상기 배선 형성 영역(D) 내에 매립되는 금속막(112)은 구리막을 이용한다.
이어서, 상기 금속막(112) 및 확산방지막(110)을 상기 절연막(108)이 노출될때까지 CMP(Chemical Mechanical Polishing)로 제거한다.
도 2c를 참조하면, 상기 금속막(112)이 형성된 반도체 기판(102)을 100∼400℃의 온도로 가열하고, 상기 가열된 반도체 기판(102)을 고 진공 반응기에서 황 화 합물에 노출시켜, 상기 금속막(112)과 상기 황 화합물 간을 반응(115)시킨다.
이때, 상기 금속막(112)과 상기 황 화합물 간의 반응(115)에 의해 상기 금속막(112) 표면 내에는 차폐막(114)이 형성된다.
여기서, 상기 황 화합물은 황화수소(H2S), 육플루오린화 황(SF6) 및 티올(R-S-H) 중 어느 하나로 형성하며, 상기 황 화합물 중 티올(R-S-H)의 R 작용기는 알킬기 계열의 모든 유기물 분자로 형성한다.
또한, 상기 알킬기 계열은 메틸기 또는 에틸기로 형성한다.
게다가, 상기 금속막(112)이 형성된 반도체 기판(102)을 고 진공 반응기에서 황 화합물에 노출시켜 반응(115)시, 상기 금속막(112)과 황 화합물 간의 반응(115)을 원활하게 하기 위하여, 상기 고 진공 반응기 내부를 플라즈마 분위기로 하여 상기 금속막(112)을 황 화합물에 반응(115)시킬 수 있다.
이때, 상기 플라즈마 분위기에서는 상기 반도체 기판(102)을 100∼300℃ 정도의 온도로만 가열하여도 상기 금속막(102)과 황 화합물 간을 반응(105)시킬 수 있으며, 상기 금속막(120)을 황 화합물에 노출시, Ar 또는 N2를 추가하여 상기 플라즈마를 더욱 활성화시킬 수 있다.
한편, 상기 금속막(102)과 상기 각각의 황 화합물 간 반응(105)은 화학식1, 화학식2 및 화학식3에 도시된 바와 같이 반응되며, 이 경우, 상기 차폐막(114)은 CuSx와 같이 다양한 조성비로 형성될 수 있다.
Cu(s) + H2S(g) → CuS(s) + H2(g)
(단, s는 고체, g는 기체를 나타냄)
Cu(s) + SF6(g) → CuS(s) + 3F2(g)
(단, s는 고체, g는 기체를 나타냄)
Cu(s) + R-S-H(g) → CuS(s) + R-H(g)
(단, s는 고체, g는 기체를 나타냄)
이때, 상기 x는 0.5∼2 범위로 형성될 수 있으나, 상기 x가 1일 경우, 상기 차폐막(114)은 반도체의 특성을 갖게 되고, 상기 x가 1.6∼2이면 상기 차폐막(114)이 전도체의 특성을 갖게 된다.
따라서, 상기 차폐막(114)이 전도체의 특성을 갖도록 x=1.6~2 범위로 형성하는 것이 바람직하며, 이를 위해서는 상기 황 화합물의 양을 증가시키거나, 또는, 플라즈마 파워를 증가시킬 수 있으며, 또는, 반도체 기판의 온도를 높여 형성할 수 있다.
한편, 상기 황 화합물에 의한 상기 금속막(112)의 반응(115)을 최대화시키기 위해 상기 금속막(112)에 대해 질소(NH3) 전 처리를 수행할 수 있으며, 이때, 상기 질소(NH3) 전처리는 플라즈마 방식으로 수행한다.
이 경우, 상기와 같이 플라즈마 방식으로 질소(NH3) 전 처리를 수행하게 되면, 상기 NH3의 수소와 상기 구리막의 산화 구리 간이 반응하고, 다시, 상기 산화 구리 내의 산소와 수소 간이 반응하여 H2O가 생성되어 상기 산화 구리가 제거되면 고순도의 구리가 표면에 생성된다.
도 2d를 참조하면, 상기 차폐막(114)을 포함한 절연막(108) 상에 캡핑막(116)을 형성하여 본 발명의 실시예에 따른 반도체 소자의 금속배선(100)을 완성한다.
여기서, 상기 캡핑막(116)은 질화막, 실리콘 산화막 및 저 유전 절연막 중 어느 하나 이상으로 형성한다.
전술한 바와 같이 본 발명은, 상기와 같이 구리막과 황 화합물 간을 반응시켜 상기 구리막 상부 표면 내에 CuSx로 이루어진 차폐막을 형성함으로써, 상기 차폐막에 의해 상기 구리막과 상기 구리막 상부에 형성되는 절연막 간의 전자 이동 현상을 방지할 수 있다.
따라서, 상기와 같이 구리막과 상기 구리막 상부에 형성되는 절연막 간의 전자 이동 현상을 방지할 수 있으므로, 구리 금속배선의 전기 이동도 특성을 개선할 수 있어, 그 결과, 전체 구리 금속배선의 신뢰성을 향상시킬 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로 부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 금속배선을 설명하기 위해 도시한 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위해 도시한 공정별 단면도.

Claims (19)

  1. 배선 형성 영역을 갖는 절연막;
    상기 배선 형성 영역 내에 매립된 금속막;
    상기 금속막 표면 상에 형성되며 황화구리막으로 이루어진 차폐막; 및
    상기 차폐막을 포함한 절연막 상에 형성된 캡핑막;
    을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선.
  2. 제 1 항에 있어서,
    상기 배선 형성 영역과 금속막 사이의 계면에 형성된 확산방지막을 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선.
  3. 제 2 항에 있어서,
    상기 확산방지막은 Ta 계열 또는 Ru 계열의 막을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선.
  4. 제 1 항에 있어서,
    상기 금속막은 구리막을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선.
  5. 제 1 항에 있어서,
    상기 황화구리막은 CuSx(x=1.6∼2)막을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선.
  6. 제 1 항에 있어서,
    상기 캡핑막은 질화막, 실리콘 산화막 및 저 유전 절연막 중 어느 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자의 금속배선.
  7. 반도체 기판 상부에 배선 형성 영역을 갖는 절연막을 형성하는 단계;
    상기 배선 형성 영역을 매립하도록 금속막을 형성하는 단계;
    상기 금속막을 황 화합물에 노출시켜 상기 금속막 상에 황화구리막으로 이루어진 차폐막을 형성하는 단계; 및
    상기 차폐막을 포함한 절연막 상에 캡핑막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  8. 제 7 항에 있어서,
    상기 절연막을 형성하는 단계와, 상기 금속막을 형성하는 단계 사이에,
    상기 배선 형성 영역의 표면에 확산방지막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  9. 제 8 항에 있어서,
    상기 확산방지막은 Ta 계열 또는 Ru 계열의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  10. 제 7 항에 있어서,
    상기 금속막을 형성하는 단계와, 상기 차폐막을 형성하는 단계 사이에,
    상기 금속막에 대해 질소(NH3) 전 처리를 수행하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  11. 제 10 항에 있어서,
    상기 질소(NH3) 전처리를 수행하는 단계는 플라즈마 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  12. 제 7 항에 있어서,
    상기 황 화합물은 황화수소(H2S), 육플루오린화 황(SF6) 및 티올(R-S-H) 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  13. 제 12 항에 있어서,
    상기 황 화합물 중 티올(R-S-H)의 R 작용기는 알킬기 계열의 유기물 분자로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  14. 제 13 항에 있어서,
    상기 알킬기 계열은 메틸기 또는 에틸기로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  15. 제 7 항에 있어서,
    상기 황화구리막은 CuSx(x=1.6∼2)막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  16. 제 7 항에 있어서,
    상기 차폐막을 형성하는 단계는 상기 반도체 기판을 100∼400℃의 온도로 가열하여 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  17. 제 16 항에 있어서,
    상기 차폐막을 형성하는 단계는 플라즈마 분위기로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  18. 제 17 항에 있어서,
    상기 차폐막을 형성하는 단계는 상기 플라즈마 분위기에 Ar 또는 N2를 추가하여 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  19. 제 7 항에 있어서,
    상기 캡핑막은 질화막, 실리콘 산화막 및 저 유전 절연막 중 어느 하나 이상으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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