KR20150120306A - 실리콘 전구체, 이를 이용한 박막 형성 방법 및 이를 이용한 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 실리콘 전구체, 이를 이용한 박막 형성 방법 및 이를 이용한 반도체 장치의 제조 방법을 개시한다. 이 실리콘 전구체는 실리콘이 두개 이상인 실란기를 포함하며 실리콘, 산화막 및 질화막등 반도체 제조시 많이 사용되는 막질의 표면 상에 높고 고른 흡착 특성을 보인다.

Description

실리콘 전구체, 이를 이용한 박막 형성 방법 및 이를 이용한 반도체 장치의 제조 방법{Silicon precursor, method of forming a layer using the same and method of fabricating a semiconductor device using the same}
본 발명은 실리콘 전구체, 이를 이용한 박막 형성 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 이를 구성하는 회로들도 미세화되고 있다. 이로써 수평 크기를 줄이는 대신 수직 방향으로 적층된 3차원 구조가 요구되고 있다. 이로써 콘택홀이나 트렌치와 같은 리세스된 영역들의 가로세로비가 증가하여 막을 균일하고 콘포말하게 형성하는 것이 점점 어려워지고 있다.
본 발명이 해결하고자 하는 과제는 우수한 시드막 특성을 제공할 수 있는 실리콘 전구체를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 스텝 커버리지 특성이 향상된 박막 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 신뢰성을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 실리콘 전구체는, R1-SixHy의 화학 구조식을 가지며, x는 2이상의 정수이며, y=2x+1을 만족하며, R1은 아미노기, 알킬기, 사이클로펜타디에닐기(C5H5) 및 할로겐 중 적어도 하나이다.
일 예에 있어서, 상기 R1은 아미노기이며, 하기 화학식 1을 가지며,
Figure pat00001
상기 R2와 R3는 각각 메틸기, 에틸기, 프로필기, 이소프로필기, 부틸기 및 터트-부틸기 중 적어도 하나일 수 있다.
상기 SixHy는 선형(linear) 또는 가지(branched) 구조를 가질 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 박막 형성 방법은, 기판 상에 상기 실리콘 전구체를 공급하여 1 층의 실리콘 원자층을 형성하는 단계를 포함한다.
상기 방법은, 상기 실리콘 원자층 상에 실리콘 질화막, 실리콘 산화막 또는 실리콘 게르마늄막을 형성하는 단계를 더 포함할 수 있다.
상기 방법은, 모노실란(SiH4), 다이실란(Si2H6) 및 고차실란(High-grade silane, SinH2n +2, n은 3이상 정수) 중 적어도 하나를 공급하여 상기 실리콘 원자층 상에 폴리실리콘막을 형성하는 단계를 더 포함할 수 있다.
상기 폴리실리콘막을 형성하는 단계는 3족 원소, 5족 원소 및 탄소 중 적어도 하나를 공급하여 상기 폴리실리콘막을 도핑(doping)하는 단계를 포함할 수 있다.
상기 방법은, 상기 실리콘 원자층 상에 비실리콘 원자층을 형성하는 단계를 더 포함하며, 상기 실리콘 원자층을 형성하는 단계와 상기 비실리콘 원자층을 형성하는 단계는 교대로 반복되며, 상기 비실리콘 원자층은 산소, 질소 및 게르마늄 중에 선택되는 하나의 원소를 포함하는 가스를 공급하여 형성될 수 있다.
상기 방법은, 산소, 질소 및 게르마늄 중에 선택되는 하나의 원소를 포함하는 가스를 공급하여 상기 원소와 상기 실리콘 원자층을 반응시켜 실리콘 산화막, 실리콘 질화막 또는 실리콘 게르마늄막을 형성하는 단계를 더 포함할 수 있다.
또 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 기판 상에 상기 실리콘 전구체를 공급하여 1 층의 실리콘 원자층을 형성하는 단계를 포함한다.
상기 방법은, 상기 실리콘 원자층을 형성하기 전에, 상기 기판 상에 리세스된 영역을 포함하는 하부구조물을 형성하는 단계를 더 포함할 수 있으며, 상기 실리콘 원자층을 상기 하부 구조물을 콘포말하게 덮도록 형성될 수 있다.
일 예에 있어서, 상기 리세스된 영역은 콘택홀이며, 상기 하부 구조물을 형성하는 단계는, 상기 기판을 덮는 층간절연막을 형성하는 단계; 및 상기 층간절연막을 패터닝하여 콘택홀을 형성하는 단계를 포함할 수 있다.
상기 방법은 상기 실리콘 원자층을 형성한 후에, 모노실란(SiH4), 다이실란(Si2H6) 및 고차실란(High-grade silane, SinH2n +2, n은 3이상 정수) 중 적어도 하나를 공급하여 상기 실리콘 원자층 상에 폴리실리콘막을 형성하여 상기 콘택홀을 채우는 단계를 더 포함할 수 있다.
상기 방법은 상기 콘택홀 안에 상기 폴리실리콘막을 포함하는 콘택 플러그를 형성하는 단계; 및 상기 콘택 플러그와 전기적으로 연결되는 정보 저장 수단을 형성하는 단계를 더 포함할 수 있다. 상기 정보 저장 수단은 예를 들면 캐패시터일 수 있다.
다른 예에 있어서, 상기 리세스된 영역은 활성홀이며, 상기 하부 구조물을 형성하는 단계는, 상기 기판 상에 희생막들과 게이트 층간절연막들을 교대로 반복하여 적층하는 단계; 및 상기 게이트 층간절연막들과 상기 희생막들을 차례로 패터닝하여 상기 기판을 노출시키는 활성홀을 형성하는 단계를 더 포함할 수 있다.
상기 방법은, 상기 실리콘 원자층을 형성한 후에, 상기 활성홀의 측벽을 덮으며 컵 형태의 활성 기둥을 형성하는 단계; 및 상기 희생막들을 도전막으로 대체시키는(replacing) 단계를 더 포함할 수 있다.
상기 활성 기둥을 형성하는 단계는, 모노실란(SiH4), 다이실란(Si2H6) 및 고차실란(High-grade silane, SinH2n +2, n은 3이상 정수) 중 적어도 하나를 공급하여 상기 실리콘 원자층 상에 폴리실리콘막을 콘포말하게 형성하여 상기 활성홀의 측벽을 덮는 단계를 포함할 수 있다.
본 발명의 일 예에 따른 실리콘 전구체는 실리콘이 두개 이상인 실란기를 포함하며 실리콘, 실리콘 산화막 및 실리콘 질화막 등 반도체 제조시 많이 사용되는 막질의 표면 상에 높고 고른 흡착 특성을 보인다. 이로써 우수한 시드막 특성을 제공할 수 있다. 또한 모노 실란에 비하여 실리콘-수소 결합 수의 증가를 통해 인큐베이션 시간(Incubation time) 개선 및 표면 모폴로지 특성을 1Å 이하의 서브막 수준으로 극대화시켜 얇은 폴리실리콘(Thin polysilicon) 공정의 한계를 극복할 수 있다.
본 발명의 다른 예에 따른 박막 형성 방법은 상기 실리콘 전구체를 사용함으로써 스텝 커버리지 특성을 향상시킬 수 있다.
본 발명의 또 다른 예에 따른 반도체 장치의 제조 방법은 상기 실리콘 전구체를 사용함으로써 콘택홀 내부에 보이드 등의 형성을 방지할 수 있는 등 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 예에 따라 실리콘 전구체가 기판 상에 흡착되는 과정을 나타내는 도면들이다.
도 2a 내지 도 2c는 본 발명의 예들에 따른 박막 형성 과정을 나타내는 단면도들이다.
도 3은 실험예 1에 따른 결과를 나타내는 그래프이다.
도 4는 실험예 2에 따른 결과를 나타내는 그래프이다.
도 5 내지 도 11은 본 발명의 일 예에 따른 반도체 제조 공정을 순차적으로 나타내는 단면도들이다.
도 12는 본 발명의 다른 예에 따른 반도체 장치의 평면도이다.
도 13 내지 도 17은 도 12를 A-A' 선에 따른 단면에서 본 반도체 장치의 제조 과정을 순차적으로 나타내는 단면도들이다.
도 18은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 19는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
본 발명에 따른 실리콘 전구체는, R1-SixHy의 화학 구조식을 가지며, x는 2이상의 정수이며, y=2x+1을 만족하며, R1은 아미노기, 알킬기, 사이클로펜타디에닐기(C5H5) 및 할로겐 중 적어도 하나이다.
일 예에 있어서, 상기 R1은 아미노기이며, 아래 화학식 1의 구조를 가질 수 있다.
<화학식 1>
Figure pat00002
,
상기 R2와 R3는 각각 메틸기, 에틸기, 프로필기, 이소프로필기 및 부틸기 중 적어도 하나일 수 있다.
상기 SixHy는 선형(linear) 또는 가지(branched) 구조를 가질 수 있다.
다음은 본 발명의 실리콘 전구체를 이용하여 박막 형성 과정을 설명하기로 한다. 도 1a 및 도 1b는 본 발명의 일 예에 따라 실리콘 전구체가 기판 상에 흡착되는 과정을 나타내는 도면들이다.
도 1a를 참조하면, 먼저 기판(1)을 준비한다. 상기 기판(1)은 예를 들면 실리콘 단결정 웨이퍼일 수 있다. 상기 기판(1)의 상부 표면에는 수소가 결합되어 있을 수 있다. 상기 실리콘 전구체로 예를 들면 x는 2이고 y는 5이며, R1은 아미노기인 아미노 다이실란(Amino disilane)을 공급한다. 상기 아미노 다이실란이 상기 기판(1)의 표면으로 공급되면 상기 아미노(Amino) 기는 상기 기판(1)의 수소를 탈리시킨다. 상기 수소가 떨어져 나간 부위에 상기 디실란(disilanyl) 기가 부착된다. 이때 상기 디실란(disilanyl) 기에서 실리콘 원자와 실리콘 원자 사이의 본딩이 쉽게 끊어져 이웃하는 위치로 확산하여 실리콘 원자가 흡착 및 결합될 수 있다. 이로써 하나의 아미노 다이실란으로부터 두개의 실리콘 흡착 사이트들이 형성될 수 있다. 이로써 1층의 실리콘 원자층(3)이 형성될 수 있다.
이와는 달리 도 1b를 참조하면, 기판(1) 상에는 산화막(5)이 배치될 수 있다. 상기 산화막(5)의 상부 표면에는 히드록시기(OH)가 결합되어 있을 수 있다. 상기 실리콘 전구체로 예를 들면 x는 2이고 y는 5이며, R1은 아미노기인 아미노 다이실란(Amino disilane)을 공급한다. 상기 아미노 다이실란이 상기 기판(1)의 표면으로 공급되면 상기 아미노(Amino) 기는 상기 히드록시기(OH)의 수소를 탈리시킨다. 상기 수소가 떨어져 나간 부위(산소 원자)에 상기 디실란(disilanyl) 기가 부착(흡착 또는 결합)된다. 이때 상기 디실란(disilanyl) 기에서 실리콘 원자와 실리콘 원자 사이의 본딩이 쉽게 끊어져 이웃하는 위치로 확산하여 실리콘 원자가 흡착 및 결합될 수 있다. 이로써 하나의 아미노 다이실란으로부터 두개의 실리콘 흡착 사이트들이 형성될 수 있다. 한편 실리콘 전구체로 모노 실란(SiH4)을 공급할 경우에는 하나의 실리콘 전구체로부터 하나의 실리콘 흡착 사이트만 형성될 수 있다. 따라서 모노실란을 공급했을 때보다 빠르고 균일하게 1층의 실리콘 원자층(3)이 형성될 수 있다.
본 예에서 실리콘 원자가 두개인 다이실란인 경우를 설명하였으나 세개 이상의 실리콘 원자를 포함하는 고차 실란(High grade silane)을 사용하는 경우에도 동일한 원리에 따라 하나의 실리콘 전구체로부터 세개 이상의 실리콘 흡착 사이트들이 형성될 수 있다.
상기 실리콘 원자층(3)에는 실리콘 원자에 수소들이 결합되어 있다. 그러나 후속으로 상기 실리콘 원자층(3) 상에 폴리실리콘막, 실리콘 질화막, 실리콘 산화막, 실리콘 게르마늄막과 같은 실리콘함유막을 형성할 때, 상기 실리콘 원자에 결합된 수소들은 제거되고 상기 실리콘 원자에 상기 실리콘 함유막을 구성하는 원소들이 결합될 수 있다.
다음은 본 발명의 실리콘 전구체를 이용하여 박막을 형성하는 과정을 구체적으로 살펴보기로 한다. 도 2a 내지 도 2c는 본 발명의 예들에 따른 박막 형성 과정을 나타내는 단면도들이다.
도 2a를 참조하면, 기판(1) 상에 도 1a처럼 실리콘 원자층(3)을 형성한다. 도 2a에서 도시하지는 않았지만 상기 기판(1) 상에는 도 1b처럼 산화막(5)이 추가적으로 형성될 수 있다. 상기 실리콘 원자층(3) 상에 폴리실리콘막(7)을 형성한다. 상기 실리콘 원자층(3)은 폴리실리콘막(7) 형성을 위한 시드(seed) 층이 될 수 있다. 본 예에서, 상기 실리콘 원자층(3)을 형성하기 위해 공급된 것을 제 1 실리콘 전구체라고 하고 상기 폴리실리콘막(7)을 형성하기 위해 공급되는 것을 제 2 실리콘 전구체라고 할 수 있다. 상기 제 2 실리콘 전구체로는 실리콘의 갯수에 상관 없이 모든 형태의 실란이 사용될 수 있다. 즉, 상기 제 2 실리콘 전구체는 모노실란(SiH4), 다이실란(Si2H6) 및 고차실란(High-grade silane, SinH2n +2, n은 3이상 정수) 중 적어도 하나일 수 있다. 상기 제 2 실리콘 전구체가 공급됨에 따라 상기 실리콘 원자층(3)에서 상기 실리콘 원자와 결합된 수소가 탈리되고 상기 실리콘 원자에 상기 제 2 실리콘 전구체의 실리콘 원자가 결합될 수 있다. 상기 실리콘 원자층(3)과 상기 폴리실리콘막(7)은 화학기상증착(Chemical vapor deposition, CVD)이나 저압(Low pressure) 화학기상증착 공정으로 형성될 수 있다. 상기 실리콘 원자층(3)은 상기 폴리실리콘막(7)을 형성하는 공정 장비내에서 동일/유사한 공정 조건으로 먼저 형성될 수 있다. 이때 공정온도는 약 200~600℃이며 바람직하게는 200~450℃일 수 있다. 이때 공정온도가 200℃보다 낮으면 상기 실리콘 원자층(3)의 증착률이 낮아 시드(seed) 특성이 떨어질 수 있다. 공정온도가 450℃ 보다 높으면 상기 실리콘 전구체가 분해되어 시드(seed) 특성이 떨어질 수 있다.
상기 폴리실리콘막을 형성하는 동안 3족 원소, 5족 원소 및 탄소 중 적어도 하나를 공급하여 상기 폴리실리콘막을 도핑(doping)할 수도 있다.
이와는 달리 도 2b를 참조하면, 기판(1) 상에 도 1a처럼 1층의 원자층에 해당하는 실리콘 원자층(3)을 추가적으로 형성한다. 도 2a에서 도시하지는 않았지만 상기 기판(1) 상에는 도 1b처럼 산화막(5)이 형성될 수 있다. 상기 실리콘 원자층(3) 상에 1층의 원자층에 해당하는 비실리콘(Non-silicon)층(9)을 형성한다. 상기 비실리콘층(9)은 산소, 질소 및 게르마늄 중에 선택되는 하나의 원소의 전구체를 공급하여 형성될 수 있다. 상기 원소는 상기 실리콘 원자층(3)의 실리콘과 결합될 수 있으며 이때 상기 실리콘과 결합되어 있던 수소는 제거될 수 있다. 상기 실리콘 원자층(3)과 상기 비실리콘층(9)을 형성하는 단계는 교대로 반복되어 진행될 수 있다. 이로써 실리콘 함유막(11)이 형성될 수 있다. 상기 실리콘 함유막(11)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 게르마늄막일 수 있다. 본 발명의 실리콘 전구체는 상기 실리콘 함유막(11)을 형성하기 위한 실리콘 소스로서 사용될 수 있다. 상기 실리콘 함유막(11)을 형성하는 공정은 플라즈마 강화 화학기상증착(Plasma-enhanced CVD, PECVD) 이나 원자박막증착(Atomic layer deposition, ALD)일 수 있다. 상기 PECVD의 공정온도는 바람직하게는 실온~450℃이다. 상기 ALD의 공정온도는 바람직하게는 100~450℃일 수 있다. 상기 ALD의 공정온도가 100℃ 이하에서는 상기 실리콘 원자층(3)의 증착률이 낮으며 450℃ 이상에서는 상기 실리콘 전구체가 분해되어 ALD 특성이 나빠질 수 있다.
이와는 달리 도 2c를 참조하면, 기판(1) 상에 도 1a처럼 1층의 원자층에 해당하는 실리콘 원자층(3)을 형성한다. 도 2a에서 도시하지는 않았지만 상기 기판(1) 상에는 도 1b처럼 산화막(5)이 추가적으로 형성될 수 있다. 상기 실리콘 원자층(3) 상에 실리콘 함유막(13)을 형성한다. 상기 실리콘 함유막(13)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 게르마늄막일 수 있다. 상기 실리콘 함유막(14)을 형성할 때 어떠한 실리콘 전구체를 사용해도 상관없다. 상기 실리콘 원자층(3)의 존재에 의해 상기 실리콘 함유막(14)의 모폴로지나 스텝 커버리지 특성이 매우 향상될 수 있다. 상기 실리콘 원자층(3)은 접착막(wetting layer)로써 기능을 할 수 있다.
<실험예 1>
본 실험예에서는 두개의 베어 웨이퍼 상에 본 발명의 실리콘 전구체와 대조군의 실리콘 전구체를 각각 이용하여 1층의 실리콘 원자층(또는 시드층)을 형성한 후에 폴리실리콘막을 증착했을때, 증착된 폴리실리콘막의 두께에 따른 표면 거칠기를 알아보았다. 본 발명의 실리콘 전구체로 디알킬아미노다이실란(Dialkylaminodisilane)을 사용하였다. 대조군의 실리콘 전구체로 디이소프로필아미노실란(Diisopropyl aminosilane, (C3H7)2N-SiH3)으로 사용하였다. 두 웨이퍼 상에서 폴리실리콘막을 형성할 때는 동일하게 모노실란(SiH4)을 공급하여 진행되었다. 상기 표면 거칠기는 제곱평균제곱근(root mean square)의 방법을 써서 구하였다.
도 3은 실험예 1에 따른 결과를 나타내는 그래프이다. 도 3을 참조하면, 전체적으로 본 발명의 실리콘 전구체를 사용한 경우가 표면 거칠기가 대조군보다 상대적으로 작음을 알 수 있다. 특히, 폴리실리콘막의 두께가 약 100Å이하일 때, 특히 약 50Å이하일 때, 본 발명의 경우의 표면거칠기가 상대적으로 매우 작음을 알 수 있다. 본 발명의 경우 표면 거칠기(또는 표면 모폴로지)가 2Å 이하가 된다. 이로써 본 발명의 실리콘 전구체를 시드층 증착 공정에 사용한 경우 본 발명의 실리콘 전구체가 웨이퍼 표면 상에 고르게 흡착되어 폴리실리콘막의 모폴로지(morphology)가 매우 우수함을 알 수 있다.
<실험예 2>
본 실험예에서는 세 개의 베어 웨이퍼들 상에 시드층을 형성하지 않았을 때(대조군 1), 대조군 2의 실리콘 전구체를 이용하여 시드층을 형성한 후(대조군 2) 그리고 본 발명의 실리콘 전구체를 이용하여 시드층을 형성한 후 각각 폴리실리콘막을 증착했을때, 웨이퍼의 위치에 따른 폴리실리콘막의 두께를 알아보았다. 본 발명의 실리콘 전구체로 디알킬아미노다이실란(Dialkylaminodisilane)을 사용하였다. 대조군 2의 실리콘 전구체로 디이소프로필아미노실란(Diisopropyl aminosilane, (C3H7)2N-SiH3)으로 사용하였다. 세 개의 웨이퍼 상에서 폴리실리콘막을 형성할 때는 동일하게 모노실란(SiH4)을 공급하여 진행되었다.
도 4는 실험예 2에 따른 결과를 나타내는 그래프이다. 도 4를 참조하면, 각각의 웨이퍼는 수직형 퍼니스(furnace) 안에 로딩되어 폴리실리콘막이 증착되었다. 퍼니스 안에서 웨이퍼가 회전되는 상태에서 반응가스가 공급되므로 대체적으로 웨이퍼의 중심(도 3에서 '0' 위치)에서는 반응가스의 공급이 상대적으로 어려워져 증착 막의 두께가 얇은 반면 웨이퍼의 가장자리(도 3에서 '150, -150' 위치)로 갈수록 증착막의 두께가 두꺼워질 수 있다. 먼저 시드층을 형성하지 않은 대조군 1에서는 폴리실리콘막의 두께가 전체적으로 얇게 나타나기에 폴리실리콘막의 증착이 어렵다는 것을 알 수 있다. 또한 위치에 따른 두께의 편차가 심해 폴리실리콘막의 균일도(uniformity)가 나쁨을 알 수 있다. 대조군 2에서는 폴리실리콘막의 두께가 전체적으로 두꺼워 폴리실리콘막의 증착이 용이함은 알 수 있으나 위치에 따른 폴리실리콘막의 두께의 균일도가 나쁨을 알 수 있다. 본 발명에서는 폴리실리콘막의 두께도 양호한 수준이며 위치에 따라 거의 일정한 두께를 나타냄으로써 폴리실리콘막의 균일도(uniformity)가 매우 우수함을 알 수 있다. 따라서, 이로써 본 발명의 실리콘 전구체를 시드층 증착 공정에 사용한 경우 본 발명의 실리콘 전구체가 웨이퍼 표면 상에 고르게 흡착되어 폴리실리콘막의 균일도가 매우 우수함을 알 수 있다.
도 2a 내지 도 2c에서 도시하지는 않았지만 상기 기판(1)은 리세스된 영역이 형성된 하부 구조물을 포함할 수 있다. 상기 실리콘 원자층(3)은 굴곡진 하부 구조물을 콘포말하게 덮을 수 있다. 그리고 상기 실리콘 원자층(3) 상에 형성되는 폴리실리콘막(7), 실리콘 함유막(11, 13)은 상기 실리콘 원자층(3)에 의해 모폴로지, 균일도 및 스텝 커버리지 특성 등이 매우 향상될 수 있다. 상기 리세스된 영역은 콘택홀이나 3차원 낸드 플래쉬 메모리 장치의 활성기둥을 위한 활성 홀일 수 있다. 이때 상기 리세스된 영역의 가로세로비(Aspect ratio)는 10:1 이상일 수 있다. 이와 같이 깊고 좁은 가로세로비를 가지는 리세스된 영역도 본 발명의 실리콘 전구체를 이용하여 박막을 형성하면 우수한 스텝 커버리지 특성, 균일도 및 모폴러지 특성 등을 얻을 수 있다. 또한 모노 실란에 비하여 실리콘-수소 결합 수의 증가를 통해 인큐베이션 시간(Incubation time) 개선 및 표면 모폴로지 특성을 1Å 이하의 서브막 수준으로 극대화시켜 얇은 폴리실리콘(Thin polysilicon) 공정의 한계를 극복할 수 있다.
본 발명의 박막 형성 방법은 반도체 제조 공정들에 적용될 수 있다. 예를 들면 디램 장치의 제조 공정, 3차원 수직 플래쉬 메모리 장치의 제조 공정 및 더블 패터닝 공정 등에 적용될 수 있다. 본 발명의 실리콘 전구체는 탄화수소막 상에도 흡착 특성이 우수하다. 따라서 본 발명의 박막 형성 방법은 탄화수소막과 실리콘 간의 식각 선택비를 이용한 CMP 공정을 포함하는 반도체 제조 공정에도 적용가능하다.
도 5 내지 도 11은 본 발명의 일 예에 따른 반도체 제조 공정을 순차적으로 나타내는 단면도들이다. 본 예에 따른 반도체 장치는 디램(DRAM)일 수 있다.
도 5를 참조하면, 기판(1)에 소자분리막(23)을 형성하여 활성 영역(AR)을 정의한다. 상기 기판(1)은 예를 들면 실리콘 웨이퍼 기판이거나 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 소자분리막(23)은 STI(Shallow Trench Isolation)와 같은 방법을 이용하여 형성될 수 있다. 상기 소자분리막(23)은 예를 들면, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중에 적어도 하나로 형성될 수 있다. 상기 소자분리막(23)을 형성하기 전에 상기 기판(1)에 트렌치들을 형성하고, 상기 기판(1) 상에 본 발명의 실리콘 전구체를 이용하여 도 1a의 실리콘 원자층(3)을 콘포말하게 형성할 수 있다. 상기 활성 영역들(AR)은 제 1 방향으로 연장되는 바(bar) 형태를 가질 수 있다.
도 6을 참조하면, 상기 기판(1) 상에 상기 제 1 방향(D3)과 교차하는 제 2 방향(D2)으로 복수개의 라인 형태의 제 1 마스크 패턴(미도시)을 형성하고 이들을 이용하여 상기 소자분리막(23)과 상기 활성 영역(AR)의 상기 기판(1)을 식각하여 제 1 그루브(G1)를 형성한다. 이때 식각 레서피를 조절하여 상기 소자분리막(23)의 식각률이 상기 기판(1)의 식각률보다 높게 할 수 있다. 이로써 상기 제 1 그루브(G1)의 하부면은 굴곡질 수 있다. 상기 그루브(G1)에 의해 노출된 상기 기판(1)에 게이트 절연막(25)을 형성한다. 상기 게이트 절연막(25)은 예를 들면 열산화막으로 형성될 수 있다. 상기 게이트 절연막(25)이 형성된 상기 제 1 그루브(G1) 내에 도전막을 적층하고 리세스시키어 워드라인(WL)을 형성한다. 그리고 상기 제 1 그루브(G1) 내에서 상기 워드라인(WL) 상에 제 1 캐핑막 패턴(27)을 형성한다. 상기 제 1 캐핑막 패턴(27)은 예를 들면 실리콘 질화막 및/또는 실리콘산화질화막으로 형성될 수 있다. 상기 제 1 마스크 패턴(미도시)을 제거한 후에 이온 주입 공정을 진행하여 상기 활성 영역(AR)에서 상기 제 1 캐핑막 패턴(27)으로 덮이지 않고 노출된 상기 기판(1) 속에 제 1 불순물 주입 영역(6s)과 제 2 불순물 주입 영역(6d)을 형성한다. 상기 제 1 불순물 주입 영역(6s)과 상기 제 2 불순물 주입 영역(6d)은 같은 도전형으로, 예를 들면 N형의 불순물로 도핑될 수 있다. 상기 제 1 불순물 주입 영역(6s)과 상기 제 2 불순물 주입 영역(6d)의 깊이는 다를 수 있으며, 이를 위해 복수의 이온주입 공정이 진행될 수 있다.
도 7을 참조하면, 상기 기판(1)의 전면 상에 제 1 절연막(29)을 형성한다. 상기 제 1 절연막(29)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나의 막으로 형성될 수 있다. 상기 제 1 절연막(29) 상에 제 2 마스크 패턴(미도시)을 형성하고 이를 식각 마스크로 이용하여 상기 제 1 절연막(29)을 패터닝하여 상기 제 2 불순물 주입 영역(6d)을 노출시키는 개구부들(H1)을 형성한다. 상기 개구부들(H1)은 상기 제 2 불순물 주입 영역(6d)의 폭보다 넓어 그 옆의 소자분리막(23)과 제 1 캐핑막 패턴(27)도 노출시킬 수 있다.
도 8을 참조하면, 상기 제 2 마스크 패턴(미도시)을 식각 마스크로 이용하여 상기 개구부들(H1)에 의해 노출된 상기 기판(1)과 그 주변의 소자분리막(23)과 상기 제 1 캐핑막 패턴(27)의 일부분을 식각하여 비트라인 노드 콘택홀(DH)을 형성한다. 상기 비트라인 노드 콘택홀(DH)의 하부면은 상기 제 2 불순물 주입 영역(6d)의 하부면 보다 높고 상기 제 1 캐핑막 패턴(27)의 하부면 보다 높게 형성된다. 상기 비트라인 노드 콘택홀(DH)을 형성한 후에 상기 제 2 마스크 패턴(미도시)을 제거한다. 그리고 상기 제 1 절연막(29) 상에 도전막(31)과 제 2 캐핑막(33)을 차례로 적층한다. 상기 도전막(31)은 상기 비트라인 노드 콘택홀(DH)을 채울 수 있다.
도 9를 참조하면, 상기 제 2 캐핑막(33)과 상기 도전막(31)을 차례대로 패터닝하여 복수개의 라인 형태의 제 2 캐핑막 패턴(33), 그 하부의 비트라인(BL) 및 상기 비트라인 노드 콘택홀(DH) 안의 비트라인 노드 콘택(DC)을 형성한다. 그리고 상기 제 2 캐핑막 패턴(33), 상기 비트라인(BL) 및 상기 비트라인 노드 콘택(DC)의 측벽을 덮는 스페이서(40)를 형성한다. 상기 비트라인(BL)은 상기 제 1 및 제 2 방향들(D1, D2)과는 교차하는 제 3 방향(D3)으로 연장될 수 있다.
도 10을 참조하면, 상기 비트라인들(BL) 사이의 공간을 제 2 절연막(42)으로 채운다. 상기 스토리지 노드 콘택(BC)이 형성될 위치의 상기 제 2 절연막(42) 및 상기 제 1 절연막(29), 상기 기판(1) 및 상기 소자 분리막(23)을 일부 제거하여 스토리지 노드 콘택홀(BH)을 형성한다. 도전막을 형성하여 상기 스토리지 노드 콘택홀(BH)을 채우고 평탄화식각하여 스토리지 노드 콘택(BC)을 형성한다.
도 11을 참조하여, 상기 스토리지 노드 콘택들(BC)과 접하는 하부전극(BE)을 형성한다. 도시하지는 않았지만, 상기 하부 전극(BE) 상에 유전막과 상부전극을 형성한다.
본 예에서 소자분리막(23), 절연막들(25, 29, 42), 캐핑막들(27, 33)은 실리콘 산화막 및/또는 실리콘 질화막으로 형성될 수 있으며 이들을 형성하기 위한 실리콘 소스로 본 발명의 실리콘 전구체가 사용될 수 있다. 본 예에서 스토리지 노드 콘택(BC), 비트라인 노드 콘택(DC), 워드라인(WL), 비트라인(BL) 등은 순물이 도핑된 폴리실리콘막으로 형성될 수 있으며 이들을 형성하기 위해 본 발명의 실리콘 전구체를 이용하여 실리콘 시드층을 형성할 수 있다. 특히, 본 예에 따른 디램 장치는 매립형 워드라인을 포함하므로써, 다른 반도체 장치에 비하여 소자분리막(23), 워드라인(WL)들을 형성하기 위한 트렌치나 그루브의 가로세로비(Aspect ratio)가 크게 된다. 또한 스토리지 노드 콘택홀(BH)의 가로세로비도 다른 콘택홀 보다 클 수 있다. 이와 같이 가로세로비가 큰 리세스된 영역을 보이드 없이 잘 채우기가 어려우나, 본 발명의 실리콘 전구체를 이용하면 이러한 어려움을 해결할 수 있다.
도 12는 본 발명의 다른 예에 따른 반도체 장치의 평면도이다. 도 13 내지 도 17은 도 12를 A-A' 선에 따른 단면에서 본 반도체 장치의 제조 과정을 순차적으로 나타내는 단면도들이다. 본 예에 따른 반도체 장치는 수직형 낸드 플래쉬(NAND flash) 메모리 장치일 수 있다.
도 12 및 도 13을 참조하면, 기판(1) 상에 버퍼 산화막(103)을 형성한다. 상기 버퍼 산화막(103) 상에 희생막들(105)과 게이트 층간절연막(107)을 교대로 적층한다. 상기 희생막들(105)은 상기 게이트 층간절연막(107)의 식각률과 다른 식각률을 가지는 물질로 형성한다. 예를 들면 상기 희생막(105)은 실리콘 질화막으로 형성될 수 있으며, 상기 게이트 층간절연막(107)은 실리콘 산화막으로 형성될 수 있다. 상기 게이트 층간절연막들(107), 상기 희생막들(105) 및 상기 버퍼 산화막(103)을 차례대로 패터닝하여 상기 기판(1)을 노출시키는 활성홀(109)을 형성한다. 상기 활성홀(109)의 가로세로비는 10:1 이상일 수 있다.
도 12 및 도 14를 참조하면, 상기 활성홀(109)이 형성된 상기 기판(1)의 전면 상에 게이트 절연막(111)과 제 1 활성막(113)을 차례로 콘포말하게 형성한다. 상기 게이트 절연막(111)은 적어도 터널 절연막과 정보저장막을 포함할 수 있다. 상기 터널 절연막은 실리콘 산화막으로 이루어질 수 있고 상기 정보저장막은 실리콘 질화막으로 이루어질 수 있다. 상기 게이트 절연막 (111)은 본 발명의 박막 형성 방법을 이용하여 형성될 수 있다. 본 발명의 실리콘 전구체는 실리콘으로 이루어지는 기판, 실리콘 질화막으로 이루어지는 희생막 및 실리콘 산화막으로 이루어지는 게이트 층간절연막(107) 상에 모두 고른 흡착 특성을 나타내기 때문에 상기 게이트 절연막(111)의 스텝 커버리지 특성, 모폴로지 및 균일도 특성이 우수할 수 있다. 상기 게이트 절연막(111)과 제 1 활성막(113)을 이방성 식각하여 스페이서 형태의 게이트 절연막(111)과 제 1 활성막(113)을 형성하고 상기 활성홀(109) 바닥의 상기 기판(1)을 노출시킨다. 이때 상기 제 1 활성막(113)은 폴리실리콘막으로 형성될 수 있다. 이때 상기 제 1 활성막(113)의 스텝 커버리지 특성, 모폴로지 및 균일도는 매우 중요하다. 만약 제 1 활성막(113)의 이러한 특성들이 열악하다면, 상기 이방성 식각 공정중에 상기 게이트 절연막(111)의 일부가 노출 및 손상되어 소자 동작시 오류가 발생될 수 있다. 그러나 상기 제 1 활성막(113)을 형성할 때 본 발명의 박막 형성 방법을 적용하면 제 1 활성막(113)의 특성들이 매우 우수하기 때문에 이러한 문제가 발생되지 않는다. 후속으로 상기 제 2 활성막(115)을 콘포말하게 덮고 제 1 매립 절연막(117)으로 상기 활성홀(109)을 채운다. 상기 제 2 활성막(115)도 본 발명의 박막 형성 방법을 이용하여 폴리실리콘막으로 형성될 수 있다. 그리고 평탄화식각 공정을 진행하여 상기 활성홀(109) 안에 게이트 절연막(111), 활성 기둥(AP) 및 제 1 매립 절연 패턴(117)을 형성한다. 상기 제 1 매립 절연막(117)은 실리콘 산화막으로 형성될 수 있다.
도 12 및 도 15를 참조하면, 상기 활성홀(109)과 이격된 위치에서 상기 게이트 층간절연막들(107), 상기 희생막들(105) 및 상기 버퍼 산화막(103)을 차례대로 패터닝하여 상기 기판(1)을 노출시키는 그루브(119)를 형성한다. 이온주입 공정을 진행하여 상기 그루브(119) 바닥의 상기 기판(1)에 공통 소오스 라인(CSL)을 형성하고 상기 활성 기둥(AP) 상단에 드레인 영역(D)을 형성한다.
도 12 및 16을 참조하면, 등방성 식각 공정을 진행하여 상기 그루브(119)를 통해 상기 희생막들(105)을 일부 제거한다. 등방성 식각 공정시 에천트는 상기 그루브(119)에 노출된 상기 희생막들(105)의 측벽부분부터 공격해 안쪽으로 침투할 수 있다. 이때 식각 공정 시간을 조절하여 상기 희생막들(105)이 모두 식각되기 전에 식각 공정을 중단한다. 이로써 상기 그루브(119)로부터 멀리 떨어진 위치에서는 상기 희생막들(105)이 제거되지 않고 희생막 패턴(105p)이 남게 된다. 상기 희생막 패턴(105p)은 이웃하는 그루브들(119) 사이의 중간에 형성될 수 있다. 또한 상기 등방성 식각 공정에 의해 상기 희생막 패턴(105p)의 측벽은 오목하게 형성될 수 있다. 이는 에천트가 희생막 패턴(105p)의 가장자리부분보다는 가운데 부분에 접근이 더 쉽기 때문에 가운데 부분이 더 많이 식각되기 때문이다. 이와 같은 식각 공정에 의해 상기 희생막(105)이 있던 부분에 빈 공간(119a)이 형성된다.
도 12 및 17을 참조하면, 상기 기판(1) 상에 고유전막(122)을 콘포말하게 형성한다. 그리고 도전막을 증착 공정등으로 형성하여 상기 그루브들(119)과 상기 빈공간들(119a)을 채운다. 상기 그루브(119) 내의 상기 도전막을 제거하고 상기 그루브(119) 내에 제 2 매립 절연 패턴(120)을 형성한다. 이로써 하부 선택 라인들(LSL), 워드라인들(WL) 및 상부 선택 라인들(USL)이 형성될 수 있다. 후속으로 상기 드레인 영역(D)과 접하는 비트라인들(BL)을 형성한다.
도 18은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 18을 참조하면, 본 발명의 실시예들에 따른 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(1330)는 본 발명의 실시예들에 따른 수직형 채널 트랜지스터들을 포함하는 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 19는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
도 19를 참조하면, 본 발명의 실시예들에 따른 반도체 소자들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리(1410)는 본 발명의 실시예에 따른 수직형 채널 트랜지스터들을 포함하는 반도체 소자들 중에서 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 기판
3: 실리콘 원자층
5: 산화막
7: 폴리실리콘막
9: 비실리콘막
11, 13: 실리콘함유막

Claims (10)

  1. R1-SixHy의 화학 구조식을 가지며,
    x는 2이상의 정수이며, y=2x+1을 만족하며,
    R1은 아미노기, 알킬기, 사이클로펜타디에닐기(C5H5) 및 할로겐 중 적어도 하나인 실리콘 전구체.
  2. 제 1 항에 있어서,
    상기 R1은 아미노기이며, 하기 화학식 1을 가지며,
    <화학식 1>
    Figure pat00003

    상기 R2와 R3는 각각 메틸기, 에틸기, 프로필기, 이소프로필기, 부틸기 및 터트-부틸기 중 적어도 하나인 실리콘 전구체.
  3. 기판 상에 청구항 1항의 실리콘 전구체를 공급하여 1 층의 실리콘 원자층을 형성하는 단계를 포함하는 박막 형성 방법.
  4. 제 3 항에 있어서,
    상기 실리콘 원자층 상에 실리콘 질화막, 실리콘 산화막 또는 실리콘 게르마늄막을 형성하는 단계를 더 포함하는 박막 형성 방법.
  5. 제 3 항에 있어서,
    모노실란(SiH4), 다이실란(Si2H6) 및 고차실란(High-grade silane, SinH2n +2, n은 3이상 정수) 중 적어도 하나를 공급하여 상기 실리콘 원자층 상에 폴리실리콘막을 형성하는 단계를 더 포함하는 박막 형성 방법.
  6. 제 5 항에 있어서,
    상기 폴리실리콘막을 형성하는 단계는 3족 원소, 5족 원소 및 탄소 중 적어도 하나를 공급하여 상기 폴리실리콘막을 도핑(doping)하는 단계를 포함하는 박막 형성 방법.
  7. 제 3 항에 있어서,
    상기 실리콘 원자층 상에 비실리콘 원자층을 형성하는 단계를 더 포함하며,
    상기 실리콘 원자층을 형성하는 단계와 상기 비실리콘 원자층을 형성하는 단계는 교대로 반복되며,
    상기 비실리콘 원자층은 산소, 질소 및 게르마늄 중에 선택되는 하나의 원소를 포함하는 가스를 공급하여 형성되는 박막 형성 방법.
  8. 기판 상에 청구항 1항의 실리콘 전구체를 공급하여 1 층의 실리콘 원자층을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 실리콘 원자층을 형성하기 전에,
    상기 기판 상에 리세스된 영역을 포함하는 하부구조물을 형성하는 단계를 더 포함하되,
    상기 실리콘 원자층을 상기 하부 구조물을 콘포말하게 덮도록 형성되는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 리세스된 영역은 콘택홀이며,
    상기 하부 구조물을 형성하는 단계는,
    상기 기판을 덮는 층간절연막을 형성하는 단계; 및
    상기 층간절연막을 패터닝하여 콘택홀을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
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