KR101862547B1 - 폴리실리콘막 형성 방법 및 반도체 장치의 제조 방법 - Google Patents

폴리실리콘막 형성 방법 및 반도체 장치의 제조 방법 Download PDF

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Abstract

폴리실리콘막 형성 방법에 있어서, 공정 챔버 내에 로딩된 대상체 상에 질소 함유 실리콘 전구체를 도입하여 예비 씨드층을 형성한다. 예비 씨드층 상에 염소 함유 실리콘 전구체를 도입하여 씨드층을 형성한다. 씨드층 상에 실리콘 소스를 도입하여 폴리실리콘막을 형성한다.

Description

폴리실리콘막 형성 방법 및 반도체 장치의 제조 방법{METHOD OF FORMING A POLYSILICON LAYER AND METHOD OF MANUFACTRUING SEMICONDUCTIR DEVICES}
본 발명은 폴리실리콘막 형성 방법 및 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 폴리실리콘막 형성 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다..
폴리실리콘막은 다양한 반도체 장치, 예를 들면 수직형 반도체 장치의 수직 채널로서 활용될 수 있다. 막의 균일성, 단차 도포성 등을 획득하기 위해 상기 폴리실리콘막은 원자층 증착 공정(atomic layer deposition: ALD) 공정을 통해 수득할 수 있다. 그러나, 상기 ALD 공정에 의하더라고 폴리실리콘막이 형성되는 홀, 트렌치 등과 같은 구조물의 폭이 좁아지고 종횡비가 커지는 경우, 균일한 프로파일의 폴리실리콘막을 수득하는 것이 곤란하다.
본 발명의 일 목적은 균일한 프로파일을 갖는 폴리실리콘막의 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 폴리실리콘막을 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 예시적인 실시예들에 따른 폴리실리콘막 형성 방법에 따르면, 공정 챔버 내에 로딩된 대상체 상에 질소 함유 실리콘 전구체를 도입하여 예비 씨드층을 형성한다. 상기 예비 씨드층 상에 염소 함유 실리콘 전구체를 도입하여 씨드층을 형성한다. 상기 씨드층 상에 실리콘 소스를 도입하여 폴리실리콘막을 형성한다.
예시적인 실시예들에 있어서, 상기 질소 함유 실리콘 전구체는 비스(에틸메틸아미노)실란(Bis(ethlymethylamino)silane, BEMAS), 비스(디에틸아미노)실란(Bis(diethylamino)silane, BDEAS), 비스(디메틸아미노)실란(Bis(dimethylamino)silane, BDMAS), 트리스(디메틸아미노)실란(tris(dimethylamino)silane, Tris-DMAS), 테트라키스(디메틸아미노)실란(tetrakis(dimethylamino)silane, TDMAS), 트리스(에틸메틸아미노)실란(tris(ethlymethylamino)silane, Tris-EMAS), 디에틸아미노실란(Diethylaminosiliane, DEAS), 비스(터트부틸아미노)실란(Bis(tertybutylamino)silane, BTBAS), 디-이소프로필-아미노실란(Di-Isopropyl-Amino-Silane, DIPAS) 등을 포함할 수 있다. 이들은 단독으로 또는 2 이상을 혼합하여 사용될 수 있다.
예시적인 실시예들에 있어서, 상기 염소 함유 실리콘 전구체는 디클로로실란(SiCl2H2), 트리클로로실란(SiCl3H), 테트라클로로실란(SiCl4), 헥사클로로디실란(Si2Cl6) 등을 포함할 수 있다. 이들은 단독으로 또는 2 이상을 혼합하여 사용될 수 있다.
예시적인 실시예들에 있어서, 상기 실리콘 소스는 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8) 등을 포함할 수 있다. 이들은 단독으로 또는 2 이상을 혼합하여 사용될 수 있다.
예시적인 실시예들에 있어서, 상기 공정 챔버는 원자층 증착(atomic layer deposition: ALD) 공정 챔버일 수 있다.
예시적인 실시예들에 있어서, 상기 예비 씨드층을 형성한 후 제1 퍼지 및 열처리 공정을 더 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 퍼지 및 열처리 공정에 의해 상기 질소 함유 실리콘 전구체의 질소 원자 또는 실리콘 원자가 활성화될 수 있다.
예시적인 실시예들에 있어서, 상기 염소 함유 실리콘 전구체를 도입한 이후 제2 퍼지 공정을 더 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 퍼지 공정에 의해 단원자층의 상기 씨드층이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 질소 함유 실리콘 전구체 및 상기 염소 함유 실리콘 전구체는 상기 공정 챔버에 동시에 도입될 수 있다.
예시적인 실시예들에 있어서, 상기 예비 씨드층을 형성하는 단계 및 상기 씨드층을 형성하는 단계는 복수 회 반복될 수 있다.
예시적인 실시예들에 있어서, 상기 대상체는 기판 및 상기 기판 상에 형성된 절연막을 포함할 수 있다. 상기 절연막은 상기 절연막을 관통하여 상기 기판 상면을 노출시키는 개구부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 절연막은 실리콘 산화막 및 실리콘 질화막이 적층된 구조를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 실리콘 소스와 함께 불순물 가스가 함께 도입될 수 있다.
본 발명의 다른 목적을 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에 따르면, 기판 상에 희생막 및 층간 절연막을 교대로 반복적으로 적층한다. 상기 층간 절연막들 및 상기 희생막들을 관통하여 상기 기판 상면 일부를 노출시키는 홀을 형성한다. 상기 홀 내벽 상에 질소 함유 실리콘 전구체를 도입하여 예비 씨드층을 형성한다. 상기 예비 씨드층 상에 염소 함유 실리콘 전구체를 도입하여 씨드층을 형성한다. 상기 씨드층 상에 실리콘 소스를 도입하여 상기 홀 내벽 상에 폴리실리콘 채널을 형성한다. 상기 희생막들을 제거하여 상기 층간 절연막들 사이에 개구부들을 형성한다. 상기 각 개구부들 내부에 게이트 구조물을 형성한다.
상술한 본 발명의 예시적인 실시예들에 따르면, 폴리실리콘막을 형성하기 위한 실리콘 전구체를 먼저 대상체 상에 씨딩(seeding)한다. 상기 실리콘 전구체는 질소 함유 실리콘 전구체 및 염소 함유 실리콘 전구체를 포함할 수 있다. 상기 질소 함유 실리콘 전구체가 상기 대상체 상에 흡착되어 실리콘의 밀도를 증가시키고, 상기 염소 함유 전구체가 상기 대상체의 나머지 흡착 사이트에 위치하면서 실리콘 전구체의 표면 확산을 억제할 수 있다. 이에 따라 단원자층 혹은 이원자층 수준의 씨드층을 수득할 수 있으며, 이후 실리콘 소스를 상기 씨드층에 도입하여 균일한 두께의 폴리실리콘막을 수득할 수 있다.
도 1은 예시적인 실시예들에 따른 폴리실리콘막 형성 방법을 설명하기 위한 흐름도이다.
도 2 내지 도 7을 예시적인 실시예들에 따른 폴리실리콘막 형성 방법을 설명하기 위한 단면도들이다.
도 8 내지 도 11은 예시적인 실시예들에 따른 폴리실리콘막 패턴의 형성 방법을 설명하기 위한 단면도들이다.
도 12 내지 도 14는 다른 예시적인 실시예들에 따른 폴리실리콘막 패턴의 형성 방법을 설명하기 위한 단면도들이다.
도 15 내지 도 23은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 24 내지 도 30은 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 31 내지 도 34는 또 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 예시적인 실시예들에 따른 폴리실리콘막 형성 방법을 설명하기 위한 흐름도이다. 도 2 내지 도 7은 예시적인 실시예들에 따른 폴리실리콘막 형성 방법을 설명하기 위한 단면도들이다.
도 1 내지 도 2를 참조하면, 폴리실리콘막이 형성될 대상체(120)를 공정기판(10) 내부에 로딩한다(S10).
예시적인 실시예들에 따르면, 공정 챔버(10)는 원자층 증착(atomic layer deposition: ALD) 공정을 위한 챔버일 수 있다. 또한 공정 챔버(10)는 매엽식 또는 배치식 챔버일 수 있다.
예시적인 실시예들에 따르면, 대상체(120)는 기판(100) 및 기판(100) 상면에 형성된 절연막(110)을 포함할 수 있다. 이 경우, 상기 폴리실리콘막은 절연막(110) 상에 형성될 수 있다. 기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 등의 반도체 기판, SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판 등을 포함할 수 있다. 절연막(110)은 예를 들면, 실리콘 산화물, 실리콘 질화물 등을 사용하여 화학 기상 증착(chemical vapor deposition: CVD) 공정, 플라즈마 증대 화학 기상 증착(plasma enhanced chemical vapor deposition: PECVD) 공정, 스핀 코팅(spin coating) 공정 등을 통해 형성될 수 있다. 절연막(110)이 실리콘 산화물을 포함하는 경우, 절연막(110)은 기판(100) 상에 열산화 공정을 수행하여 수득될 수도 있다.
다시 도 1을 참조하면, 공정 챔버(10) 내에 실리콘 전구체를 도입하여 대상체(120) 상에 씨드층(seed layer)을 형성한다(S20). 예시적인 실시예들에 따르면, 상기 실리콘 전구체는 질소 함유 실리콘 전구체 및 염소 함유 실리콘 전구체를 포함할 수 있다. 상기 질소 함유 실리콘 전구체 및 상기 염소 함유 전구체는 공정 챔버(10) 내에 순차적으로 또는 동시에 도입될 수 있다.
예시적인 실시예들에 따르면, 상기 질소 함유 실리콘 전구체는 비스(에틸메틸아미노)실란(Bis(ethlymethylamino)silane, BEMAS), 비스(디에틸아미노)실란(Bis(diethylamino)silane, BDEAS), 비스(디메틸아미노)실란(Bis(dimethylamino)silane, BDMAS), 트리스(디메틸아미노)실란(tris(dimethylamino)silane, Tris-DMAS), 테트라키스(디메틸아미노)실란(tetrakis(dimethylamino)silane, TDMAS), 트리스(에틸메틸아미노)실란(tris(ethlymethylamino)silane, Tris-EMAS), 디에틸아미노실란(Diethylaminosiliane, DEAS), 비스(터트부틸아미노)실란(Bis(tertybutylamino)silane, BTBAS), 디-이소프로필-아미노실란(Di-Isopropyl-Amino-Silane, DIPAS) 등을 포함할 수 있다. 이들은 단독으로 또는 2 이상을 혼합하여 사용할 수 있다.
예시적인 실시예들에 따르면, 상기 염소 함유 실리콘 전구체는 디클로로실란(SiCl2H2), 트리클로로실란(SiCl3H), 테트라클로로실란(SiCl4), 헥사클로로디실란(Si2Cl6) 등을 포함할 수 있다. 이들은 단독으로 또는 2 이상을 혼합하여 사용할 수 있다.
이하에서는 상기 S20 단계를 도 3 내지 도 7을 참조로 상세히 설명한다.
도 3을 참조하면, 상기 질소 함유 실리콘 전구체로서 예를 들면, DIPAS를 공정 챔버(10) 내에 도입하여, 대상체(120) 상에 흡착시킨다. 이에 따라, 대상체(120) 상에 예비 씨드층(130)이 형성될 수 있다. 설명의 편의를 위해, 대상체(120) 상에 흡착된 일부의 상기 질소 함유 실리콘 전구체들로만 예비 씨드층(130)을 도시하였다.
예시적인 실시예들에 따르면, 상기 질소 함유 실리콘 전구체의 실리콘(Si) 원자가 대상체(120) 상에 흡착되고, 상기 실리콘 원자에 결합된 아미노기가 외부로 노출될 수 있다. 상기 아미노기는 질소 원자(N)에 알킬기(R)가 결합된 것일 수 있다. 예를 들어, 상기 질소 함유 실리콘 전구체로서 DIPAS를 사용하는 경우, 상기 알킬기는 이소프로필기(-CH(CH3)2)일 수 있다.
상기 질소 함유 실리콘 전구체는 대상체(120) 표면에 노출된 흡착 사이트(adsorption site)의 종류에 따라 선호도를 가지고 흡착될 수 있다. 예를 들어, 대상체(120) 표면의 상기 흡착 사이트는 수산화기(-OH) 또는 수소원자(H)를 포함할 수 있다. 예시적인 실시예들에 따르면, 상기 질소 함유 실리콘 전구체는 수산화기를 포함하는 흡착 사이트에 선호도를 가질 수 있다. 따라서, 일부 수소 원자 흡착 사이트는 대상체(120) 표면 상에 잔류하여 노출될 수 있다.
도 4를 참조하면, 예비 씨드층(130)을 형성한 후, 제1 퍼지 공정 및/또는 열처리 공정을 수행할 수 있다. 이에 따라, 흡착된 상기 질소 함유 실리콘 전구체의 알킬기(R)가 질소 원자(N)로부터 분리되어 상기 질소 원자가 활성화될 수 있다. 예를 들면, 상기 질소 원자는 라디칼화될 수 있다. 한편, 상기 질소 함유 실리콘 전구체의 일부에서는 실리콘 원자에 결합된 아미노기가 전체적으로 분리됨으로써 상기 실리콘 원자가 활성화될 수도 있다. 예시적인 실시예들에 따르면, 상기 열처리 공정은 공정 챔버(10) 내부를 약 400℃ 내지 약 600℃의 온도로 히팅함으로써 수행될 수 있다.
도 5를 참조하면, 예비 씨드층(130) 상에 상기 염소 함유 실리콘 전구체를 도입한다.
예를 들면, 상기 염소 함유 실리콘 전구체로서 디클로로실란(dichlorosilane, DCS)을 예비 씨드층(130)이 형성된 대상체(120) 상에 도입하면, DCS는 선 흡착된 상기 질소 함유 실리콘 전구체의 활성화된 질소 원자와 결합될 수 있다. 또한, DCS는 대상체(120) 표면에 노출된 채로 잔류하는 흡착 사이트, 예를 들면 수소 원자를 포함하는 흡착 사이트를 매개로 대상체(120) 상에 흡착될 수 있다. 따라서, 대상체(120)의 표면 상에 존재하는 모든 상기 흡착 사이트들이 고르게 상기 실리콘 전구체들로 흡착될 수 있다.
일반적인 ALD 공정에 의해 폴리실리콘막을 증착하는 경우, 대상체 표면에 흡착된 실리콘 소스 혹은 실리콘 원자가 표면 확산에 의해 이동할 수 있다. 이에 따라, 상기 실리콘 소스 혹은 실리콘 원자가 응집하여, 핵생성(nucleation) 또는 결정화 현상을 유발할 수 있다. 따라서, 원자층 수준의 균일한 폴리실리콘막의 증착이 곤란해진다.
그러나, 예시적인 실시예들에 따르면, 상기 염소 함유 실리콘 전구체가 선 흡착된 상기 질소 함유 실리콘 전구체와 결합되어 -Si-N-Si-Cl 복합체 또는 -Si-Si-Cl 복합체를 형성할 수 있다. 따라서, 증착 공정 중에 대상체(120) 표면에서 실리콘 원자들이 표면 확산하여 핵생성 또는 결정화 현상이 일어나는 것을 방지할 수 있다.
상술한 바와 같이, 상기 질소 함유 실리콘 전구체 및 상기 염소 함유 실리콘 전구체는 공정 챔버(10) 내에 순차적으로 도입될 수도 있으나, 동시에 도입될 수도 있다.
도 6a를 참조하면, 제2 퍼지 공정을 수행하여 대상체(120) 상에 단일 원자층 형태의 균일한 두께의 씨드층(140)을 형성할 수 있다. 상기 제2 퍼지 공정에 의하여, 공정 챔버(120) 내에 부유하는 미흡착 실리콘 전구체들이 제거될 수 있다. 또한 대상체(120) 표면에 흡착된 실리콘 원자들에 결합된 벌키(bulky)한 그룹들, 예를 들면, -N-Si-Cl 또는 -Si-Cl 그룹들이 제거될 수 있다.
일 실시예에 따르면, 도 3 내지 도 6a를 참조로 설명한 공정을 반복수행할 수 있다. 이 경우, 도 6b에 도시된 바와 같이 복층 구조의 씨드층(140b)이 형성될 수 있다.
도 1 및 도 7을 참조하면, 추가적으로 씨드층(140) 상에 실리콘 소스를 도입하여 폴리실리콘막(150)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 실리콘 소스는 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8) 등의 물질을 포함할 수 있다. 이들은 단독으로 혹은 2 이상을 혼합하여 사용할 수 있다.
일 실시예에 따르면, 상기 실리콘 소스와 함께 불순물 가스를 도입할 수도 있다. 예를 들면, 상기 불순물 가스는 PH3, B2H6, BCl3, NH3, AsH3, BF4 등을 포함할 수 있다. 이들은 단독으로 혹은 2 이상을 혼합하여 사용할 수 있다. 이 경우 수득되는 폴리실리콘막은 도핑된 폴리실리콘을 포함하여 도전성이 강화될 수 있다. 또한, 폴리실리콘막(150)의 불균일한 성장을 억제하기 위해 성장 억제 가스도 함께 도입될 수 있다. 상기 성장 억제 가스로서 산소, 질소, 이산화질소(N2O) 등을 사용할 수 있다.
상술한 씨드층(140) 형성 공정과 상기 실리콘 소스 도입 공정은 동일한 공정 챔버(10) 내에서 인-시투(in-situ)로 수행될 수 있으며, 상이한 공정 챔버(10) 내에서 엑스-시투(ex-situ)로 수행될 수도 있다.
도 8 내지 도 11은 예시적인 실시예들에 따른 폴리실리콘막 패턴의 형성 방법을 설명하기 위한 단면도들이다.
도 8을 참조하면, 기판(200) 상에 제1 절연막(210)을 형성하고, 절연막(210)을 부분적으로 식각하여 개구부(220)를 형성한다.
기판(200)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 등의 반도체 기판, SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판 등을 포함할 수 있다. 제1 절연막(210)은 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 사용하여 CVD 공정, PECVD 공정, 스핀 코팅 공정 등을 통해 형성될 수 있다. 개구부(220)는 제1 절연막(210)에 대해 예를 들면, 포토레지스트 패턴을 이용한 사진식각 공정을 수행하여 형성될 수 있다.
예시적인 실시예들에 따르면, 개구부(220)는 홀(hole) 형상을 갖거나 라인 형태로 연장하는 트렌치(trench) 형상을 가질 수 있다. 또한, 개구부(220)에 의해 기판(200) 상면이 노출될 수 있다.
도 9를 참조하면, 개구부(220)의 내벽, 제1 절연막(210) 및 노출된 기판(200) 상면 상에 폴리실리콘막(230)을 형성한다. 예시적인 실시예들에 따르면, 폴리실리콘막(230)은 도 1 및 도 2 내지 도 7을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행하여 형성될 수 있다. 따라서, 개구부(220) 내벽을 따라 두께의 편차 없이 균일한 폴리실리콘막(230)을 형성할 수 있다.
도 10을 참조하면, 화학 기계적 연마(chemical mechanical polishing: CMP) 공정 또는 에치-백(etch-back) 공정을 통해 폴리실리콘막(230) 상부를 연마하여, 개구부(220) 내벽 및 기판(200)의 상기 상면 상에 폴리실리콘막 패턴(235)을 형성할 수 있다. 개구부(220)가 홀 형상을 갖는 경우, 폴리실리콘막 패턴(235)은 실질적으로 속이 빈 실린더 형상 또는 컵 형상을 갖도록 형성될 수 있다.
이후, 폴리실리콘막 패턴(235) 상에 개구부(200)의 나머지 부분을 채우는 매립막 패턴(240)을 형성할 수 있다. 예를 들면, 폴리실리콘막 패턴(235) 및 제1 절연막(210) 상에 개구부(220)의 상기 나머지 부분을 채우는 매립막을 형성한 후, 상기 매립막 상부를 CMP 공정 또는 에치-백 공정을 통해 연마하여 매립막 패턴(240)을 수득할 수 있다. 상기 매립막은 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 사용하여 형성될 수 있다.
이와는 달리, 폴리실리콘막 패턴(237)은 도 11에 도시된 바와 같이 개구부(220)를 완전히 채우도록 형성될 수도 있다. 즉, 도 7을 참조로 설명한 실리콘 소스 도입 공정 시간을 증가시킴으로써 상기 폴리실리콘막을 개구부(220)가 완전히 매립될 때까지 형성할 수 있다. 이후, CMP 공정 또는 에치-백 공정 등을 통해 상기 폴리실리콘막 상부를 연마함으로써 폴리실리콘막 패턴(237)을 수득할 수 있다. 상술한 바와 같이, 균일한 두께의 씨드층을 형성한 후 상기 실리콘 소스 가스를 도입하여 폴리실리콘막을 성장시키므로 내부에 보이드(void)나 심(seam) 등의 결함이 없는 폴리실리콘막 패턴(237)을 수득할 수 있다.
개구부(220)가 홀 형상을 갖는 경우, 폴리실리콘막 패턴(237)은 실질적으로 원기둥 또는 필라(pillar) 형상으로 형성될 수 있다. 이 경우, 폴리실리콘막 패턴(237)은 다양한 반도체 소자의 도전성 콘택으로 제공될 수 있다. 폴리실리콘막 패턴(237)에 소정의 도전성을 부여하기 위해 상술한 불순물 가스가 상기 실리콘 소스와 함께 도입될 수 있다. 또한, 폴리실리콘막 패턴(237)은 기판(200) 상부에 형성된 예를 들면, 불순물 영역과 같은 도전 영역(205)과 접촉할 수도 있다.
도 12 내지 도 14는 다른 예시적인 실시예들에 따른 폴리실리콘막 패턴의 형성 방법을 설명하기 위한 단면도들이다. 도 8 내지 도 11을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정에 대해서는 상세한 설명을 생략한다.
도 12를 참조하면, 기판(200) 상에 서로 다른 종류의 물질을 포함하는 제1 절연막(210) 및 제2 절연막(215)을 형성하고 제1 및 제2 절연막(210, 215)들을 부분적으로 식각하여 개구부(225)를 형성한다.
예를 들면, 제1 절연막(210)은 실리콘 산화물을 사용하여 형성될 수 있으며, 제2 절연막(215)은 실리콘 질화물을 사용하여 형성될 수 있다. 이와는 달리, 제1 절연막(210) 및 제2 절연막(215)이 각각 실리콘 질화물 및 실리콘 산화물을 포함하도록 형성될 수도 있다. 또한, 기판(200) 상에 적층되는 절연막들의 수가 특별히 제한되는 것은 아니며, 서로 다른 절연 물질을 포함하는 복수의 상기 절연막들이 기판(200) 상에 순차적으로 또는 교대로 적층될 수 있다.
상술한 바와 같이, 개구부(225)는 홀 형상 또는 라인 형태로 연장하는 트렌치 형상을 가질 수 있다.
도 13을 참조하면, 도 9 및 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 개구부(225)의 내벽 및 기판(200) 상면 상에 폴리실리콘막 패턴(235a)을 형성하고 폴리실리콘막 패턴(235a) 상에 개구부(225)의 나머지 부분을 채우는 매립막 패턴(245)을 형성할 수 있다.
ALD 공정을 통해 실란과 같은 실리콘 소스를 사용하여, 도 12에 도시된 바와 같이, 이종의 절연막이 적층된 구조물의 측벽 상에 폴리실리콘막을 형성하는 경우 상기 절연막의 종류에 따라 상기 실리콘 소스의 흡착 정도에 있어 편차가 발생할 수 있다. 더욱이 개구부(225)의 종횡비가 큰 경우 개구부(225)의 상부 및 하부에 형성되는 상기 폴리실리콘막의 두께 편차가 발생할 수 있다.
예시적인 실시예들에 따르면, 실리콘 전구체로서 상술한 질소 함유 실리콘 전구체와 염소 함유 실리콘 전구체를 함께 사용하여 폴리실리콘막이 증착되는 대상체 상에 씨드층을 형성할 수 있다. 상기 두 종류의 실리콘 전구체들이 보완적으로 상기 대상체 상에 흡착되어 상기 씨드층을 형성하므로, 이종의 절연막 상에도 균일한 프로파일을 갖는 폴리실리콘막을 형성할 수 있다. 또한 개구부(225)의 상부 및 하부에 걸쳐 균일한 두께의 상기 폴리실리콘막을 수득할 수 있다.
도 14를 참조하면, 도 11을 참조로 설명한 바와 같이, 폴리실리콘막 패턴(237a)은 개구부(225)를 완전히 채우도록 형성될 수도 있다. 일 실시예에 있어서, 폴리실리콘막 패턴(237a)은 기판(200) 상부에 형성된 도전 영역(205)과 접촉할 수 있으며, 각종 반도체 소자의 도전성 콘택으로 제공될 수 있다.
도 15 내지 도 23은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 15 내지 도 23은 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 15를 참조하면, 기판(300) 상에 패드 절연막(305)을 형성하고 패드 절연막(305) 상에 희생막들(307) 및 층간 절연막들(309)을 반복 적층한다. 예를 들면, 패드 절연막(305) 상에 제1 희생막(307a)을 형성한 다음 제1 층간 절연막(309a), 제2 희생막(307b) 순으로 막들을 반복 적층한다.
패드 절연막(305)은 희생막(307)이 기판에 직접 접촉할 때 발생되는 스트레스를 억제시킬 수 있으며, 기판(300) 상면을 열산화시켜 형성될 수 있다.
희생막들(307)은 후속 공정에서 제거됨으로써 각 층의 게이트 구조물들이 형성되는 영역을 정의한다. 따라서, 희생막들(307)은 층간 절연막들(309)에 비해 식각 선택비가 높은 물질을 사용하여 형성할 수 있다. 또한, 희생막들(307)은 반도체 패턴(315, 도 17 참조)을 이루는 물질과도 식각 선택비를 가져야 한다. 예를 들면, 희생막들(307)은 폴리실리콘과 식각 선택비를 갖는 물질로 형성될 수 있다. 예시적인 실시예들에 따르면, 희생막들(307) 및 층간 절연막들(309)은 각각 실리콘 질화물 및 실리콘 산화물을 사용하여 CVD 공정, PECVD 공정, 스핀 코팅 공정, HDP-CVD 공정 등을 통해 형성될 수 있다.
한편, 희생막들(307)이 제거된 부위에 각 층의 트랜지스터들이 형성될 수 있다. 따라서, 희생막들(307) 및 층간 절연막들(309)이 각각 적층되는 수는 하나의 셀 스트링 내에 포함되는 트랜지스터의 개수와 동일하거나 더 많게 된다. 구체적으로, 상기 셀 스트링 내에는 셀 트랜지스터뿐 아니라 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터도 구비되어야 하므로, 이를 고려하여 희생막들(307) 및 층간 절연막들(309)이 적층되는 수가 결정될 수 있다.
도 15에서는, 각각 4개의 희생막들(307) 및 층간 절연막들(309)이 적층되는 경우를 예로 들어 설명하지만, 이보다 더 많거나 더 작아질 수도 있다.
도 16을 참조하면, 최상부에 위치하는 층간 절연막(309d) 상에 식각 마스크(도시되지 않음)를 형성하고, 상기 식각 마스크를 사용하여 층간 절연막들(309), 희생막들(307) 및 패드 절연막(305)을 순차적으로 식각함으로써 제1 홀들(310)을 형성한다. 복수개의 제1 홀(310)들이 제1 방향 및 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 규칙적으로 형성될 수 있다.
도 17을 참조하면, 제1 홀(310)의 내벽 및 제1 홀(310)에 의해 노출된 기판(300) 상에 반도체 패턴(315)을 형성한다. 예시적인 실시예들에 따르면, 반도체 패턴(315)은 기판(300) 상면에 수직한 방향으로 형성되는 셀 스트링의 폴리실리콘 채널로서 제공될 수 있다. 예시적인 실시예들에 따르면, 반도체 패턴(315)은 실질적으로 속이 빈 실린더 형상 혹은 컵 형상을 가질 수 있다.
이후, 반도체 패턴(315) 및 최상위의 층간 절연막(309d) 상에 제1 홀(310)을 채우는 절연막을 형성하고 절연막 상부를 연마함으로써 제1 절연막 패턴(320)을 형성할 수 있다.
예시적인 실시예들에 따르면, 반도체 패턴(315) 및 제1 절연막 패턴(320)은 각각 도 8 내지 도 10 또는 도 12 내지 도 13을 참조로 설명한 폴리실리콘막 패턴(235, 235a) 및 매립막 패턴(240, 245) 형성 공정과 실질적으로 동일하거나 유사한 공정을 통해 형성될 수 있다.
다수의 희생막들(307) 및 층간 절연막들(309)과 같이 이종의 막구조물들을 관통하는 종횡비가 큰 제1 홀(310)의 내벽 상에 폴리실리콘막을 증착하는 경우, CVD 공정을 통해서는 제1 홀(310)의 상부 및 하부에 걸쳐 균일한 두께의 폴리실리콘막을 형성하기가 곤란하므로, ALD 공정을 활용할 수 있다. 그러나, 상술한 바와 같이 ALD 공정에 의하더라도 제1 홀(310)의 상기 내벽의 표면 상에서 실리콘 원자들의 표면 확산에 의해 균일한 폴리실리콘막을 형성하는데 한계가 있다. 따라서, 상술한 본 발명의 예시적인 실시예들에 따른 폴리실리콘막 혹은 폴리실리콘막 패턴 형성 방법을 활용함으로써 제1 홀(310)의 상기 상부 및 하부에 걸쳐 균일한 두께로 형성되는 반도체 패턴(315)을 수득할 수 있다.
도 18을 참조하면, 반도체 패턴들(315) 사이에 위치하는 희생막들(307) 및 층간 절연막들(309)을 부분적으로 식각하여 개구부(325)를 형성한다. 개구부(325)는 상기 제2 방향으로 연장되는 형상을 가질 수 있다. 개구부(325)가 형성됨에 따라, 상기 제2 방향으로 연장되는 라인 형상의 희생막 패턴들(330) 및 층간 절연막 패턴들(335)이 형성된다. 희생막 패턴들(330) 및 층간 절연막 패턴들(335)은 반도체 패턴(315)의 외측벽을 둘러싸면서 연장되는 형상을 갖는다.
도 19를 참조하면, 개구부(325)의 측벽에 노출되는 희생막 패턴들(330)을 선택적으로 제거한다. 희생막 패턴들(330)은 습식 식각 공정을 수행하여 제거될 수 있다. 희생막 패턴들(330)이 실리콘 질화물을 사용하여 형성된 경우에는 인산 또는 황산을 식각 용액으로 사용하여 제거할 수 있다.
희생막 패턴들(330)이 제거됨에 따라, 반도체 패턴들(315)의 외측벽 상에는 기판(300) 상면에 수직한 방향으로 소정의 간격으로 서로 이격된 층간 절연막 패턴들(335)이 잔류한다. 희생막 패턴들(330)이 제거된 부위에는 반도체 패턴(315)의 외측벽을 노출시키는 그루브(groove)들(327)이 정의된다.
도 20을 참조하면, 반도체 패턴(315)의 노출된 외측벽 및 층간 절연막 패턴들(335)의 표면을 따라 터널 절연막(340), 전하 저장막(342) 및 블로킹 유전막(344)을 순차적으로 형성한다.
터널 절연막(340)은 실리콘 산화물을 사용하여 CVD 공정 등을 통해 형성될 수 있다. 이와는 달리, 터널 절연막(340)은 그루브들(327)에 의해 노출된 반도체 패턴(315)의 외측벽 상에 열산화 공정을 수행하여 형성될 수도 있다. 이 경우, 터널 절연막(340)은 층간 절연막 패턴들(335) 표면 상에는 형성되지 않을 수 있다.
전하 저장막(342)은 실리콘 질화물과 같은 질화물 혹은 금속 산화물을 사용하여 CVD 공정 등을 통해 형성될 수 있다.
블로킹 유전막(344)은 실리콘 산화물 혹은 금속 산화물을 사용하여 CVD 공정등을 통해 형성될 수 있다. 상기 금속 산화물은, 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등을 포함할 수 있다. 이들은 단독으로 혹은 2 이상을 조합하여 사용될 수 있다.
예시적인 실시예들에 있어서, 전하 저장막(342) 및 블로킹 유전막(344)은 각 층을 따라 연결된 형상을 가질 수 있다.
도 21을 참조하면, 블로킹 유전막(344) 상에, 그루브들(327)을 완전히 채우는 도전막(346)을 형성한다. 이 때, 개구부(325)도 도전막(346)에 의해 부분적으로 채워질 수 있다. 도전막(346)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 사용하여 ALD 공정, 물리 기상 증착(physical vapor deposition: PVD) 공정, CVD 공정 등을 통해 형성될 수 있다.
도 22를 참조하면, 도전막(346)을 부분적으로 제거하여, 그루부들(327) 내부에 게이트 전극들(350a~350d)을 각각 형성한다.
예를 들면, 도전막(346)의 상부를 최상위 층간 절연막 패턴(335d)이 노출될 때까지 평탄화한다. 이 때, 층간 절연막 패턴(335d)의 상면에 형성된 터널 절연막(340), 전하 트래핑막(342) 및 블로킹막(344) 부분이 함께 제거될 수 있다. 이 후, 개구부(325) 내에 형성된 도전막(346)을 건식 식각 공정 등을 통해 부분적으로 제거하여 게이트 전극들(350a~350d)을 형성할 수 있다. 이 때, 기판(300) 상면에 형성된 터널 절연막(340), 전하 저장막(342) 및 블로킹 유전막(344) 부분도 함께 제거될 수 있다.
일 실시예에 있어서, 도전막(346)에 대한 식각 공정을 수행할 때, 층간 절연막 패턴들(335) 측벽 상에 형성되어 있는 터널 절연막(340), 전하 저장막(342) 및 블로킹 유전막(344) 부분들도 함께 제거될 수 있다. 이 경우, 각 층의 터널 절연막(340), 전하 저장막(342) 및 블로킹 유전막(344)들은 서로 분리될 수 있다.
상술한 공정을 통해, 각 층의 그루부(327) 내부에는 터널 절연막(340), 전하 저장막(342), 블로킹 유전막(344) 및 게이트 전극(350)이 순차적으로 적층된 게이트 구조물이 형성될 수 있다. 예시적인 실시예들에 따르면, 최하부에 형성되는 게이트 전극(350a)은 그라운드 선택 라인(ground selection line :　GSL)으로 제공되고, 최상부에 형성되는 게이트 전극(350d)은 스트링 선택 라인(string selection line : SSL)으로 제공될 수 있다. 또한, 상기 최상부 및 최하부 게이트 전극 사이의 2개의 게이트 전극들(350b, 350c)은 워드 라인으로 제공될 수 있다.
다시 도 22를 참조하면, 개구부(325) 저면에 노출된 기판(300)에 불순물을 도핑함으로써, 소오스 라인(S/L)으로 제공되는 불순물 영역(360)을 형성한다. 예를 들면, 기판(300)에 N형 불순물을 도핑함으로써 불순물 영역(360)을 형성할 수 있다. 또한, 상기 소오스 라인(S/L)의 저항을 감소시키도록 불순물 영역(360) 상에 금속 실리사이드 패턴(365)을 더 형성할 수도 있다.
도 23을 참조하면, 개구부(325)을 채우는 절연막을 형성하고, 연마 공정에 의해 평탄화함으로써 개구부(325) 내부에 제2 절연막 패턴(370)을 형성할 수 있다. 반도체 패턴들(315), 제1 절연막 패턴(320), 제2 절연막 패턴(370) 및 층간 절연막 패턴(335d) 상에 상부 층간 절연막(375)을 형성한다. 상부 층간 절연막(375)을 관통하여 반도체 패턴(315)과 접촉하는 비트 라인 콘택(380)을 형성한다. 이어서, 비트 라인 콘택(380)과 전기적으로 연결되는 비트 라인(385)을 형성한다. 비트 라인(385)은 상기 제1 방향으로 연장되는 라인 형상을 가지고, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 비트 라인 콘택(380) 및 비트 라인(385)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다.
도 24 내지 도 30은 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다. 구체적으로, 도 24 내지 도 는 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다. 도 15 내지 도 23을 참조로 설명한 공정 및/또는 구성과 실질적으로 중복되는 공정 및/또는 구성에 대해서는 상세한 설명을 생략한다.
도 24를 참조하면, 도 15를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여 기판(400)상에 기판(400) 상면에 실질적으로 수직한 제3 방향을 따라 패드 절연막(405), 희생막들(407) 및 층간 절연막들(409)을 적층한다.
이후 최상부에 위치하는 층간 절연막(409d) 상에 식각 마스크 패턴(도시되지 않음)을 형성하고, 상기 식각 마스크를 사용하여 희생막들(407), 층간 절연막들(409) 및 패드 절연막(405)을 순차적으로 식각함으로써 제1 트렌치(410)들을 갖는 몰드 구조물을 형성한다. 제1 트렌치(410)는 제1 방향으로 연장되는 형상을 가지며, 복수의 제1 트렌치들(410)이 기판(400) 상면에 평행하며 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 규칙적으로 형성될 수 있다.
도 25를 참조하면, 도 8 및 도 10 또는 도 12 내지 도 13을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여, 제1 트렌치(410) 내벽 상에 예비 반도체 패턴(415)을 형성하고 예비 반도체 패턴(415) 상에 제1 트렌치(410)의 나머지 부분을 채우는 예비 제1 절연막 패턴(420)을 형성할 수 있다. 예비 반도체 패턴(415) 및 예비 제1 절연막 패턴(420)은 각각 상술한 폴리실리콘막 패턴(235, 235a) 및 매립막 패턴(240, 245)에 대응된다.
도 26을 참조하면, 예비 반도체 패턴들(415) 사이에 위치하는 희생막들(407) 및 층간 절연막들(409)을 식각하여 제2 트렌치(425)를 형성한다. 제2 트렌치(425)가 형성됨에 따라, 상기 제1 방향으로 연장되는 라인 형상의 희생막 패턴들(430) 및 층간 절연막 패턴들(435)이 형성된다. 희생막 패턴들(430) 및 층간 절연막 패턴들(435)은 제1 트렌치(410)를 매립하는 예비 반도체 패턴(415)의 외측벽에 각각 접하면서 연장되는 형상을 갖는다.
도 27을 참조하면, 도 19를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여 제2 트렌치(425)의 측벽에 노출되어 있는 희생막 패턴들(430)을 선택적으로 제거하여 제3 트렌치(427)을 생성시킨다. 제3 트렌치(427)는 상기 제1 방향을 따라 연장하며, 상기 제3 방향을 따라 복수의 제3 트렌치들(427)이 규칙적으로 형성될 수 있다.
도 28을 참조하면, 도 20 및 도 21을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여 예비 반도체 패턴들(415)의 노출된 측벽 및 상기 층간 절연막 패턴들(435)의 표면을 따라 터널 절연막(440), 전하 저장막(442), 블로킹 유전막(444)을 형성한다. 블로킹 유전막(444) 상에, 제3 트렌치들(427)을 채우는 도전막을 형성한다.
계속하여, 도 22를 참조로 설명한 공정과 실질적으로 유사한 공정을 수행하여 제2 트렌치(425) 내부에 형성된 도전막을 식각한다. 이 때, 제2 트렌치(425) 저면에 형성된 터널 절연막(440), 전하 저장막(442), 블로킹 유전막(444) 부분도 함께 식각되어 기판(400) 상면이 노출될 수 있다.
상술한 공정을 통해, 층간 절연막 패턴들(435) 사이에는 게이트 전극들(450)이 형성된다. 각 층의 게이트 전극들(450)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 또한, 서로 다른 층에 형성된 게이트 전극들(450)은 층간 절연막 패턴들(435)에 의해 절연될 수 있다.
이 후, 제2 트렌치(425) 저면에 노출된 기판(400)의 상기 상면에 불순물을 도핑함으로써, 수직형 메모리 소자의 공통 소오스 라인(CSL)으로 제공될 수 있는 불순물 영역(460)을 형성한다. 예를 들면, 기판에 N형 불순물을 도핑함으로써 불순물 영역(460)을 형성할 수 있다. 추가적으로, 상기 공통 소오스 라인의 저항을 감소시키도록 불순물 영역(460)상에 금속 실리사이드 패턴(465)을 형성할 수도 있다.
이후 제2 트렌치(425)를 채우는 절연막을 형성하고, 연마 공정에 의해 상기 절연막 상부를 평탄화함으로써 제2 트렌치(425)를 매립하는 제2 절연막 패턴(470)을 형성한다.
도 29를 참조하면, 도 28에 도시된 구조물 상에 상기 제2 방향으로 연장되는 라인 형상의 마스크 패턴(도시되지 않음)을 형성한다. 상기 마스크 패턴을 식각 마스크로 사용하여 예비 반도체 패턴(415) 및 예비 제1 절연막 패턴(420)을 식각함으로써 개구부(472)들을 생성한다. 상기 식각 공정 의해 직육면체 형상의 반도체 패턴(415a) 및 제1 절연막 패턴(420a)이 형성될 수 있다.
도 30을 참조하면, 개구부들(472) 내부를 채우는 제3 절연막 패턴(474)을 형성한다. 예를 들면, 개구부들(472) 내부를 채우도록 실리콘 산화막(도시 안됨)을 증착한 후, 최상부 층간 절연막 패턴(435d)의 표면이 노출될 때까지 상기 실리콘 산화막을 연마함으로써 제3 절연막 패턴(474)을 형성할 수 있다.
반도체 패턴들(415a), 제1 내지 제3 절연막 패턴(420a, 470, 474) 및 최상부 층간 절연막 패턴(435d) 상에 상부 층간 절연막(475)을 형성하고, 상부 층간 절연막(475)을 관통하는 비트 라인 콘택(480)을 형성한다. 비트 라인 콘택(480)과 연결되는 비트 라인들(485)을 형성한다. 비트 라인들(485)은 상기 제2 방향으로 연장되는 라인 형상을 가지며, 상기 제1 방향을 따라 규칙적으로 배치될 수 있다. 비트 라인(485)은 반도체 패턴들(415a)과 전기적으로 연결될 수 있다.
일 실시예에 있어, 비트 라인 콘택(480)을 형성하지 않고 비트 라인(485)이 반도체 패턴들(415a) 상부면과 직접 접촉하도록 형성할 수도 있다.
도 31 내지 도 34는 또 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 31 내지 도 34는 디램(dynamic random access memory: DRAM) 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 31을 참조하면, 기판(500) 상에 소자 분리막(502)을 형성한다. 소자 분리막(502)은 얕은 트렌치 분리(shallow trench isolation:　STI） 공정을 통해 형성될 수 있다.
기판(500) 상에 게이트 절연막, 게이트 전극막 및 게이트 마스크 막을 순차적으로 형성하고, 사진 식각 공정을 통해 이들을 패터닝하여, 기판(500) 상에 순차적으로 적층된 게이트 절연막 패턴(506), 게이트 전극(507) 및 게이트 마스크(508)를 각각 포함하는 복수 개의 게이트 구조물(509)을 형성한다. 상기 게이트 절연막은 실리콘 산화물 혹은 금속 산화물을 사용하여 형성될 수 있다. 상기 게이트 전극막은 도핑된 폴리실리콘 혹은 금속을 사용하여 형성될 수 있다. 상기 게이트 마스크막은 실리콘 질화물을 사용하여 형성될 수 있다.
이후, 게이트 구조물들(509)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, 게이트 구조물들(509)에 인접한 기판(500) 상부에 제1 및 제2 불순물 영역들(504, 505)을 형성한다. 제1 및 제2 불순물 영역들(504, 505)은 트랜지스터의 소스/드레인 영역으로 제공될 수 있다.
게이트 구조물(509)과 제1 및 제2 불순물 영역들(504, 505)은 상기 트랜지스터를 형성할 수 있다. 한편, 게이트 구조물(509)의 측벽에는 실리콘 질화물을 포함하는 스페이서(509a)를 더 형성할 수 있다.
도 32를 참조하면, 기판(500) 상에 게이트 구조물들(509) 및 스페이서들(509a)을 커버하는 제1 층간 절연막(510)을 형성한다. 제1 층간 절연막(510)을 부분적으로 식각하여 제1 불순물 영역(504)을 노출시키는 제1 홀(도시하지 않음)을 형성한다. 상기 제1 홀은 게이트 구조물(509) 및 스페이서들(509a)에 자기 정렬될 수 있다.
이후, 상기 제1 홀을 매립하는 제1 도전막을 기판(500) 및 제1 층간 절연막(510) 상에 형성하고, CMP 공정 및/또는 에치-백 공정 등을 통해 제1 층간 절연막(510)이 노출될 때까지 상기 제1 도전막 상부를 제거함으로써, 상기 제1 홀들 내에 형성된 제1 플러그(517)를 형성한다. 제1 플러그(517)는 제1 불순물 영역(504)에 접촉할 수 있다. 상기 제1 도전막은 도핑된 폴리실리콘, 금속 등을 사용하여 형성될 수 있으며, 제1 플러그(517)는 비트 라인 콘택으로 기능할 수 있다.
제1 플러그(517)에 접촉하는 제2 도전막(도시하지 않음)을 제1 층간 절연막(510) 상에 형성하고 이를 패터닝함으로써 비트 라인(도시하지 않음)을 형성한다. 상기 제2 도전막은 도핑된 폴리실리콘, 금속 등을 사용하여 형성될 수 있다.
이후, 상기 비트 라인을 커버하는 제2 층간 절연막(515)을 제1 층간 절연막(510) 상에 형성한다. 제2 층간 절연막(515) 및 제1 층간 절연막(510)을 순차적으로 식각하여 제2 불순물 영역(505)을 노출시키는 제2 홀(도시하지 않음)을 형성한다.
상기 제2 홀 내부를 채우며, 제2 불순물 영역(505)과 접촉하는 제2 플러그(520)를 형성한다. 제2 플러그(520)는 금속 또는 도핑된 폴리실리콘을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 제2 플러그(520)는 도 11 또는 도 14를 참조로 설명한 폴리실리콘막 패턴(237, 237a) 형성을 위한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여 형성될 수 있다. 이에 따라, 상대적으로 종횡비가 높은 상기 제2 홀 내부에 보이드, 심 등과 같은 결함이 없는 제2 플러그(520)를 형성할 수 있다.
도 33을 참조하면, 제2 층간 절연막(515) 상에 식각 저지막(523) 및 몰드막(524)을 형성하고, 몰드막(524) 및 식각 저지막(523)의 일부를 제거하여 제2 플러그(520)의 상면을 노출시키는 개구(525)를 형성한다.
이후, 개구(525)의 내벽 및 몰드막(524) 상면에 하부 전극막을 형성한다. 상기 하부 전극막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물, 루테늄 등과 같은 금속 혹은 도핑된 폴리실리콘을 사용하여 형성할 수 있다. 도핑된 폴리실리콘을 사용하는 경우, 상기 하부 전극막은 도 1 내지 도 7 또는 도 8 내지 도 9를 참조로 설명한 폴리실리콘막 형성 공정과 실질적으로 동일하거나 유사한 공정을 수행하여 형성될 수 있다. 이 때, 상술한 실리콘 소스와 함께 불순물 가스를 함께 도입하여 도핑된 폴리실리콘을 포함하는 상기 하부 전극막을 수득할 수 있다. 이에 따라, 종횡비가 큰 개구(525)의 내벽 상에 상부 및 하부의 두께 편차가 작은 하부 전극을 수득할 수 있다.
상기 하부 전극막 상에 희생막(도시되지 않음)을 형성한 후, 몰드막(524)의 상면이 노출되도록 상기 희생막 및 하부 전극막의 일부를 제거한다. 이후, 상기 희생막 및 상기 몰드막을 제거함으로써, 제2 플러그(520)에 전기적으로 연결되는 하부 전극(530)이 형성된다.
도 34를 참조하면, 하부 전극(530)을 커버하는 유전막(540)을 식각 저지막(523) 상에 형성한다. 유전막(540)은 실리콘 질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질을 사용하여 형성할 수 있다.
유전막(540) 상에 상부 전극(550)을 형성한다. 상부 전극(550)은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 루테늄 등과 같은 금속 및/또는 금속 질화물을 사용하여 형성할 수 있다.
이에 따라, 하부 전극(530), 유전막(540) 및 상부 전극(550)을 포함하는 커패시터를 수득할 수 있다.
전술한 예시적인 실시예들에 따른 폴리실리콘막 형성 방법은 특히, 종횡비가 큰 홀, 트렌치, 개구부 등과 같은 미세 구조물의 내벽 상에 균일한 폴리실리콘막을 형성하기 위해 활용될 수 있다. 예를 들면, 수직형 메모리 장치의 수직 채널, 디램 장치의 하부 전극, 기타 반도체 장치의 도전성 콘택 등을 형성하는데 활용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 공정 챔버 100, 200, 300, 400, 500: 기판
110: 절연막 120: 대상체
130: 예비 씨드층 140, 140b: 씨드층
150: 폴리실리콘막 205: 도전 영역
210: 제1 절연막 215: 제2 절연막
220, 225: 개구부 230: 폴리실리콘막
235, 235a, 237, 237a: 폴리실리콘막 패턴
240, 245: 매립막 패턴 305, 405: 패드 절연막
307, 407: 희생막 309, 409: 층간 절연막
310: 제1 홀 315: 반도체 패턴
320: 제1 절연막 패턴 325, 472: 개구부
327: 그루브 330, 430: 희생막 패턴
335, 435: 층간 절연막 패턴 340, 440: 터널 절연막
342, 442: 전하 저장막 344, 444: 블로킹 유전막
346: 도전막 350, 450: 게이트 전극
360, 460: 불순물 영역 365, 465: 금속실리사이드 패턴
370, 470: 제2 절연막 패턴 375, 475: 상부 층간 절연막
380, 480: 비트 라인 콘택 385, 485: 비트 라인
410: 제1 트렌치 415: 예비 반도체 패턴
415a: 반도체 패턴 420: 예비 제1 절연막 패턴
420a: 제1 절연막 패턴 425, 427: 제2 및 제3 트렌치
474: 제3 절연막 패턴 502: 소자 분리막
504: 제1 불순물 영역 505: 제2 불순물 영역
506: 게이트 절연막 패턴 507 : 게이트 전극
508: 게이트 마스크 509: 게이트 구조물
509: 스페이서 510: 제1 층간 절연막
515 : 재2 층간 절연막 517: 제1 플러그
520: 제2 플러그 523: 식각 저지막
524: 몰드막 525: 개구
530: 하부 전극

Claims (10)

  1. 공정 챔버 내에 로딩된 대상체 상에 질소 함유 실리콘 전구체를 도입하여 상기 대상체의 표면의 제1 흡착 사이트에 흡착시키는 단계;
    제1 퍼지 및 열처리 공정을 수행하여, 상기 질소 함유 실리콘 전구체의 질소 원자 또는 실리콘 원자를 활성화하는 단계;
    염소 함유 실리콘 전구체를 도입하여 상기 대상체의 표면의 제2 흡착 사이트에 흡착시키고, 상기 활성화된 질소 함유 실리콘 전구체에 결합시켜 씨드층을 형성하는 단계; 및
    상기 씨드층 상에 실리콘 소스를 도입하는 단계를 포함하는 폴리실리콘막 형성방법.
  2. 제1항에 있어서, 상기 질소 함유 실리콘 전구체는 비스(에틸메틸아미노)실란(Bis(ethlymethylamino)silane, BEMAS), 비스(디에틸아미노)실란(Bis(diethylamino)silane, BDEAS), 비스(디메틸아미노)실란(Bis(dimethylamino)silane, BDMAS), 트리스(디메틸아미노)실란(tris(dimethylamino)silane, Tris-DMAS), 테트라키스(디메틸아미노)실란(tetrakis(dimethylamino)silane, TDMAS), 트리스(에틸메틸아미노)실란(tris(ethlymethylamino)silane, Tris-EMAS), 디에틸아미노실란(Diethylaminosiliane, DEAS), 비스(터트부틸아미노)실란(Bis(tertybutylamino)silane, BTBAS) 및 디-이소프로필-아미노실란(Di-Isopropyl-Amino-Silane, DIPAS)으로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 폴리실리콘막 형성 방법.
  3. 제1항에 있어서, 상기 염소 함유 실리콘 전구체는 디클로로실란(SiCl2H2), 트리클로로실란(SiCl3H), 테트라클로로실란(SiCl4) 및 헥사클로로디실란(Si2Cl6)으로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 폴리실리콘막 형성 방법.
  4. 제1항에 있어서, 상기 실리콘 소스는 실란(SiH4), 디실란(Si2H6) 및 트리실란(Si3H8)으로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 폴리실리콘막 형성 방법.
  5. 제1항에 있어서, 상기 공정 챔버는 원자층 증착(atomic layer deposition: ALD) 공정 챔버인 것을 특징으로 하는 폴리실리콘막 형성 방법.
  6. 삭제
  7. 삭제
  8. 제1항에 있어서, 상기 염소 함유 실리콘 전구체를 도입한 이후 제2 퍼지 공정을 더 수행하는 것을 특징으로 하는 폴리실리콘막 형성 방법.
  9. 제8항에 있어서, 상기 제2 퍼지 공정에 의해 단원자층의 상기 씨드층이 형성되는 것을 특징으로 하는 폴리실리콘막 형성 방법.
  10. 제1항에 있어서, 상기 질소 함유 실리콘 전구체 및 상기 염소 함유 실리콘 전구체는 상기 공정 챔버에 동시에 도입되는 것을 특징으로 하는 폴리실리콘막 형성 방법.
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