KR20030050616A - 다층 금속배선의 형성 방법 - Google Patents

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Abstract

본 발명은 고속 동작에 유리하도록 배선층 사이의 캐패시턴스를 감소시키는데 적합한 다층 금속배선의 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명은 반도체기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막을 관통하여 제1금속배선막이 상기 반도체기판에 연결되며 상기 제1금속배선막상에 적층된 제1배선간절연막으로 이루어진 제1배선층패턴을 형성하는 단계, 상기 제1배선층패턴 사이를 에워싸는 제1평탄화막을 형성하는 단계, 상기 제1배선간절연막을 관통하여 상기 제1금속배선막에 제2금속배선막이 연결되며 상기 제2금속배선막상에 적층된 제2배선간절연막으로 이루어진 제2배선층패턴을 형성하는 단계, 상기 제2배선층패턴 사이에 노출된 상기 제1평탄화막만을 선택적으로 제거하는 단계, 및 상기 제1평탄화막이 제거된 공간에 보이드를 발생시키는 조건으로 상기 제2배선층패턴상에 제2평탄화막을 형성하는 단계를 포함한다.

Description

다층 금속배선의 형성 방법{Method for forming multi-layer metallization}
본 발명은 반도체장치의 제조 방법에 관한 것으로서, 특히 다층 금속배선(Multi Layer Metallization; MLM)의 형성 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 각각의 소자를 연결하기 위한 금속배선의 저항 및 배선과 배선 사이의 기생 캐패시턴스의 증가로 인한 속도의 감소가 큰 문제로 대두되고 있다. 특히, 트랜지스터의 디자인 룰이 0.25㎛ 이하인 반도체 장치에서는 트랜지스터에 의한 속도 지연보다 배선의 RC 지연이 더 크게 작용하여 트랜지스터의 게이트 길이를 줄이더라도 속도의 개선 효과를 기대할 수 없는 수준에 이르렀다.
이에 따라, 이제까지 금속배선 공정은 배선에 의한 저항 감소를 위하여 비저항이 낮은 금속을 채택하여 적용하고 있다.
그러나, 비록 금속배선을 이용하여 저항을 감소시켜도 배선 사이의 캐패시턴스를 감소시키지 못하면 그 효과는 저하되어 고속 동작이 불가능하다.
특히, 배선 사이의 캐패시턴스에 있어서 배선층패턴간 사이의 저항은 절연층의 두께를 어느 정도 유지하면 감소되고 층간 배선은 동일한 방향으로 배치되지 않아 그 문제점이 크지 않다.
반면에, 집적도가 증가함에 따라 배선의 크기가 감소하고 이에 따라 배선 사이의 거리도 가까워져서 집적도 및 성능을 향상시키는데 더욱 큰 제한 요소가 되는문제가 있다.
이를 극복하기 위하여 최근에는 배선 저항이 알루미늄(Al)에 비하여 약 1/3 정도인 구리(copper; Cu)를 배선으로 사용하기 위한 시도가 많이 진행되고 있다. 그러나, 이러한 기술을 사용하는 경우 구리의 특성상 일반적인 포토/에칭 기술을 사용하기가 어려워 다마신(Damascene) 기술을 채택하고 있는 실정이다.
도 1a 내지 도 1b는 종래기술에 따른 다마신 기술에 의한 금속배선의 형성 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 제1금속배선막(12)이 형성된 반도체기판(11)상에 낮은 유전율을 갖는 절연층(13)을 먼저 형성하고 이 절연층(13)에 원하는 배선 형태를 가지는 홈(trench)(14)을 형성한다. 이때, 홈(14)은 선택적으로 하부의 제1금속배선막(12)을 통전시킨다.
도 1b에 도시된 바와 같이, 절연층(13)에 형성된 홈(14)에 낮은 저항을 가지는 제2금속배선막(15)을 증착하여 원하는 배선 형태를 가지는 제2금속배선막(15)을 형성한다. 이때, 제2금속배선막(15)은 홈(14)을 완전히 채우며 제1금속배선막(12)과 전기적으로 연결된다.
이어서, 절연층(13)상의 제2금속배선막(15)을 화학적기계적 연마(chemical mechanicalpolishing; CMP) 방법으로 평탄화하여 홈(14)내의 제2금속배선막(15)만을 남겨서 제1금속배선막(12)과 제2금속배선막(15)을 연결시키는 비아와 제2금속배선막(15)을 동시에 형성한다.
상술한 바와 같이, 비아와 금속배선막을 동시에 형성하는 공정을 듀얼 다마신 기술이라고 하며, 다층의 금속배선이 필요한 경우에는 전술한 공정을 반복하여 여러층의 금속배선을 형성할 수 있다.
고속으로 동작하는 반도체장치에서 이러한 다마신 기술을 사용하는 이유는 전술한 것처럼 고속 동작을 위해서는 배선 사이의 캐패시턴스를 감소시키는 것이 중요한데, 배선사이에 사용되는 유전율이 낮은 절연층은 통상적인 실리콘산화막보다 기계적, 열적 안정성이 떨어져 가공이 어려운 단점이 있고, 또한 배선에 사용하는 낮은 저항의 금속물질들이 통상의 포토/에칭 공정으로 가공하기 어려운 문제가 있다.
또한, 다마신 기술은 화학적기계적연마(CMP)를 추가하면서 공정 비용이 증가하는 단점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 고속 동작에 유리하도록 배선사이의 캐패시턴스를 감소시키는데 적합한 다층 금속배선의 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래기술에 따른 다층 금속배선의 형성 방법을 도시한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 다층 금속배선의 형성 방법을 도시한 공정 단면도,
도 3a 내지 도 3d는 본 발명의 제2실시예에 따른 다층 금속배선의 형성 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 게이트산화막
23 : 게이트전극 24 : 소스/드레인
25 : 층간절연막 26 : 제1금속배선막
27 : 금속간절연막 28 : 제2금속배선막
29 : 제1배선간절연막 30 : 제1평탄화막
31 : 제2금속배선막 32 : 제2배선간절연막
34 : 제2평탄화막
상기의 목적을 달성하기 위한 본 발명의 다층 금속배선의 형성 방법은 반도체기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막을 관통하여 제1금속배선막이 상기 반도체기판에 연결되며 상기 제1금속배선막상에 적층된 제1배선간절연막으로 이루어진 제1배선층패턴을 형성하는 단계, 상기 제1배선층패턴 사이를 에워싸는 제1평탄화막을 형성하는 단계, 상기 제1배선간절연막을 관통하여 상기 제1금속배선막에 제2금속배선막이 연결되며 상기 제2금속배선막상에 적층된 제2배선간절연막으로 이루어진 제2배선층패턴을 형성하는 단계, 상기 제2배선층패턴 사이에 노출된 상기 제1평탄화막만을 선택적으로 제거하는 단계, 및 상기 제1평탄화막이 제거된 공간에 보이드를 발생시키는 조건으로 상기 제2배선층패턴상에 제2평탄화막을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
바람직하게, 상기 제1평탄화막은 습식식각으로 제거하되, 상기 층간절연막, 상기 제1배선간절연막 및 상기 제2배선간절연막은 상기 제1평탄화막의 습식식각에 대해 충분한 선택비를 갖는 절연막인 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 다층 금속배선의 형성 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21)상에 게이트산화막(22) 및 게이트전극(23)을 형성한 후, 게이트전극(23) 양측에 노출된 반도체기판(21)에 불순물을 이온주입하여 소스/드레인(24)을 형성한다.
다음으로, 반도체기판(21)을 포함한 전면에 층간절연막(ILD)(25)을 형성한후 평탄화하고, 평탄화된 층간절연막(25)을 선택적으로 식각하여 게이트전극(23)의 표면 일부 및 소스/드레인(24)의 표면 일부를 노출시키는 콘택홀(도시 생략)을 형성한다.
이때, 층간절연막(25)은 실리콘산화막(SiO2)을 이용한다.
다음으로, 콘택홀을 통해 소스/드레인(24) 및 게이트전극(23)에 연결되는 제1금속배선막(26)을 형성한 후, 제1금속배선막(26)을 포함한 전면에 금속간절연막(Inter Metal Dielectric; IMD)(27)을 형성한다.
여기서, 제1금속배선막(26)을 제1배선층패턴(100)이라 약칭하며, 금속간절연막(27)은 후속 습식식각시 하부에 형성된 소자들을 보호가 위해 실리콘산화막과 실리콘질화막의 이중구조를 가질 수 있다.
계속해서, 금속간절연막(27)을 평탄화한 후, 평탄화된 금속간절연막(27)을 선택적으로 식각하여 제1금속배선막(26)의 표면 일부를 노출시키는 제1비아홀(도시 생략)을 형성한다.
다음으로, 제1비아홀(도시 생략)을 완전히 채울때까지 금속간절연막(27)상에 제2금속배선막(28), 제1배선간절연막(29)을 차례로 증착한다.
이때, 제1배선간절연막(29)은 최소한 배선층패턴 사이의 절연막으로 필요한 두께가 되도록 증착하며, 제1배선간절연막(29)은 가공이 용이한 실리콘산화막을 이용한다.
도 2b에 도시된 바와 같이, 제1배선간절연막(29)과 제2금속배선막(28)을 동시에 패터닝하여 제2금속배선막(28)과 제1배선간절연막(29)의 적층구조물인 제2배선층패턴(200)을 형성하고, 제1배선간절연막(29)을 포함한 전면에 제1평탄화막(30)을 형성한다.
이때, 제1평탄화막(30)은 제1배선간절연막(29)에 비해 식각비가 큰 물질을 이용하는데, 예컨대 자체 평탄화 특성이 우수한 SOG(Spin On Glass)를 이용한다.
다음으로, 제1배선간절연막(29)의 표면이 노출될때까지 제1평탄화막(30)을 화학적기계적연마하여 평탄화시킨다. 이때, 제2금속배선막(28)과 제1배선간절연막(29)의 순서로 적층된 제2배선층패턴(200)은 제1평탄화막(30)에 에워싸이는 매립 구조가 된다.
도 2c에 도시된 바와 같이, 제2배선층패턴(200) 중 제1배선간절연막(29)을 선택적으로 식각하여 제2금속배선막(28)의 표면 일부를 노출시키는 제2비아홀(도시 생략)을 형성한다.
다음으로, 제2비아홀을 포함한 전면에 제3금속배선막(31)과 제2배선간절연막(32)을 차례로 증착한 후, 제2배선간절연막(32)과 제3금속배선막(31)을 동시에 패터닝하여 제3금속배선막(31)과 제2배선간절연막(32)의 적층구조물인 제3배선층패턴(300)을 형성한다.
이때, 제2배선간절연막(32)은 제1배선간절연막(29)과 동일하게 실리콘산화막을 이용하며, 최소한 배선층패턴 사이의 절연막으로 필요한 두께가 되도록 증착한다.
도 2d에 도시된 바와 같이, 제3배선층패턴(300) 사이의 공간을 통해 제2배선층패턴(200)을 에워싸고 있는 제1평탄화막(30)을 습식식각으로 제거한다.
이때, 제1배선간절연막(29), 층간절연막(25), 금속간절연막(27), 제2배선간절연막(32)은 제1평탄화막(30)에 비해 습식각에 충분한 선택비를 가지는 물질을 사용하기 때문에 손실없이 제1평탄화막(30)만을 선택적으로 제거하는 것이 가능하다.
전술한 습식식각을 통해 제2배선층패턴(200) 사이의 제1평탄화막(30)을 제거하면, 제2배선층패턴(200)의 제2금속배선막(28) 사이는 어떠한 절연물질도 존재하지 않는 보이드(33)가 형성되고, 제2금속배선막(28)과 제3금속배선막(31) 사이에는 제거되지 않고 잔류하는 제1배선간절연막(29)에 의해 절연된다.
도 2e에 도시된 바와 같이, 제1평탄화막(30)이 제거된 결과물 즉, 제3배선층패턴(300)을 포함한 전면에 단차피복성(step coverage)이 나쁜 플라즈마화학기상증착법(Plasma Enhanced CVD; PECVD)으로 제2평탄화막(34)을 증착한다.
이처럼 플라즈마화학기상증착법으로 제2평탄화막(34)을 증착하면 제1평탄화막(30)이 제거된 공간에는 보이드(33)가 계속 잔류함에 따라 제2배선층패턴(200) 사이 및 제3배선층패턴(300) 사이는 절연물질없이 보이드(33)로 인해 공기가 채워진 구조가 된다.
상술한 제1실시예와 같이, 고속동작에 영향이 적은 각 배선층패턴 사이는 가공이 용이한 통상의 실리콘산화막으로 된 배선간절연막을 이용하여 절연시키고, 고속동작에 영향이 많은 각 배선층패턴의 금속배선막 사이에는 보이드를 형성시켜 금속배선막 사이의 유전율이 감소되는 효과를 갖는다.
결국, 금속배선막 사이의 캐패시턴스를 감소시켜 고속 동작을 구현할 수 있다.
도 3a 내지 도 3d는 본 발명의 제2실시예에 따른 다층 금속배선의 형성 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(41)상에 게이트산화막(42) 및 게이트전극(43)을 형성한 후, 게이트전극(43) 양측에 노출된 반도체기판(41)에 불순물을 이온주입하여 소스/드레인(44)을 형성한다.
다음으로, 반도체기판(41)을 포함한 전면에 층간절연막(ILD)(45)을 형성한 후 평탄화하고, 평탄화된 층간절연막(45)을 선택적으로 식각하여 게이트전극(43)의 표면 일부 및 소스/드레인(44)의 표면 일부를 노출시키는 콘택홀(도시 생략)을 형성한다.
이때, 층간절연막(45)은 실리콘산화막(SiO2)을 이용한다.
다음으로, 콘택홀을 통해 소스/드레인(44) 및 게이트전극(43)에 연결되는 제1금속배선막(46)을 형성한 후, 제1금속배선막(46)을 포함한 전면에 금속간절연막(IMD)(47)을 형성한다.
여기서, 제1금속배선막(46)을 제1배선층패턴(100)이라 약칭하며, 금속간절연막(47)은 후속 습식식각시 하부에 형성된 소자들을 보호가 위해 실리콘산화막과 실리콘질화막의 이중구조를 가질 수 있다.
계속해서, 금속간절연막(47)을 평탄화한 후, 평탄화된 금속간절연막(47)을 선택적으로 식각하여 제1금속배선막(46)의 표면 일부를 노출시키는 제1비아홀(도시 생략)을 형성한다.
다음으로, 제1비아홀(도시 생략)을 완전히 채울때까지 금속간절연막(47)상에제2금속배선막(48), 제1배선간절연막(49)을 차례로 증착한다. 이때, 제1배선간절연막(49)은 최소한 배선층패턴 사이의 절연막으로 필요한 두께가 되도록 증착하며, 제1배선간절연막(49)은 가공이 용이한 실리콘산화막을 이용한다.
다음으로, 제1배선간절연막(49)과 제2금속배선막(48)을 동시에 패터닝하여 제2금속배선막(48)과 제1배선간절연막(49)의 적층구조물인 제2배선층패턴(200)을 형성하고, 제1배선간절연막(49)을 포함한 전면에 제1실리콘질화막(50), 제1평탄화막(51)을 차례로 형성한다.
이때, 제1평탄화막(51)은 제1배선간절연막(49) 및 제1실리콘질화막(51)에 비해 식각비가 큰 물질을 이용하는데, 예컨대 자체 평탄화 특성이 우수한 SOG(Spin On Glass)를 이용한다.
다음으로, 제1실리콘질화막(50)의 표면이 노출될때까지 제1평탄화막(51)을 화학적기계적연마하여 평탄화시킨다. 이때, 제2금속배선막(48)과 제1배선간절연막(49)의 순서로 적층된 제2배선층패턴(200)은 제1평탄화막(51)에 에워싸이는 매립 구조가 된다.
도 3b에 도시된 바와 같이, 제2금속배선막(48)을 통전시키기 위해 제1실리콘질화막(50)과 제1배선간절연막(49)을 동시에 식각하여 제2금속배선막(48)의 표면 일부를 노출시키는 제2비아홀(도시 생략)을 형성한다.
다음으로, 제2비아홀을 포함한 전면에 제3금속배선막(52)과 제2배선간절연막(53)을 차례로 증착한 후, 제2배선간절연막(53)과 제3금속배선막(52)을 동시에 패터닝하여 제3금속배선막(52)과 제2배선간절연막(53)의 적층구조물인 제3배선층패턴(300)을 형성한다.
이때, 제2배선간절연막(53)은 제1배선간절연막(49)과 동일하게 실리콘산화막을 이용하며, 최소한 배선층패턴 사이의 절연막으로 필요한 두께가 되도록 증착한다.
다음으로, 제3배선층패턴(300)을 포함한 전면에 제2실리콘질화막(54)을 증착한 후, 선택적으로 패터닝하여 제3배선층패턴(300)상에만 제2실리콘질화막(54)을 잔류시킨다.
도 3c에 도시된 바와 같이, 제3배선층패턴(300) 사이의 공간을 통해 제2배선층패턴(200)을 에워싸고 있는 제1평탄화막(51)을 습식식각으로 제거한다.
이때, 제1배선간절연막(49), 층간절연막(45), 금속간절연막(47), 제2배선간절연막(53)은 제1평탄화막(51)에 비해 습식각에 충분한 선택비를 가지는 물질을 사용하기 때문에 손실없이 제1평탄화막(51)만을 선택적으로 제거하는 것이 가능하다.
전술한 습식식각을 통해 제2배선층패턴(200) 사이의 제1평탄화막(51)을 제거하면, 제2배선층패턴(200)의 제2금속배선막(48) 사이는 어떠한 절연물질도 존재하지 않는 보이드(55)가 형성되고, 제2금속배선막(48)과 제3금속배선막(52) 사이에는 제거되지 않고 잔류하는 제1배선간절연막(49) 및 제1실리콘질화막(50)에 의해 절연된다.
도 3d에 도시된 바와 같이, 제1평탄화막(51)이 제거된 결과물 즉, 제3배선층패턴(300)을 포함한 전면에 단차피복성이 나쁜 플라즈마화학기상증착법(PECVD)으로 제2평탄화막(55)을 증착한다.
이처럼 플라즈마화학기상증착법으로 제2평탄화막(55)을 증착하면 제1평탄화막(51)이 제거된 공간에는 보이드(55)가 계속 잔류하게 되고, 이에 따라 제2배선층패턴(200) 사이 및 제3배선층패턴(300) 사이는 절연물질없이 보이드(55)에 의해 공기가 채워진 구조가 된다.
상술한 제2실시예는 제1실시예와 동일한 효과를 가짐과 동시에 제2배선층패턴(200)과 제3배선층패턴(300)만을 덮는 제1실리콘질화막(50)과 제2실리콘질화막(54)을 이용하므로써, 제1평탄화막(51)의 습식제거시 제1배선간절연막(49)과 제2배선간절연막(53)이 손상되는 것을 방지한다.
한편, 상술한 제1실시예 및 제2실시예에서는 제2금속배선막부터 적용하고 있으나, 제1금속배선막부터 적용할 수 있다.
또한, 제1평탄화막의 습식식각시 충분한 선택비를 가지도록 층간절연막, 금속배선간 절연막, 제1배선간절연막 및 제2배선간절연막은 실리콘산화막, 실리콘질화막 및 실리콘산화막과 실리콘질화막의 이중막으로 이루어진 그룹 중에서 선택되는 하나를 이용한다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 바와 같은 본 발명은 금속배선막 사이의 캐패시턴스를 감소시켜 고속동작을 구현할 수 있는 효과가 있다.
그리고, 통상적으로 이용되는 실리콘산화막이나 실리콘질화막을 절연막으로 이용하기 때문에 저유전율막을 사용하는 경우보다 공정이 비교적 용이하고, 제조원가가 크지 않아 비용을 절감할 수 있는 효과가 있다.

Claims (5)

  1. 반도체기판 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막을 관통하여 제1금속배선막이 상기 반도체기판에 연결되며 상기 제1금속배선막상에 적층된 제1배선간절연막으로 이루어진 제1배선층패턴을 형성하는 단계;
    상기 제1배선층패턴 사이를 에워싸는 제1평탄화막을 형성하는 단계;
    상기 제1배선간절연막을 관통하여 상기 제1금속배선막에 제2금속배선막이 연결되며 상기 제2금속배선막상에 적층된 제2배선간절연막으로 이루어진 제2배선층패턴을 형성하는 단계;
    상기 제2배선층패턴 사이에 노출된 상기 제1평탄화막만을 선택적으로 제거하는 단계; 및
    상기 제1평탄화막이 제거된 공간에 보이드를 발생시키는 조건으로 상기 제2배선층패턴상에 제2평탄화막을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 다층 금속배선의 형성 방법.
  2. 제1항에 있어서,
    상기 제1평탄화막은 습식식각으로 제거하되, 상기 층간절연막, 상기 제1배선간절연막 및 상기 제2배선간절연막은 상기 제1평탄화막의 습식식각에 대해 충분한선택비를 갖는 절연막인 것을 특징으로 하는 다층 금속배선의 형성 방법.
  3. 제1항에 있어서,
    상기 제1 및 제2평탄화막은 SOG막이고, 상기 층간절연막, 상기 제1배선간절연막 및 상기 제2배선간절연막은 실리콘산화막, 실리콘질화막 및 실리콘산화막과 실리콘질화막의 이중막으로 이루어진 그룹 중에서 선택되는 하나인 것을 특징으로 하는 다층 금속배선의 형성 방법.
  4. 제1항에 있어서,
    상기 제2평탄화막을 형성하는 단계는,
    플라즈마화학기상증착법으로 이루어짐을 특징으로 하는 다층 금속배선의 형성 방법.
  5. 제1항에 있어서,
    상기 제1배선층패턴 및 상기 제2배선층패턴을 형성하는 단계는,
    상기 제1배선층패턴과 상기 제2배선층패턴만을 덮는 실리콘질화막을 형성하는 단계를 각각 더 포함함을 특징으로 하는 다층 금속배선의 형성 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100782487B1 (ko) * 2006-08-21 2007-12-05 삼성전자주식회사 보이드 한정 구조체들, 상기 보이드 한정 구조체들을가지는 반도체 장치들 및 그들의 형성방법들
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US8420524B2 (en) 2006-08-21 2013-04-16 Samsung Electronics Co. Ltd. Void boundary structures, semiconductor devices having the void boundary structures and methods of forming the same

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