JP2005116688A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 ガードリングの外周付近における絶縁膜の段差を緩和できるようにした半導体装置及びその製造方法を提供する。
【解決手段】
素子領域を囲むようにＩＣチップ１００の周縁部上に設けられたガードリング１３０と、このガードリング１３０を覆うようにシリコン基板１０１上に設けられた第１〜第５層間絶縁膜１０５、１０７、１１１、１１３、１１７及び、第１、第２パッシベーション膜１１９、１２１とを備え、このガードリング１３０は、シリコン基板１０１上に積層された第１配線層１３１と、第２配線層１３３と、第３配線層１３５とからなるものである。第１配線層１３１の線幅をＬ１とし、第２配線層１３３の線幅をＬ２とし、第３配線層１３５の線幅をＬ３としたとき、Ｌ１、Ｌ２、Ｌ３は、Ｌ１＞Ｌ２＞Ｌ３の関係を満たすように規定されている。
【選択図】 図２

Description

本発明は、半導体装置及びその製造方法に関し、特に、半導体チップの周縁部上にガードリングを有する半導体装置及びその製造方法に関するものである。

従来から、ＩＣチップの内部への水分等の浸入を防止するために、ＩＣチップの周縁部に配線パターンを何層にも積み重ねてガードリングを形成する技術が知られている（例えば、特許文献１、２参照。）。ＩＣチップの内部とは、例えばトランジスタや、キャパシタ、抵抗素子等が形成された素子領域のことである。
図７は、従来例に係るＩＣチップ３００の構成例を示す断面図である。図７に示すように、このＩＣチップ３００は、シリコン基板（ウエーハ）３０１と、ゲート酸化膜３０２と、ＬＯＣＯＳ酸化膜３０３と、第１〜第５層間絶縁膜３０５、３０７、３１１、３１３、３１７と、第１、第２のＳＯＧ膜３０９、３１５と、第１〜第３配線層３３１、３３３、３３５と、第１、第２パッシベーション膜３１９、３２１等から構成されている。なお、ＩＣチップ３００の素子領域は、図７に図示する部分のさらに右側、左側の部分であり、ＩＣチップ３００間にはスクライブラインＳが形成されている。

これらの中で、ガードリング３３０は、第１〜第３の配線層３３１、３３３、３３５によって構成されている。これら第１〜第３配線層３３１、３３３、３３５は平面視での形状がリング形状であり、ＩＣチップ３００の素子領域を囲むようにして、このＩＣチップ３００の周縁部に設けられている。また、これらの第１〜第３配線層３３１、３３３、３３５と、シリコン基板３０１は、コンタクトホールＨ１´、ヴィアホールＨ２´及びヴィアホールＨ３´を介して接続されている。これらのコンタクトホールＨ１、ヴィアホールＨ２も、第１〜第３配線層３３１、３３３、３３５と同様に、ＩＣチップ３００の素子領域を囲むようにして、このＩＣチップ３００の周縁部に設けられている。

図７に示すように、ＩＣチップ３００の素子領域と、スクライブラインＳとの間はガードリング３３０によって隙間無く仕切られている。このような構成により、ウエーハ１のダイシング工程（即ち、スクライブラインＳを切断してＩＣチップを個片化する工程）や、その後の工程で、スクライブラインＳ側からＩＣチップ３００内部への水分等の侵入防止が図られている。
特開平７−２０１８５５号公報 特開平２−７７１３２号公報

ところで、従来例に係るＩＣチップ３００によれば、線幅の略均一な第１〜第３配線層３３１、３３３、３３５を縦方向に積層してガードリング３３０を構成していた。このため、特に、ガードリング３３０の外周付近で第４、第５層間絶縁膜３１３、３１７の平坦性が悪く、この外周付近で第４、第５層間絶縁膜３１３、３１７にストレスが集中してしまうという問題があった。第４、第５層間絶縁膜３１３、３１７にストレスが過剰に集中してしまうと、その膜の強度が弱められてしまう。そして、ウエーハ１のダイシング工程や、バンプ形成工程や、その後の工程で、第４、第５層間絶縁膜３１３、３１７がスクライブラインＳ側から大きくエッチングされてしまうおそれがある。

そこで、この発明はこのような問題を解決したものであって、ガードリングの外周付近における絶縁膜の段差を緩和できるようにした半導体装置及びその製造方法の提供を目的とする。

上記した課題を解決するために、本発明に係る第１の半導体装置は、半導体素子を囲むように半導体チップの周縁部上に設けられたガードリングと、前記ガードリングを覆うように前記半導体チップ上に設けられた複数の層からなる絶縁膜とを備え、前記ガードリングは、前記絶縁膜の一の層上に設けられた一の導電膜と、前記一の導電膜を覆う前記絶縁膜の他の層上に設けられた他の導電膜とを備えるとともに、前記他の導電膜の外周側縁部は前記一の導電膜の外周側縁部よりも前記半導体チップの内側寄りに位置していることを特徴とするものである。

また、本発明に係る第２の半導体装置は、上述した第１の半導体装置において、前記絶縁膜の各層のうち、前記一の導電膜と前記他の導電膜との間に位置する層に、前記半導体素子を囲むように設けられた貫通した溝部を備え、前記貫通した溝部を介して前記一の導電膜と前記他の導電膜とが電気的に接続されていることを特徴とするものである。
本発明に係る第１、第２の半導体装置によれば、一の導電膜の外周側縁部よりもその上方にある他の導電膜の外周側縁部の方が半導体チップの内側寄りに位置している。従って、他の導電膜を覆う絶縁膜のガードリング外周付近における段差を緩和することができる。

本発明に係る第３の半導体装置は、上述した第１、第２の半導体装置において、前記他の導電膜の内周側縁部は前記一の導電膜の内周側縁部よりも前記半導体チップの外側寄りに位置していることを特徴とするものである。
本発明に係る第３の半導体装置によれば、一の導電膜の外周側縁部よりもその上方にある他の導電膜の外周側縁部の方が半導体チップの内側寄りに位置している。従って、他の導電膜を覆う絶縁膜のガードリング内周付近における段差も緩和することができる。

本発明に係る第１の半導体装置の製造方法は、半導体素子を囲むように半導体チップの周縁部上に一の導電膜と他の導電膜とからなるガードリングを形成する方法であって、前記半導体チップ上に絶縁膜の一の層を形成する工程と、前記半導体チップの周縁部上方の前記絶縁膜の一の層上に前記一の導電膜を形成する工程と、前記一の導電膜を覆うように前記絶縁膜の一の層上に当該絶縁膜の他の層を形成する工程と、前記半導体チップの周縁部上方の前記絶縁膜の他の層上に前記他の導電膜を形成する工程とを含み、前記他の導電膜を形成する工程では、前記他の導電膜の外周側縁部を前記一の導電膜の外周側縁部よりも前記半導体チップの内側寄りに形成することを特徴とするものである。

本発明に係る第１の半導体装置の製造方法によれば、他の導電膜を覆う絶縁膜のガードリング外周付近の段差を緩和することができ、この外周付近でこの絶縁膜にかかるストレスを小さくすることができる。
本発明に係る第２の半導体装置の製造方法は、上述した第１の半導体装置の製造方法において、前記絶縁膜の一の層を第一層とし、前記絶縁膜の他の層を第二層としたとき、前記他の導電膜を形成した後で、当該他の導電膜を覆うように前記第二層上に前記絶縁膜の第三層を形成する工程と、前記第三層上にＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）膜を形成する工程と、前記ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）膜をエッチバックして、前記第三層上を平坦化する工程と、を含むことを特徴とするものである。

ここで、ＳＯＧ膜は、プラズマＣＶＤ等によって形成されるシリコン酸化膜（以下で、プラズマ酸化膜という）と比べて、ウエットエッチングやドライエッチングによってエッチングされ易いという性質がある。
本発明に係る第２の半導体装置の製造方法によれば、従来方式と比べて、エッチバック後に、ガードリング外周付近の絶縁膜の他の層上に残されるＳＯＧ膜（以下で、ＳＯＧ溜まりという）を半導体チップの外周側面、即ち、スクライブラインから遠ざけることができ、このＳＯＧ溜まりを小さくすることができる。

従って、このＳＯＧ溜まりの露出面全体を例えば層間絶縁膜やパッシベーション膜等で覆うことができ、ダイシング工程や、その後の工程において、このＳＯＧ溜まりのエッチングを防止することができる。半導体チップの外周側面からガードリングへの水分の到達を防ぐことができる。

以下、図面を参照しながら、本発明の実施形態に係る半導体装置及びその製造方法について説明する。
図１は、本発明の実施形態に係るＩＣチップ１００の構成例を示す平面図である。図１に示すように、ウエーハ１０１上には複数個のＩＣチップ１００が形成されており、これらのＩＣチップ１００はスクライブラインＳを挟んで隣接している。また、これら個々のＩＣチップ１００の周縁部上には、ガードリング１３０がそれぞれ形成されている。このガードリング１３０は、ＩＣチップ１００の内部、即ち、トランジスタや、キャパシタ、抵抗素子等が形成された素子領域１５０を囲んで、当該素子領域１５０への水分等の侵入を防止するものである。このガードリング１３０と、パッド電極１４０以外の素子領域１５０とを覆い、かつ、パッド電極１４０上とスクライブラインＳ上とを露出するようにして、第１のパッシベーション膜と、第２のパッシベーション膜１２１とがＩＣチップ１００上に形成されている。

図２は、ＩＣチップ１００の構成例を示すＡ−Ａ´矢視断面図である。図２に示すように、このＩＣチップ１００は、シリコン基板（ウエーハ）１０１と、ゲート酸化膜１０２と、ＬＯＣＯＳ酸化膜１０３と、第１〜第５層間絶縁膜１０５、１０７、１１１、１１３、１１７と、第１、第２ＳＯＧ膜１０９、１１５と、第１〜第３配線層１３１、１３３、１３５と、第１、第２パッシベーション膜１１９、１２１等から構成されている。図２は、ウエーハ１をダイシングする前のＩＣチップ１００の断面図であり、スクライブラインＳを介して一のＩＣチップ１００と、他のＩＣチップ１００とが隣接している状態を示している。

図２において、第１層間絶縁膜１０５は、例えばＬＯＣＯＳ酸化膜１０３や、ゲート酸化膜１０２、図示しないトランジスタ等を覆うようにして、シリコン基板１０１上に形成されている。この第１層間絶縁膜１０５は、例えばＢＰＳＧ（ｂｏｒｏｎ ｐｈｏｓｐｈｏｒｏｕｓ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）等のシリコン酸化膜である。また、ＩＣチップ１００の周縁部上方の第１層間絶縁膜１０５には、この第１層間絶縁膜１０５の上面からシリコン基板１０１の表面に至るコンタクトホールＨ１が形成されている。このコンタクトホールＨ１は素子領域１５０（図１参照）を囲む溝部であり、その平面視での形状はリング形状である。

さらに、第１配線層１３１は、例えば、このコンタクトホールＨ１を埋め込むようにして、ＩＣチップ１００の周縁部上方の第１層間絶縁膜１０５上に形成されている。この配線層１３１は、素子領域１５０（図１参照）を囲むように平面視でリング形状にパターニングされている。この第１配線層１３１は、例えばアルミ（Ａｌ）又は銅（Ｃｕ）等の金属膜であり、その厚さは例えば５０００［Å］程度である。

また、第２層間絶縁膜１０７は、例えばこの第１配線層１３１を覆うようにして、第１層間絶縁膜１０５上に形成されている。この第２層間絶縁膜１０７は、例えばシリコン酸化膜であり、その膜厚は例えば６０００［Å］程度である。さらに、第３層間絶縁膜１１１は、第１ＳＯＧ膜１０９によってある程度平坦化された第２層間絶縁膜１０７上に形成されている。この第３層間絶縁膜１１１は、例えばシリコン酸化膜であり、その膜厚は例えば５０００［Å］程度である。

また、図２に示すように、ＩＣチップ１００の周縁部上方の第２、第３層間絶縁膜１０７、１１１には、第３層間絶縁膜１１１の上面から第１の配線層１３１の上面に至るヴィアホールＨ２が形成されている。このヴィアホールＨ２は素子領域１５０（図１参照）を囲む溝部であり、その平面視での形状はリング形状である。このヴィアホールＨ２は、上述したコンタクトホールＨ１とは異なる位置に形成されている。例えば、図２に示すように、第１のコンタクトホールＨ１はスクライブラインＳ寄りに形成されているのに対して、第２のヴィアホールＨ２は素子領域寄りに形成されている。このような構成により、第１配線層１３１の平坦な上面が、ヴィアホールＨ２の底面となっている。

第２配線層１３３は、このヴィアホールＨ２を埋め込むようにして、ＩＣチップ１００の周縁部上方の第３層間絶縁膜１１１上に形成されている。この第２配線層１３３は、素子領域１５０（図１参照）を囲むように平面視でリング形状にパターニングされている。この第２配線層１３３は、例えばアルミ（Ａｌ）又は銅（Ｃｕ）等の金属膜であり、その厚さは例えば８０００［Å］程度である。上述したように、ヴィアホールＨ２の底面が第１配線層１３１の平坦な上面となっているので、この第２配線層１３３は第１配線層１３１に密着した状態で形成されている。

第４層間絶縁膜１１３は、この第２配線層１３３を覆うようにして、第３層間絶縁膜１１１上に形成されている。この第４層間絶縁膜１１３は、例えばシリコン酸化膜であり、その膜厚は例えば６０００［Å］程度である。さらに、第５層間絶縁膜１１７は、第２ＳＯＧ膜１１５によってある程度平坦化された第４層間絶縁膜１１３上に形成されている。この第５層間絶縁膜１１７は、例えばシリコン酸化膜である。

第１パッシベーション膜１１９は、この第４層間絶縁膜上に形成されている。この第１パッシベーション膜１１９は、例えばシリコン酸化膜である。さらに、第２パッシベーション膜１２１は、この第１パッシベーション膜１１９上に形成されている。この第２パッシベーション膜１１９は、例えばシリコン窒化膜である。
ところで、このＩＣチップ１００では、素子領域１５０（図１参照）を囲むようにシリコン基板１０１上に積層された第１〜第３配線層１３１、１３３、１３５によってガードリング１３０が構成されている。そして、第１配線層１３１の線幅をＬ１とし、第２配線層１３３の線幅をＬ２とし、第３配線層１３５の線幅をＬ３としたとき、Ｌ１、Ｌ２、Ｌ３は、Ｌ１＞Ｌ２＞Ｌ３の関係を満たすように規定されており、第１〜第３配線層１３１、１３３、１３５は断面視であたかもピラミッド構造を成している。

即ち、第２配線層１３３の外周側縁部は第１配線層１３１の外周側縁部よりもＩＣチップ１００の内側寄りに位置し、第２配線層１３３の内周側縁部は第１配線層１３１の内周側縁部よりもＩＣチップ１００の外側寄りに位置している。また、第３配線層１３５の外周側縁部は第２配線層１３３の外周側縁部よりもＩＣチップ１００の内側寄りに位置し、第３配線層１３５の内周側縁部は第２配線層１３３の内周側縁部よりもＩＣチップ１００の外側寄りに位置している。

このような構成により、従来方式と比べて、第４、第５層間絶縁膜１１３、１１５のガードリング１３０外周付近における段差を緩和することができ、この外周付近で第４、第５層間絶縁膜１１３、１１５にかかるストレスを小さくすることができる。また、従来例と比べて、エッチバック後に、ガードリング１３０の外周付近に残される第２ＳＯＧ膜（以下で、ＳＯＧ溜まりという）１１５をＩＣチップ１００の外周側面、即ち、スクライブラインＳから遠ざけることができ、このＳＯＧ溜まり１１５を小さくすることができる。

図３（Ａ）〜図６は、上述したＩＣチップ１００の製造方法を示す工程図である。図３（Ａ）に示すように、ＩＣチップ１００の周縁部上に第１配線層１３１を形成した後で、図３（Ｂ）に示すように、この第１配線層１３１を覆うように第１層間絶縁膜１０５上に第２層間絶縁膜１０７を形成する。この第２層間絶縁膜１０７は例えばシリコン酸化膜であり、その形成は例えばプラズマＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）により行う。

次に、この第２層間絶縁膜１０７上の全面に第１ＳＯＧ膜１０９を塗布する。この第１ＳＯＧ膜１０９の塗布は、例えばスピンコート法により行う。そして、この第１ＳＯＧ膜１０９をエッチバックして、図３（Ｃ）に示すように、第２層間絶縁膜１０７の段差にのみ第１ＳＯＧ膜１０９を残す。これにより、第２層間絶縁膜１０７上を平坦化する。
次に、図４（Ａ）に示すように、この平坦化された第２層間絶縁膜１０７上の全面に第３層間絶縁膜１１１を形成する。この第３層間絶縁膜１０７は例えばシリコン酸化膜であり、その形成は例えばプラズマＣＶＤにより行う。そして、ＩＣチップ１００の周縁部であって、ＩＣチップ１００の素子領域１５０（図１参照）を囲むコンタクトホールＨ１よりも内側、即ち、素子領域１５０寄りに、第１配線層１３１の上面を底面とするリング形状のヴィアホールＨ２（図４（Ｂ）参照）を形成する。このヴィアホールＨ２の形成は、例えばフォトリソグラフィ技術とエッチング技術を用いて行う。

次に、このヴィアホールＨ２を埋め込むようにして、第３層間絶縁膜１１１上にアルミ又は銅等の金属膜を形成する。この金属膜の形成は、例えばスパッタリング法を用いて行う。そして、この金属膜を平面視でリング形状にパターニングして、図４（Ｂ）に示すように、素子領域を囲む第２配線層１３３を形成する。このパターニング工程では、第２配線層１３３の線幅Ｌ２を第１配線層１３１の線幅Ｌ１よりも小さくし、かつ、第２配線層１３３の外周側縁部を第１配線層１３１の外周側縁部よりもＩＣチップ１００の内側寄りにする。

次に、第２配線層１３３を形成した後で、図５（Ａ）に示すように、この第２配線層１３３を覆うように第３層間絶縁膜１１１上に第４層間絶縁膜１１３を形成する。この第４層間絶縁膜１１３は例えばシリコン酸化膜であり、その形成は例えばプラズマＣＶＤにより行う。次に、この第４層間絶縁膜１１３上の全面に第２ＳＯＧ膜１１５を塗布する。この第２ＳＯＧ膜１１５の塗布は、例えばスピンコート法により行う。そして、この第２ＳＯＧ膜１１５をエッチバックして、第４層間絶縁膜１１３の段差にのみ第２ＳＯＧ膜１１５を残す。これにより、第４層間絶縁膜１１３上を平坦化する。

次に、図５（Ａ）に示すように、この平坦化された第４層間絶縁膜１１３上の全面に第５層間絶縁膜１１７を形成する。この第５層間絶縁膜は例えばシリコン酸化膜であり、その形成は例えばプラズマＣＶＤにより行う。そして、ＩＣチップ１００の周縁部であって、ＩＣチップ１００の素子領域１５０（図１参照）を囲むヴィアホールＨ２よりも外側、即ち、スクライブラインＳ寄りに、第２配線層１３３の上面を底面とするリング形状のヴィアホールＨ３を形成する。このヴィアホールＨ３の形成は、例えばフォトリソグラフィ技術とエッチング技術を用いて行う。

次に、このヴィアホールＨ３を埋め込むようにして、第５層間絶縁膜１１７上にアルミ又は銅等の金属膜を形成する。この金属膜の形成は、例えばスパッタリング法を用いて行う。そして、この金属膜を平面視でリング形状にパターニングして、図５（Ｂ）に示すように、素子領域を囲む第３配線層１３５を形成する。このパターニング工程では、第３配線層１３５の線幅Ｌ３を第２配線層１３３の線幅Ｌ２よりも小さくし、かつ、第３配線層１３５の外周側縁部を第２配線層１３３の外周側縁部よりもＩＣチップ１００の内側寄りにする。これにより、第１〜第３配線層１３１、１３３、１３５からなるピラミッド構造のガードリング１３０を完成させる。

次に、この第３配線層１３５を覆うように第５層間絶縁膜１１７上に第１パッシベーション膜１１９を形成する。この第１パッシベーション膜１１９は例えばシリコン酸化膜であり、その形成は例えばプラズマＣＶＤにより行う。さらに、この第１パッシベーション膜１１９上に第２パッシベーション膜を形成する。この第２パッシベーション膜は、例えばシリコン窒化膜であり、その形成は例えばプラズマＣＶＤにより行う。その後、スクライブラインＳ上とパッド電極１４０（図１参照）上とから第１、第２パッシベーション膜をエッチングして除去する。これにより、図２に示したＩＣチップ１００を完成させる。

このように、本発明に係るＩＣチップ１００の製造方法によれば、ガードリング１３０をピラミッド構造に形成するので、第４、第５層間絶縁膜１１３、１１７のガードリング１３０外周付近や内周付近における段差を緩和することができ、この外周付近や内周付近で、第４、第５層間絶縁膜１１３、１１７にかかるストレスを小さくすることができる。
また、従来例と比べて、ガードリング１３０の外周付近でＳＯＧ溜まり１１５をＩＣチップ１００の外周側面、即ち、スクライブラインＳから遠ざけることができ、このＳＯＧ溜まり１１５を小さくすることができる。

これにより、このＳＯＧ溜まり１１５の露出面全体を例えば第５層間絶縁膜１１７や第１パッシベーション膜１１９等で覆うことができ、ダイシング工程や、その後の工程において、このＳＯＧ溜まり１１５のエッチングを防止することができる。それゆえ、ＩＣチップ１００の外周側面からガードリング１３０への水分の到達を防ぐことができる。
この実施形態では、素子領域１５０が本発明の半導体素子に対応し、シリコン基板１０１が本発明の半導体チップに対応している。また、第１層間絶縁膜１０５が本発明の絶縁膜の一の層（第一層）に対応し、第３層間絶縁膜１１１が本発明の絶縁膜の他の層（第二層）に対応し、第４層間絶縁膜１１３が本発明の絶縁膜の第三層に対応している。さらに、第１配線層１３１が本発明の一の導電膜に対応し、第２配線層が本発明の他の導電膜に対応している。また、ヴィアホールＨ２が本発明の貫通した溝部に対応し、ＩＣチップ１００が本発明の半導体装置に対応している。

なお、この実施形態では、第１〜第３配線層１３１、１３３、１３５からなるガードリング１３０をピラミッド構造にする場合について説明したが、本発明のガードリングはピラミッド構造に限られるものではない。
図６は本発明の他の実施形態に係るＩＣチップ２００の構成例を示す断面図である。図６において、図２と同一の部分には同一符号を付し、その詳細説明は省略する。

図６において、このＩＣチップ２００では、素子領域１５０（図１参照）を囲むようにシリコン基板１０１上に積層された第１〜第３配線層１３１、１３３、１３５´によってガードリング１３０´が構成されている。そして、第１配線層１３１の線幅をＬ１とし、第２配線層１３３の線幅をＬ２とし、第３配線層１３５´の線幅をＬ３´としたとき、Ｌ１＞Ｌ２≧Ｌ３である。即ち、第３配線層１３５´の外周側縁部は第２配線層１３３の外周側縁部よりもＩＣチップ１００の内側寄りに位置している。また、この第３配線層１３５´の内周側縁部は、第２配線層１３３´の内周側縁部よりもＩＣチップ１００の内側寄りに位置していても良い。

このような構成によれば、第４、第５層間絶縁膜１１３、１１７のガードリング１３０外周付近における段差を緩和することができ、この外周付近で第４、第５層間絶縁膜１１３、１１７にかかるストレスを小さくすることができる。また、従来例と比べて、ガードリング１３０の外周付近でＳＯＧ溜まり１１５をＩＣチップ１００の外周側面、即ち、スクライブラインＳから遠ざけることができ、このＳＯＧ溜まり１１５を小さくすることができる。

それゆえ、上述のＩＣチップ１００と同様に、ダイシング工程や、その後の工程において、このＳＯＧ溜まり１１５のエッチングを防止することができ、ＩＣチップ１００の外周側面からガードリング１３０への水分の到達を防ぐことができる。

実施形態に係るＩＣチップ１００の構成例を示す平面図。 ＩＣチップ１００の構成例を示すＡ−Ａ´矢視断面図。 ＩＣチップ１００の製造方法（その１）を示す工程図。 ＩＣチップ１００の製造方法（その２）を示す工程図。 ＩＣチップ１００の製造方法（その３）を示す工程図。 他の実施形態に係るＩＣチップ２００の構成例を示す断面図。 従来例に係るＩＣチップ３００の構成例を示す断面図。

符号の説明

１０１ シリコン基板（ウエーハ）１０１、１０２ ゲート酸化膜、１０３ ＬＯＣＯＳ酸化膜、１０５ 第１層間絶縁膜１０５、１０７ 第２層間絶縁膜、１１１ 第３層間絶縁膜、１１３ 第４層間絶縁膜、１１７ 第５層間絶縁膜、１０９ 第１ＳＯＧ膜、１１５ 第２ＳＯＧ膜、１３０、１３０´ ガードリング、１３１ 第１配線層、１３３ 第２配線層、１３５、１３５´ 第３配線層、１１９ 第１パッシベーション膜、１２１ 第２パッシベーション膜、１４０ パッド電極、１５０ 素子領域、Ｈ１ コンタクトホール、Ｈ２、Ｈ３ ヴィアホール、Ｓ スクライブライン １００、２００ ＩＣチップ

Claims (5)

1. 半導体素子を囲むように半導体チップの周縁部上に設けられたガードリングと、
   前記ガードリングを覆うように前記半導体チップ上に設けられた複数の層からなる絶縁膜とを備え、
   前記ガードリングは、
   前記絶縁膜の一の層上に設けられた一の導電膜と、
   前記一の導電膜を覆う前記絶縁膜の他の層上に設けられた他の導電膜とを備えるとともに、
   前記他の導電膜の外周側縁部は前記一の導電膜の外周側縁部よりも前記半導体チップの内側寄りに位置していることを特徴とする半導体装置。
2. 前記絶縁膜の各層のうち、前記一の導電膜と前記他の導電膜との間に位置する層に、前記半導体素子を囲むように設けられた貫通した溝部を備え、
   前記貫通した溝部を介して前記一の導電膜と前記他の導電膜とが電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
3. 前記他の導電膜の内周側縁部は前記一の導電膜の内周側縁部よりも前記半導体チップの外側寄りに位置していることを特徴とする請求項１又は請求項２に記載の半導体装置。
4. 半導体素子を囲むように半導体チップの周縁部上に一の導電膜と他の導電膜とからなるガードリングを形成する方法であって、
   前記半導体チップ上に絶縁膜の一の層を形成する工程と、
   前記半導体チップの周縁部上方の前記絶縁膜の一の層上に前記一の導電膜を形成する工程と、
   前記一の導電膜を覆うように前記絶縁膜の一の層上に当該絶縁膜の他の層を形成する工程と、
   前記半導体チップの周縁部上方の前記絶縁膜の他の層上に前記他の導電膜を形成する工程とを含み、
   前記他の導電膜を形成する工程では、
   前記他の導電膜の外周側縁部を前記一の導電膜の外周側縁部よりも前記半導体チップの内側寄りに形成することを特徴とする半導体装置の製造方法。
5. 前記絶縁膜の一の層を第一層とし、前記絶縁膜の他の層を第二層としたとき、
   前記他の導電膜を形成した後で、当該他の導電膜を覆うように前記第二層上に前記絶縁膜の第三層を形成する工程と、
   前記第三層上にＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）膜を形成する工程と、
   前記ＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）膜をエッチバックして、前記第三層上を平坦化する工程と、を含むことを特徴とする請求項４に記載の半導体装置の製造方法。

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