TWI487092B

TWI487092B - 半導體結構及其製造方法

Info

Publication number: TWI487092B
Application number: TW100105314A
Authority: TW
Inventors: Shih Hung Chen; Hang Ting Lue; Yi Hsuan Hsiao
Original assignee: Macronix Int Co Ltd
Priority date: 2011-02-17
Filing date: 2011-02-17
Publication date: 2015-06-01
Also published as: TW201236140A

Description

半導體結構及其製造方法

本發明係有關於半導體結構及其製造方法，特別係有關於記憶裝置及其製造方法。

記憶裝置係使用於許多產品之中，例如MP3播放器、數位相機、電腦檔案等等之儲存元件中。隨著應用的增加，對於記憶裝置的需求也趨向較小的尺寸、較大的記憶容量。因應這種需求，係需要製造高元件密度的記憶裝置。

設計者們開發一種提高記憶裝置密度的方法係使用三維堆疊記憶裝置，藉以達成更高的記憶容量，同時降低每一位元之成本。然而，目前此種記憶裝置的記憶單元尺寸的微縮極限仍大於50nm，很難有重大的突破。

本發明係有關於一種半導體結構及其製造方法。半導體結構具有非常小的微縮尺寸。

提供一種半導體結構。半導體結構包括基底、第一堆疊結構、第二堆疊結構、介電元件與導電線。第一堆疊結構與第二堆疊結構配置於基底上。第一堆疊結構與第二堆疊結構的各個係包括交錯堆疊的導電條紋與絕緣條紋。導電條紋係藉由絕緣條紋分開。介電元件配置於第一堆疊結構與第二堆疊結構上且包括第二介電部分。第一堆疊結構與第二堆疊結構係僅藉由第二介電部分互相隔開。導電線係配置於第一堆疊結構與第二堆疊結構之遠離第二介電部分的堆疊側壁上。介電元件係介於導電線與第一堆疊結構之間且介於導電線與第二堆疊結構之間。

提供一種半導體結構的製造方法。方法包括以下步驟。於基底上形成第一堆疊結構與第二堆疊結構。第一堆疊結構與第二堆疊結構的各個係包括交錯堆疊的導電條紋與絕緣條紋。導電條紋係藉由絕緣條紋分開。形成介電元件。介電元件包括第二介電部分。第一堆疊結構與第二堆疊結構係僅藉由第二介電部分互相隔開。

下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

第1圖繪示一實施例的半導體結構的立體圖。第2圖為第1圖之半導體結構沿AA線所繪製出的剖面圖。於實施例中，半導體結構係三維垂直閘極記憶裝置(3D vertical gate memory device)，例如包括反及閘(NAND)型快閃記憶體或反熔絲記憶體等等。

請參照第1圖，半導體結構包括基底2。第一堆疊結構4、第二堆疊結構6、第三堆疊結構8與第四堆疊結構10係配置於基底2上。第一堆疊結構4、第二堆疊結構6、第三堆疊結構8與第四堆疊結構10的各個係包括交錯堆疊的導電條紋12與絕緣條紋14。導電條紋12係藉由絕緣條紋14互相分開。絕緣條紋14可包括氧化物例如氧化矽。導電條紋12可包括金屬或半導體材料例如P-型多晶矽。於一實施例中，不同層次的導電條紋12係分別作為不同記憶平面的位元線(BL)。

第一堆疊結構4與第二堆疊結構6之間係具有第一間隙16。第二堆疊結構6與第三堆疊結構8之間係具有第二間隙18。第三堆疊結構8與第四堆疊結構10之間係具有第三間隙20。第一堆疊結構4包括相對的第一堆疊側壁22與第二堆疊側壁24。第二堆疊結構6包括相對的第三堆疊側壁26與第四堆疊側壁28。第三堆疊結構8包括相對的第五堆疊側壁30與第六堆疊側壁32。第四堆疊結構10包括相對的第七堆疊側壁34與第八堆疊側壁36。第一堆疊側壁22與第四堆疊側壁28係遠離第一間隙16。第二堆疊側壁24與第三堆疊側壁26係鄰近第一間隙16。第四堆疊側壁28與第五堆疊側壁30係鄰近第二間隙18。第三堆疊側壁26與第六堆疊側壁32係遠離第二間隙18。第六堆疊側壁32與第七堆疊側壁34係鄰近第三間隙20。第五堆疊側壁30與第八堆疊側壁36係遠離第三間隙20。

請參照第1圖，介電元件38可配置於第一堆疊結構4、第二堆疊結構6、第三堆疊結構8與第四堆疊結構10上。介電元件38包括例如第一介電部分40、第二介電部分42、第三介電部分44、第四介電部分46、第五介電部分48、第六介電部分50、第七介電部分52與第八介電部分54。第一介電部分40係配置於第一堆疊側壁22上。第二介電部分42係配置於第一間隙16中。第三介電部分44係配置於第四堆疊側壁28上。第四介電部分46係配置於第五堆疊側壁30上。第五介電部分48係配置於第三間隙 20中。第六介電部分50係配置於第八堆疊側壁36上。第七介電部分52係配置在第一堆疊結構4與第二堆疊結構6的上表面上。第八介電部分54係配置在第三堆疊結構8與第四堆疊結構10的上表面上。

請參照第1圖，導電線56係配置於介電元件38上。舉例來說，導電線56係配置於第二間隙18中且介於第三介電部分44與第四介電部分46之間。第一介電部分40係介於第一堆疊結構4與導電線56之間。第三介電部分44係介於第二堆疊結構6與導電線56之間。第四介電部分46係介於第三堆疊結構8與導電線56之間。第六介電部分50係介於第四堆疊結構10與導電線56之間。於一實施例中，導電線56係用作字元線(WL)。導電線56可包括金屬或半導體材料例如P+型多晶矽。再者，請參照第1圖，第一堆疊結構4與第二堆疊結構6係僅藉由第二介電部分42互相隔開。第三堆疊結構8與第四堆疊結構10係僅藉由第五介電部分48互相隔開。由於記憶單元具有不對稱的結構，因此記憶單元(X方向)的尺寸能進一步地縮減。請參照第2圖，舉例來說，不對稱垂直閘極的(X方向)半間距(half pitch))E可微縮至約18nm以下。因此半導體結構係具有非常高的元件密度。

於一實施例中，舉例來說，第一堆疊結構4之第二堆疊側壁24與第二堆疊結構6之第三堆疊側壁26之間的距離F約為15nm。第一堆疊結構4之導電條紋12的厚度G約為10nm。第一堆疊結構4之第一堆疊側壁22上的第一介電部分40的厚度K約為15nm。第一介電部分40上的導電線56的厚度M約為10nm。於其他實施例中，舉例來說，第二堆疊側壁24與第三堆疊側壁26之間的距離F可小於第四堆疊側壁28與第五堆疊側壁30之間的距離N。距離F可小於第三介電部分44之厚度Q的兩倍(亦即F<2*Q)。距離F可大於厚度Q的二分之一倍(亦即F>Q/2)。距離F可小於或等於30nm。距離N可大於或等於30nm。厚度Q可大於12nm。於一些實施例中，距離F為16nm。距離N為24nm。厚度Q為14nm。於一實施例中，三維垂直閘極記憶裝置的汲極側係具有二極體的設計，源極側係具有每個層的堆疊層。於其他實施例中，係源極側係具有二極體的設計，汲極側係具有每個層的堆疊層。

請參照第1圖，介電元件38可具有單一介電材料。換句話說，第一介電部分40、第二介電部分42、第三介電部分44、第四介電部分46、第五介電部分48、第六介電部分50、第七介電部分52與第八介電部分54的各個係具有單一介電材料。於一實施例中，介電元件38係用作反熔絲記憶層且係由反熔絲材料所構成，舉例來說，可包括氧化物例如氧化矽、或氮化物例如氮化矽。

第3圖繪示另一實施例的半導體結構。第3圖之半導體結構與第1圖之半導體結構的不同處在於，在介電元件138中，第二介電部分142與第五介電部分148具有單一介電材料，包括氧化物例如氧化矽；而第一介電部分140、第三介電部分144、第四介電部分146、第六介電部分150、第七介電部分152與第八介電部分154的各個係具有由多數個不同介電材料(包括例如氧化物例如氧化矽、或氮化物例如氮化矽)的例如介電層135、137、139所構成的多層結構。於一實施例中，介電層135與139係具有氧化矽，介電層137係具有氮化矽，介電層135、137與139係構成一ONO的多層結構。舉例來說，介電層135的厚度可為5nm-10nm。介電層137的厚度可為5nm-10nm。介電層139的厚度可為5nm-12nm。。於一實施例中，介電層137係用作電荷儲存層。

第4圖繪示一實施例的半導體結構。第4圖之半導體結構與第3圖之半導體結構的不同處在於，在介電元件538中，第一介電部分540、第三介電部分544、第四介電部分546、第六介電部分550、第七介電部分552與第八介電部分554的各個係具有ONONO結構，其中介電層521、525與529可為氧化矽，介電層523與527可為氮化矽。此外，介電層521、523、525的厚度係小於介電層527、529。舉例來說，介電層521、523、525的厚度可分別為1nm-3nm。介電層527的厚度可為5nm-10nm。介電層529的厚度可為5nm-12nm。於一實施例中，介電層521、523與525係用作電洞穿隧結構。介電層527係用作電荷儲存層。介電層523係用作穿隧介電層。

請參照第4圖，舉例來說，第一堆疊結構504與第二堆疊結構506之(作為位元線的)導電條紋512之間的距離(於此例中可視為第二介電部分542的厚度)係至少要等於第三介電部分544或第七介電部分552(具有ONONO結構)的厚度，以避免鄰近的導電條紋512之間具有太高的耦合電容。

第5圖繪示一實施例的半導體結構。第5圖之半導體結構與第1圖之半導體結構的不同處在於，介電元件238係由多數個不同的介電材料所構成。舉例來說，第一介電部分240、第三介電部分244、第四介電部分246、第六介電部分250、第七介電部分252與第八介電部分254的各個係為介電層235、237、239所構成的多層結構。於一實施例中，介電層235與239係具有氧化矽，介電層237係具有氮化矽，介電層235、237與239係構成一ONO的多層結構。第二介電部分242與第五介電部分248也係由介電層235、237與239所包含之不同的介電材料所構成。

第6圖至第12圖繪示一實施例中半導體結構的製造方法。請參照第6圖，於基底402上交錯地堆疊導電層403與絕緣層405。導電層403係藉由絕緣層405互相分開。導電層403係絕緣於基底402。基底402可包括氧化物例如氧化矽。基底402也可包括矽基底，並藉由一介電層(未顯示)絕緣於導電層403。

請參照第7圖，於堆疊的導電層403與絕緣層405上形成圖案化的罩幕層407。移除導電層403與絕緣層405未被罩幕層407遮蔽的部分，以形成如第8圖所示的第一堆疊結構404、第二堆疊結構406、第三堆疊結構408與第四堆疊結構410。第一堆疊結構404、第二堆疊結構406、第三堆疊結構408與第四堆疊結構410的各個係包括交錯堆疊的導電條紋412與絕緣條紋414。

請參照第9圖，於第一堆疊結構404、第二堆疊結構 406、第三堆疊結構408與第四堆疊結構410上形成介電元件438。請參照第10圖，於介電元件438上形成導電材料439。接觸材料441可形成於導電材料439上。於一實施例中，導電材料439包括例如P+型多晶矽，接觸材料441包括金屬矽化物例如矽化鎢。請參照第11圖，於接觸材料441上形成圖案化的罩幕層443。移除導電材料439與接觸材料441未被罩幕層443遮蔽的部分以形成如第12圖所示的導電線456與接觸結構458。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

2、402‧‧‧基底

4、404、504‧‧‧第一堆疊結構

6、406、506‧‧‧第二堆疊結構

8、408‧‧‧第三堆疊結構

10、410‧‧‧第四堆疊結構

12、412、512‧‧‧導電條紋

14、414‧‧‧絕緣條紋

16‧‧‧第一間隙

18‧‧‧第二間隙

20‧‧‧第三間隙

22‧‧‧第一堆疊側壁

24‧‧‧第二堆疊側壁

26‧‧‧第三堆疊側壁

28‧‧‧第四堆疊側壁

30‧‧‧第五堆疊側壁

32‧‧‧第六堆疊側壁

34‧‧‧第七堆疊側壁

36‧‧‧第八堆疊側壁

38、138、238、438、538‧‧‧介電元件

40、140、240、540‧‧‧第一介電部分

42、142、242、542‧‧‧第二介電部分

44、144、244、544‧‧‧第三介電部分

46、146、246、546‧‧‧第四介電部分

48、148、248‧‧‧第五介電部分

50、150、250、550‧‧‧第六介電部分

52、152、252、552‧‧‧第七介電部分

54、154、254、554‧‧‧第八介電部分

56、456‧‧‧導電線

135、137、139、235、237、239、521、523、525、527、529‧‧‧介電層

403‧‧‧導電層

405‧‧‧絕緣層

407、443‧‧‧罩幕層

439‧‧‧導電材料

441‧‧‧接觸材料

458‧‧‧接觸結構

E‧‧‧半間距

F、N‧‧‧距離

G、K、M、Q‧‧‧厚度

第1圖繪示一實施例的半導體結構的立體圖。

第2圖為第1圖之半導體結構沿AA線所繪製出的剖面圖。

第3圖繪示一實施例的半導體結構。

第4圖繪示一實施例的半導體結構。

第5圖繪示一實施例的半導體結構。

第6圖至第12圖繪示一實施例中半導體結構的製造方法。

2‧‧‧基底

4‧‧‧第一堆疊結構

6‧‧‧第二堆疊結構

8‧‧‧第三堆疊結構

10‧‧‧第四堆疊結構

12‧‧‧導電條紋

14‧‧‧絕緣條紋

16‧‧‧第一間隙

18‧‧‧第二間隙

20‧‧‧第三間隙

22‧‧‧第一堆疊側壁

24‧‧‧第二堆疊側壁

26‧‧‧第三堆疊側壁

28‧‧‧第四堆疊側壁

30‧‧‧第五堆疊側壁

32‧‧‧第六堆疊側壁

34‧‧‧第七堆疊側壁

36‧‧‧第八堆疊側壁

38‧‧‧介電元件

40‧‧‧第一介電部分

42‧‧‧第二介電部分

44‧‧‧第三介電部分

46‧‧‧第四介電部分

48‧‧‧第五介電部分

50‧‧‧第六介電部分

52‧‧‧第七介電部分

54‧‧‧第八介電部分

56‧‧‧導電線

Claims

一種半導體結構，包括：一基底；一第一堆疊結構與一第二堆疊結構，配置於該基底上，其中該第一堆疊結構與該第二堆疊結構的各個係包括交錯堆疊的導電條紋與絕緣條紋，該導電條紋係藉由該絕緣條紋分開；一介電元件，配置於該第一堆疊結構與該第二堆疊結構上且包括一第二介電部分，其中該第一堆疊結構與該第二堆疊結構係僅藉由該第二介電部分互相隔開，該介電元件之下表面位於該基底之上表面的下方；以及一導電線，配置於該第一堆疊結構與該第二堆疊結構之遠離該第二介電部分的堆疊側壁上，其中該介電元件係介於該導電線與該第一堆疊結構之間且介於該導電線與該第二堆疊結構之間。
如申請專利範圍第1項所述之半導體結構，其中該導電線係用作字元線，該第一堆疊結構與該第二堆疊結構的該導電條紋係用作位元線。
如申請專利範圍第1項所述之半導體結構，其中，該第一堆疊結構與該第二堆疊結構之間具有一第一間隙，該第一堆疊結構包括相對的一第一堆疊側壁與一第二堆疊側壁，該第二堆疊結構包括相對的一第三堆疊側壁與一第四堆疊側壁，該第一堆疊側壁與該第四堆疊側壁係遠離該第一間隙，該第二堆疊側壁與該第三堆疊側壁係鄰近該第一間隙，該介電元件更包括：一第一介電部分，配置於該第一堆疊側壁上；以及一第三介電部分，配置於該第四堆疊側壁上，其中該第二介電部分係配置於該第一間隙中。
如申請專利範圍第3項所述之半導體結構，其中該第一介電部分、該第二介電部分與該第三介電部分的各個係具有單一介電材料。
如申請專利範圍第3項所述之半導體結構，其中該第二介電部分具有單一介電材料，該第一介電部分與該第三介電部分的各個係具有由多數個不同的介電材料所構成的多層結構。
如申請專利範圍第3項所述之半導體結構，其中該第二介電部分係由多數個不同的介電材料所構成，該第一介電部分與該第三介電部分的各個係具有由該些不同的介電材料所構成的多層結構。
如申請專利範圍第3項所述之半導體結構，其中該第一介電部分係介於該第一堆疊結構與該導電線之間，該第三介電部分係介於該第二堆疊結構與該導電線之間。
如申請專利範圍第7項所述之半導體結構，其中該導電線係用作字元線，該第一堆疊結構與該第二堆疊結構的該導電條紋係用作位元線。
如申請專利範圍第3項所述之半導體結構，更包括一第三堆疊結構，其中，該第二堆疊結構與該第三堆疊結構之間具有一第二間隙，該第三堆疊結構包括相對的一第五堆疊側壁與一第六堆疊側壁，該第四堆疊側壁與該第五堆疊側壁係鄰近該第二間隙，該第三堆疊側壁與該第六堆疊側壁係遠離該第二間隙，該介電元件更包括一第四介電部分，該第四介電部分係配置於該第五堆疊側壁上，該導電線係配置於該第二間隙中且介於該第三介電部分與該第四介電部分之間。
如申請專利範圍第9項所述之半導體結構，更包括一第四堆疊結構，其中，該第三堆疊結構與該第四堆疊結構之間具有一第三間隙，該第四堆疊結構包括相對的一第七堆疊側壁與一第八堆疊側壁，該第六堆疊側壁與第七堆疊側壁係鄰近該第三間隙，該第五堆疊側壁與該第八堆疊側壁係遠離該第三間隙，該介電元件更包括一第五介電部分與一第六介電部分，該第五介電部分係配置於該第三間隙中，該第六介電部分係配置於該第八堆疊側壁上。
如申請專利範圍第10項所述之半導體結構，其中該第六介電部分係介於該第四堆疊結構與該導電線之間。
如申請專利範圍第10項所述之半導體結構，其中該第一介電部分、該第二介電部分、該第三介電部分、該第四介電部分、該第五介電部分與該第六介電部分具有單一介電材料。
如申請專利範圍第10項所述之半導體結構，其中該第二介電部分與該第五介電部分的各個係具有單一介電材料，該第一介電部分、該第三介電部分、該第四介電部分與該第六介電部分的各個係具有由多數個不同的介電材料所構成的多層結構。
如申請專利範圍第10項所述之半導體結構，其中該第二介電部分與該第五介電部分的各個係由多數個不同的介電材料所構成，該第一介電部分、該第三介電部分、該第四介電部分與該第六介電部分的各個係具有由該些不同的介電材料所構成的多層結構。
如申請專利範圍第1項所述之半導體結構，其中該介電元件包括氧化物或氮化物。
一種半導體結構的製造方法，包括：於一基底上形成一第一堆疊結構與一第二堆疊結構，其中該第一堆疊結構與該第二堆疊結構的各個係包括交錯堆疊的導電條紋與絕緣條紋，該導電條紋係藉由該絕緣條紋分開；以及形成一介電元件於該第一堆疊結構與該第二堆疊結構上，其中該介電元件包括一第二介電部分，該第一堆疊結構與該第二堆疊結構係僅藉由該第二介電部分互相隔開，該介電元件之下表面位於該基底之上表面的下方。
如申請專利範圍第16項所述之半導體結構的製造方法，更包括形成一導電線於該第一堆疊結構與該第二堆疊結構之遠離該第二介電部分的堆疊側壁上，其中該介電元件係介於該導電線與該第一堆疊結構之間且介於該導電線與該第二堆疊結構之間。
如申請專利範圍第16項所述之半導體結構的製造方法，其中，該第一堆疊結構與該第二堆疊結構之間具有一第一間隙，該第一堆疊結構包括相對的一第一堆疊側壁與一第二堆疊側壁，該第二堆疊結構包括相對的一第三堆疊側壁與一第四堆疊側壁，該第一堆疊側壁與該第四堆疊側壁係遠離該第一間隙，該第二堆疊側壁與該第三堆疊側壁係鄰近該第一間隙，該介電元件更包括：一第一介電部分，配置於該第一堆疊側壁上；以及一第三介電部分，配置於該第四堆疊側壁上，其中該第二介電部分係配置於該第一間隙中。
如申請專利範圍第18項所述之半導體結構的製造方法，更包括形成一導電線，其中該第一介電部分係介於該第一堆疊結構與該導電線之間，該第三介電部分係介於該第二堆疊結構與該導電線之間。
如申請專利範圍第18項所述之半導體結構的製造方法，更包括：形成一第三堆疊結構；以及形成一導電線，其中，該第二堆疊結構與該第三堆疊結構之間具有一第二間隙，該第三堆疊結構包括相對的一第五堆疊側壁與一第六堆疊側壁，該第四堆疊側壁與該第五堆疊側壁係鄰近該第二間隙，該第三堆疊側壁與該第六堆疊側壁係遠離該第二間隙，該介電元件更包括一第四介電部分，該第四介電部分係配置於該第五堆疊側壁上，該導電線係配置於該第二間隙中且介於該第三介電部分與該第四介電部分之間。
如申請專利範圍第20項所述之半導體結構的製造方法，更包括形成一第四堆疊結構，其中，該第三堆疊結構與該第四堆疊結構之間係具有一第三間隙，該第四堆疊結構包括相對的一第七堆疊側壁與一第八堆疊側壁，該第六堆疊側壁與第七堆疊側壁係鄰近該第三間隙，該第五堆疊側壁與該第八堆疊側壁係遠離該第三間隙，該介電元件更包括一第五介電部分與一第六介電部分，該第五介電部分係配置於該第三間隙中，該第六介電部分係配置於該第八堆疊側壁上。
如申請專利範圍第21項所述之半導體結構的製造方法，其中該第六介電部分係介於該第四堆疊結構與該導電線之間。