TWI509664B - 半導體裝置及其製造方法 - Google Patents

Description

半導體裝置及其製造方法

本揭露內容是有關於一種半導體裝置及其製造方法，且特別是有關於一種具有摻雜區域之半導體裝置及其製造方法。

隨著半導體技術的發展，各式半導體元件不斷推陳出新。舉例來說，記憶體、電晶體、二極體等元件已廣泛使用於各式電子裝置中。

針對半導體元件中的摻雜區域，傳統的方式係經由佈植(implantation)製程製作。然而，當摻雜的深度越深時，摻雜區域分佈就越大，單位體積的摻雜濃度就會越淡。此外，當摻雜區域擴散，摻雜區域分佈就越大時，界定摻雜區域的準確度就會下降，而影響到整體製程的準確度。再者，為了達到預定的摻雜濃度，深度越深的區域可能必須進行較多次的佈植步驟，且不同深度的區域採用的佈植濃度也必須不同，製造成本因此大幅提高。因此，在半導體技術的發展中，研究人員不斷的嘗試並進行改善。

本揭露內容係有關於一種半導體裝置及其製造方法。實施例中，在不同的製程步驟中製作各個摻雜區域，可以準確地控制半導體裝置中各個摻雜區域的範圍及摻雜濃度，不僅可以達到良好的裝置尺寸微縮，同時尚可以大幅節省製造成本，避免佈植步驟對於半導體裝置可能造成的損害。

根據本揭露內容之一實施例，係提出一種半導體裝置。半導體裝置包括一基板以及一堆疊結構。堆疊結構垂直形成於基板上。堆疊結構包括複數個導電層及複數個絕緣層，導電層與絕緣層係交錯設置(interlaced)。其中導電層之至少其中之一具有一第一摻雜段及一第二摻雜段，第一摻雜段具有一第一摻雜特性(doping property)，第二摻雜段具有一第二摻雜特性，第一摻雜特性和第二摻雜特性係為不同，第一摻雜段和第二摻雜段之鄰接面具有一晶面(grain boundary)。

根據本揭露內容之另一實施例，係提出一種半導體裝置的製造方法。半導體裝置的製造方法包括以下步驟。提供一基板；以及垂直形成一堆疊結構於基板上，包括：形成複數個導電層於基板上，包括形成複數個第一摻雜段及複數個第二摻雜段，第一摻雜段具有一第一摻雜特性，第二摻雜段具有一第二摻雜特性，第一摻雜特性和第二摻雜特性係為不同，第一摻雜段和第二摻雜段之鄰接面具有一晶面；及形成複數個絕緣層於基板上，導電層與絕緣層係交錯設置。

為了對本發明之上述及其他方面有更佳的瞭解，下 文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

100、200、300、500‧‧‧半導體裝置

110‧‧‧基板

120、320、420‧‧‧堆疊結構

121、321、340、421‧‧‧導電層

121a、321a、421a‧‧‧第一摻雜段

121b、321b、421b‧‧‧第二摻雜段

121g‧‧‧鄰接面

123、423‧‧‧絕緣層

221、621‧‧‧第一摻雜層

222‧‧‧第二摻雜層

350‧‧‧閘極結構

360‧‧‧電荷捕捉層

370、371、371’、372、372’、373、373’、374‧‧‧超薄通道

402、403、404、405、412、413、414、415‧‧‧半導體條紋

409、419‧‧‧串選擇線閘極結構

420’‧‧‧堆疊條

423a、429a‧‧‧頂表面

425-N~425-1‧‧‧字元線

426、427‧‧‧閘極選擇線

428‧‧‧底氧化層

429‧‧‧氧化層

480‧‧‧條狀導電結構

600‧‧‧記憶體陣列

3B-3B’、4B-4B’、5B-5B’、6B-6B’、7B-7B’、8B-8B’、9B-9B’、10B-10B’、11B-11B’、11C-11C’、12B-12B’、12C-12C’‧‧‧剖面線

A、B‧‧‧區域

D1、D2‧‧‧延伸方向

Lg、R‧‧‧長度

PR1、PR2‧‧‧圖案化光阻

T1、T2、T3‧‧‧凹槽

第1圖繪示本揭露內容之一實施例之半導體裝置之立體示意圖。

第2A圖~第2F圖繪示依照本發明之一實施例之一種半導體裝置之製造方法示意圖。

第3A圖繪示依照本揭露內容之另一實施例之半導體裝置之俯視示意圖。

第3B圖繪示沿第3A圖之剖面線3B-3B’之剖面示意圖。

第4A圖~第12C圖繪示依照本發明之再一實施例之一種半導體裝置之製造方法示意圖。

第13圖繪示一三維垂直閘極記憶體陣列(3D vertical gate memory array)之立體示意圖。

在此揭露內容之實施例中，係提出一種半導體裝置及其製造方法。實施例中，在不同的製程步驟中製作各個摻雜區域，可以準確地控制半導體裝置中各個摻雜區域的範圍及摻雜濃度，不僅可以達到良好的裝置尺寸微縮，同時尚可以大幅節省製造成本，避免佈植步驟對於半導體裝置可能造成的損害。然而，實施例僅用以作為範例說明，並不會限縮本發明欲保護之範圍。此外，實施例中之圖式係省略部份要之元件，以清楚顯示本發明 之技術特點。

請參照第1圖，其繪示本揭露內容之一實施例之半導體裝置100之立體示意圖。半導體裝置100包括基板110以及堆疊結構120，堆疊結構120垂直形成於基板110上。堆疊結構120包括複數個導電層121及複數個絕緣層123，導電層121與絕緣層123係交錯設置(interlaced)。導電層121之至少其中之一具有第一摻雜段121a及第二摻雜段121b，第一摻雜段121a具有第一摻雜特性(doping property)，第二摻雜段121b具有第二摻雜特性，第一摻雜特性和第二摻雜特性係為不同，第一摻雜段121a和第二摻雜段121b之鄰接面121g具有一晶面(grain boundary)。

實施例中，如第1圖所示，所有導電層121均具有鄰接的第一摻雜段121a及第二摻雜段121b，然實際應用時，亦可視應用狀況作適當選擇，例如僅部分導電層121具有鄰接的第一摻雜段121a及第二摻雜段121b，並不以第1圖所示的實施態樣為限。

一實施例中，導電層121的材質可包括多晶矽。其他實施例中，導電層121的材質亦可包括三五族化合物(III-V compound)、二六族化合物(II-VI compound)或金屬氧化物。舉例來說，三五族化合物例如是砷化鎵(GaAs)或砷化銦鎵(InGaAs)；二六族化合物例如是碲化鎘(CdTe)或硒化錳鎘(CdMnSe)；金屬氧化物例如是銦鎵鋅氧化物(Indium Gallium Zinc Oxide，IGZO)。

一實施例中，第一摻雜段121a的材質和第二摻雜段121b的材質可分別獨立地包括砷(As)、磷(P)、銻(Sb)、硼(B)、碳(C)或氮(N)之至少其中之一。另一實施例中，僅第一摻雜段121a 和第二摻雜段121b其中之一的材質包括砷、磷、銻、硼、碳或氮之至少其中之一；也就是說，第一摻雜段121a和第二摻雜段121b的其中之一係未摻雜。

一實施例中，第一摻雜特性和第二摻雜特性是摻雜類型，也就是說，第一摻雜段121a和第二摻雜段121b的摻雜類型不同。舉例來說，第一摻雜特性例如是N型摻雜或P型摻雜之其中之一，而第二摻雜特性則是N型摻雜或P型摻雜之另一者。當第一摻雜段121a和第二摻雜段121b分別是N型摻雜和P型摻雜時，第一摻雜段121a和第二摻雜段121b的鄰接面便形成一個P-N接面，則第一摻雜段121a和第二摻雜段121b之結合可作為二極體(diode)應用。

另一實施例中，第一摻雜特性和第二摻雜特性是摻雜濃度，也就是說，第一摻雜段121a和第二摻雜段121b的摻雜濃度不同。舉例來說，第一摻雜段121a和第二摻雜段121b的其中之一的摻雜濃度例如是大於1E19/cm³，而另一者的摻雜濃度可以非常低，低至未摻雜或接近於未摻雜的情形，或者是1E17~1E19/cm³。本實施例中，並不限定第一摻雜段121a和第二摻雜段121b的摻雜類型，第一摻雜段121a和第二摻雜段121b可以同為N型摻雜或P型摻雜，或者分別為N型摻雜和P型摻雜。

一實施例中，第一摻雜段121a的體積和第二摻雜段121b的體積例如是不同。

請參照第2A圖~第2F圖，其繪示依照本發明之一實施例之一種半導體裝置100之製造方法示意圖。

如第2A圖所示，提供基板110、形成複數個絕緣層 123以及形成複數個第一摻雜層221。第一摻雜層221具有第一摻雜特性。第一摻雜層221與絕緣層123係交錯設置，並垂直堆疊於基板110上。

請參照第2B圖~第2D圖，形成複數個凹槽T1及複數個第一摻雜段121a，各個凹槽T1鄰接於各個第一摻雜段121a。實施例中，形成凹槽T1及第一摻雜段121a的製造方法例如包括以下步驟。

如第2B圖所示，設置一圖案化光阻PR1於第一摻雜層221與絕緣層123形成的堆疊上。圖案化光阻PR1包覆該些第一摻雜層221的一部份。

如第2C圖所示，移除部分該些第一摻雜層221以形成該些凹槽T1。該些凹槽T1交錯形成於絕緣層123之間，並且暴露於圖案化光阻PR1之外。實施例中，例如是根據圖案化光阻PR1以微影蝕刻(photolithography etching)方式形成凹槽T1。此時，已形成該些鄰接的凹槽T1與第一摻雜段121a。

如第2D圖所示，移除圖案化光阻PR1。

接著，請參照第2E圖~第2F圖，形成複數個第二摻雜段121b。第二摻雜段121b具有第二摻雜特性，第一摻雜特性和第二摻雜特性係為不同。實施例中，形成第二摻雜段121b的製造方法例如包括以下步驟。

如第2E圖所示，填入一第二摻雜材料於該些凹槽T1中，形成第二摻雜層222，第二摻雜材料具有第二摻雜特性。本實施例中，第二摻雜層222填滿凹槽T1並包覆絕緣層123的側表面。實施例中，第一摻雜特性和第二摻雜特性係為不同，第 一摻雜特性和第二摻雜特性例如是摻雜類型或摻雜濃度。

如第2F圖所示，移除暴露於凹槽T1之外的殘留的第二摻雜材料，以形成該些第二摻雜段121b。本實施例中，例如是以研磨方式或蝕刻方式將暴露於凹槽T1之外的部分第二摻雜層222移除。由於第一摻雜段121a和第二摻雜段121b是在兩個製程步驟中分別形成，因此第一摻雜段121a中的晶粒(grain)和第二摻雜段121b中的晶粒會在鄰接面121g上形成一清楚的晶面。如第2F圖所示，第一摻雜段121a和第二摻雜段121b形成複數個導電層121，導電層121與絕緣層123係垂直地交錯設置於基板110上。本實施例中，第二摻雜段121b的體積小於第一摻雜段121a的體積。至此，形成於第2F圖(第1圖)所示的半導體裝置100。

根據本揭露內容之實施例的方式在不同的製程步驟中製作不同摻雜段，可以準確地界定半導體裝置中在三維的X、Y和Z方向的各個摻雜區域的範圍，使得摻雜區域之間的界線分明，並且可以根據應用的需求良好地控制各個區域的摻雜濃度。舉例而言，當第一摻雜段121a和第二摻雜段121b分別是N型摻雜和P型摻雜時，第一摻雜段121a和第二摻雜段121b的鄰接面便可形成一個良好的P-N接面，則形成的二極體亦具有良好特性。特別是針對三維半導體裝置，無論各個摻雜區域具有何種深度(Z方向)，均能夠達到預定的摻雜濃度及摻雜範圍。

再者，根據本揭露內容之實施例的方式製作多個具有不同摻雜特性的摻雜區域，特別是在X方向和Y方向不會產生不當的摻雜擴散，不僅可以達到良好的裝置尺寸微縮，也不需進 行多次佈植步驟，可以大幅節省製造成本，同時也可避免佈植步驟對於半導體裝置可能造成的損害。

請參照第3A圖~第3B圖，第3A圖繪示依照本揭露內容之另一實施例之半導體裝置300之俯視示意圖，第3B圖繪示沿第3A圖之剖面線3B-3B’之剖面示意圖。

如第3A圖~第3B圖所示，半導體裝置300中，第二摻雜段321b的摻雜濃度小於第一摻雜段321a的摻雜濃度。半導體裝置300更可包括閘極結構350，閘極結構350對應設置於具有較小摻雜濃度的第二摻雜段321b處。本實施例中，第二摻雜段321b的體積(區域)小於第一摻雜段321a的體積(區域)。另一實施例中，第二摻雜段321b的摻雜濃度大於第一摻雜段321a的摻雜濃度，則閘極結構350對應設置於具有較小摻雜濃度的第一摻雜段321a處(未繪示)。以下係以第二摻雜段321b具有較小摻雜濃度為例說明，然並非用以限定本發明之範圍。

本實施例中，半導體裝置300例如是一種三維記憶體結構。如第3A圖~第3B圖所示，半導體裝置300更可包括複數個堆疊結構320、導電層340、電荷捕捉層360和超薄通道370、371、371’、372、372’、373、373’和374。超薄通道370、371、371’、372、372’、373、373’和374位於電荷捕捉層360外側和襯裡式地位於堆疊結構320之間。電流在超薄通道中沿Y方向流動，且超薄通道受到字元選擇器的控制。第一摻雜段321a例如是記憶體結構的字元線，字元線連接至超薄通道；導電層340例如是底部閘極層；閘極結構350例如是字元線選擇器，設置於各堆疊結構320的尾端之兩側，並分別連接電荷捕捉層360。操作三 維記憶體結構係藉由字元選擇器(閘極結構350)選擇對應的字元線(第一摻雜段321a)。

如第3B圖所示，導電層340例如可以和用於製作導電層321的第一摻雜層(具有與第一摻雜段321a相同的高摻雜濃度)一起製作，也就是說，導電層340和第一摻雜層的材質係相同。接著，在全部的導電層(導電層340和第一摻雜層)中，僅針對部分的導電層進行製作第一摻雜段321a及第二摻雜段321b以形成導電層321，導電層340並不具有多個摻雜段。這是因為作為底部閘極層的導電層340必須具有高摻雜濃度。

為了使字元選擇器(閘極結構350)可關閉，絕緣層323之間對應字元選擇器的導電層321部分(第二摻雜段321b)必須是低摻雜或無摻雜，因此，閘極結構350對應設置於具有較小摻雜濃度的第二摻雜段321b處。本實施例中，閘極結構350例如是單閘極設計(single gate design)，然實際應用時，閘極結構的設計亦視應用狀況作適當選擇，可以是雙閘極設計(double gate design)或環繞閘極設計(surrounding gate design)，並不以前述設計方式為限。

實施例中，如第3A圖~第3B圖所示，閘極結構350具有一閘極長度Lg，閘極長度Lg平行於具有較低摻雜濃度的第二摻雜段321b之一長度R，閘極長度Lg大於第二摻雜段321b之長度R。實施例中，如第3A圖~第3B圖所示，第二摻雜段321b之長度R完全位於閘極長度Lg涵蓋的範圍內。

根據本揭露內容之實施例的方式製作的多個摻雜段(例如是第一摻雜段321a和第二摻雜段321b)之間具有清楚界定 的接面(晶面)，但基於後續還會對半導體裝置300進行熱處理，載子(carrier)很可能會因此擴散，因此原本清楚界定的接面有可能受到載子擴散的影響。此些擴散出接面的載子有可能會在關閉的狀態便導通，進而產生串聯的阻值，會造成阻容延遲(RC delay)的問題。如第3A圖~第3B圖所示，閘極長度Lg大於第二摻雜段321b之長度R，並且將第二摻雜段321b之長度R涵蓋在閘極長度Lg的範圍內，便可以有效地將載子可能擴散的區域涵蓋進閘極結構350控制的區域，進而有效地改善阻容延遲的問題。

請參照第4A圖~第12C圖，其繪示依照本發明之再一實施例之一種半導體裝置500之製造方法示意圖。

請參照第4A圖~第4B圖(第4B圖繪示沿第4A圖之剖面線4B-4B’之剖面示意圖)，提供基板110、形成複數個絕緣層423以及形成複數個第一摻雜層621。第一摻雜層621具有第一摻雜特性。第一摻雜層621與絕緣層423係交錯設置，並垂直堆疊於基板110上。如第4B圖所示，更可形成一底氧化層428於基板110和絕緣層423及第一摻雜層621構成的堆疊之間。

請參照第5A圖~第7B圖，形成複數個凹槽T3及複數個第一摻雜段421a，各個凹槽T3鄰接於各個第一摻雜段421a。實施例中，形成凹槽T3及第一摻雜段421a的製造方法例如包括以下步驟。

如第5A圖~第5B圖所示(第5B圖繪示沿第5A圖之剖面線5B-5B’之剖面示意圖)，設置一圖案化光阻PR2於第一摻雜層621與絕緣層423構成的堆疊上。接著，根據圖案化光阻PR2蝕刻第一摻雜層621與絕緣層423構成的堆疊以形成凹槽T2。凹 槽T2向下延伸至底氧化層428的表面。

如第6A圖~第6B圖所示(第6B圖繪示沿第6A圖之剖面線6B-6B’之剖面示意圖)，移除圖案化光阻PR2。

如第7A圖~第7B圖所示(第7B圖繪示沿第7A圖之剖面線7B-7B’之剖面示意圖)，移除部分該些第一摻雜層621以形成該些凹槽T3與該些第一摻雜段421a，該些凹槽T3交錯形成於絕緣層423之間，各個凹槽T3鄰接於各個第一摻雜段421a。實施例中，是採用有選擇性的等向性蝕刻方式，例如化學表面蝕刻(chemical direct etching，CDE)，以移除部分該些第一摻雜層621。蝕刻液對於第一摻雜層621和絕緣層423具有高蝕刻選擇比。

接著，請參照第8A圖~第9B圖，形成複數個第二摻雜段421b。第二摻雜段421b具有第二摻雜特性，第一摻雜特性和第二摻雜特性係為不同。實施例中，形成第二摻雜段421b的製造方法例如包括以下步驟。

如第8A圖~第8B圖所示(第8B圖繪示沿第8A圖之剖面線8B-8B’之剖面示意圖)，將一第二摻雜材料填入該些凹槽T3中並沈積於最頂部的絕緣層423的表面上，形成第二摻雜層622，第二摻雜材料具有第二摻雜特性。本實施例中，第二摻雜層622填滿凹槽T3並包覆絕緣層423的整個表面。實施例中，第一摻雜特性和第二摻雜特性係為不同，第一摻雜特性和第二摻雜特性例如是摻雜類型或摻雜濃度。

如第9A圖~第9B圖所示(第9B圖繪示沿第9A圖之剖面線9B-9B’之剖面示意圖)，移除暴露於凹槽T3之外的殘留的 第二摻雜材料，以形成該些第二摻雜段421b。本實施例中，例如是以化學表面蝕刻方式或全面性蝕刻(blanking etch)方式將暴露於凹槽T3之外的部分第二摻雜層622移除。由於第一摻雜段421a和第二摻雜段421b是在兩個製程步驟中分別形成，因此第一摻雜段421a中的晶粒(grain)和第二摻雜段421b中的晶粒會在鄰接面421g上形成一清楚的晶面。如第9B圖所示，第一摻雜段421a和第二摻雜段421b形成複數個導電層421，導電層421與絕緣層423係交錯設置以形成堆疊結構420，堆疊結構420垂直地設置於基板110上。本實施例中，第二摻雜段421b的體積小於第一摻雜段421a的體積。

接著，如第10A圖~第10B圖所示(第10B圖繪示沿第10A圖之剖面線10B-10B’之剖面示意圖)，形成氧化層429於凹槽T2中，並且對氧化層429的頂表面進行研磨，以使得氧化層429的頂表面429a與頂部的氧化層423的頂表面423a齊平。實施例中，例如是以化學機械研磨(CMP)方式研磨氧化層429。

接著，如第11A圖~第11C圖所示(第11B圖繪示沿第11A圖之剖面線11B-11B’之剖面示意圖，第11C圖繪示沿第11C圖之剖面線11C-11C’之剖面示意圖)，圖案化堆疊結構420以形成複數個堆疊條420’。

接著，如第12A圖~第12C圖所示(第12B圖繪示沿第12A圖之剖面線12B-12B’之剖面示意圖，第12C圖繪示沿第12C圖之剖面線12C-12C’之剖面示意圖)，形成電荷捕捉層(未繪示)於堆疊條420’上，以及形成複數個條狀導電結構480於堆疊條420’上。堆疊條420’的延伸方向D1例如是垂直於條狀導電結構 480的延伸方向D2。至此，形成於第12A圖~第12C圖所示的半導體裝置500。

一實施例中，以半導體裝置500為一三維記憶裝置為例，如第12A圖~第12C圖所示，堆疊結構420’例如是位元線，條狀導電結構480例如是字元線的主要結構。

請參照第13圖，其繪示一三維垂直閘極記憶體陣列(3D vertical gate memory array)600之立體示意圖。請同時參照第12A圖~第12C圖和第13圖，半導體裝置500的製造方法可應用於製作記憶體陣列600。舉例來說，半導體裝置500之導電層421可視作記憶體陣列600之半導體條紋402、403、404、405、412、413、414、415，半導體裝置500之條狀導電結構480可視作記憶體陣列600之至少字元線425-N至425-1。本實施例中，記憶體陣列600之半導體條紋402~405、412~415具有對應至少串選擇線閘極結構409/419、閘極選擇線426/427和字元線425-N至425-1的區域B，區域B是閘極控制區域，必須是低摻雜或無摻雜；半導體條紋402~405、412~415亦具有未被串選擇線閘極結構409/419、閘極選擇線426/427和字元線425-N至425-1覆蓋及控制的區域A，區域A不具有反轉層，需具有較高摻雜濃度用以導通。區域B之半導體條紋402~405、412~415都具有通道，電流在通道中沿著半導體條紋402~405、412~415延伸的方向流動。

本實施例中，半導體裝置500中，第二摻雜段421b的摻雜濃度例如是大於第一摻雜段421a的摻雜濃度。請同時參照第12A圖~第12C圖和第13圖，具有較大摻雜濃度的第二摻雜段421b可用來製作記憶體陣列600之半導體條紋402~405、412~415 的區域A，具有較小摻雜濃度的第一摻雜段421a可用來製作半導體條紋402~405、412~415的區域B。換言之，根據本揭露內容之實施例，半導體條紋402~405、412~415的製造方法例如包括：形成具有低摻雜濃度的多個半導體條紋(似於製作第一摻雜層621的方式)，接著定義出區域A和區域B，以及以重摻雜濃度的半導體材料取代原來位於區域A中的輕摻雜半導體條紋段(類似於製作第二摻雜段421b的方式)，以形成具有重摻雜濃度的區域A和輕摻雜濃度的區域B的半導體條紋402~405、412~415。如此一來，重摻雜的區域A和輕摻雜的區域B之間具有清楚界定的接面(晶面)，此兩區域的摻雜濃度和區域範圍可以受到良好的控制，同時因為省略多次佈植步驟而能夠大幅減少製造成本。

此外，根據本揭露內容之實施例的製造方法(例如是半導體裝置500的製造方法)製作記憶體陣列600，半導體條紋402~405、412~415的區域B之範圍完全涵蓋在閘極控制區域(例如是串選擇線閘極結構409/419、閘極選擇線426/427和字元線425-N至425-1分佈的範圍)內，可以有效地將區域B中可能因熱處理而造成的載子擴散的區域涵蓋進閘極控制區域，進而能有效地改善阻容延遲的問題。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧半導體裝置

110‧‧‧基板

120‧‧‧堆疊結構

121‧‧‧導電層

121a‧‧‧第一摻雜段

121b‧‧‧第二摻雜段

121g‧‧‧鄰接面

123‧‧‧絕緣層

Claims (20)

1. 一種半導體裝置，包括：一基板；以及一堆疊結構，垂直形成於該基板上，包括：複數個導電層；及複數個絕緣層，該些導電層與該些絕緣層係交錯設置(interlaced)；其中該些導電層之至少其中之一具有一第一摻雜段及一第二摻雜段，該第一摻雜段具有一第一摻雜特性(doping property)，該第二摻雜段具有一第二摻雜特性，該第一摻雜特性和該第二摻雜特性係為不同，該第一摻雜段和該第二摻雜段之鄰接面具有一晶面(grain boundary)。
2. 如申請專利範圍第1項所述之半導體裝置，其中該第一摻雜段和該第二摻雜段之至少其中之一包括砷(As)、磷(P)、銻(Sb)、硼(B)、碳(C)或氮(N)之至少其中之一。
3. 如申請專利範圍第1項所述之半導體裝置，其中該第一摻雜特性和該第二摻雜特性係為摻雜濃度，該第一摻雜段和該第二摻雜段其中之一的摻雜濃度係1E17~1E19/cm³，另一者的摻雜濃度係大於1E19/cm³。
4. 如申請專利範圍第1項所述之半導體裝置，其中該第一摻雜特性和該第二摻雜特性係為摻雜類型，該第一摻雜特性和該 第二摻雜特性分別獨立地係N型摻雜或P型摻雜。
5. 如申請專利範圍第1項所述之半導體裝置，其中該第一摻雜段的體積和該第二摻雜段的體積係不同。
6. 如申請專利範圍第1項所述之半導體裝置，其中該些導電層包括多晶矽。
7. 如申請專利範圍第1項所述之半導體裝置，其中該些導電層包括三五族化合物(III-V compound)、二六族化合物(II-VI compound)或金屬氧化物之至少其中之一。
8. 如申請專利範圍第1項所述之半導體裝置，其中該第二摻雜段的摻雜濃度不同於該第一摻雜段的摻雜濃度，該半導體裝置更包括一閘極結構，對應設置於該第一摻雜段和該第二摻雜段中具有較小摻雜濃度者。
9. 如申請專利範圍第8項所述之半導體裝置，其中該閘極結構具有一閘極長度，該閘極長度平行於該第一摻雜段和該第二摻雜段中具有較小摻雜濃度者之一長度，該閘極長度大於該長度。
10. 如申請專利範圍第8項所述之半導體裝置，其中該閘極結構係為單閘極設計(single gate design)、雙閘極設計(double gate design)或環繞閘極設計(surrounding gate design)。
11. 一種半導體裝置之製造方法，包括：提供一基板；以及垂直形成一堆疊結構於該基板上，包括：形成複數個導電層於該基板上，包括形成複數個第一摻雜段及複數個第二摻雜段，該些第一摻雜段具有一第一摻雜特性，該些第二摻雜段具有一第二摻雜特性，該第一摻雜特性和該第二摻雜特性係為不同，該些第一摻雜段和該些第二摻雜段之鄰接面具有一晶面；及形成複數個絕緣層於該基板上，該些導電層與該些絕緣層係交錯設置。
12. 如申請專利範圍第11項所述之半導體裝置之製造方法，其中該第一摻雜特性和該第二摻雜特性係為摻雜類型或摻雜濃度。
13. 如申請專利範圍第11項所述之半導體裝置之製造方法，其中形成該些第一摻雜段之步驟包括：形成複數個第一摻雜層，該些第一摻雜層具有該第一摻雜特性；以及移除部分該些第一摻雜層以形成複數個凹槽及該些第一摻雜段，該些凹槽鄰接於該些第一摻雜段。
14. 如申請專利範圍第13項所述之半導體裝置之製造方法，其中該些第一摻雜層與該些絕緣層係交錯設置。
15. 如申請專利範圍第11項所述之半導體裝置之製造方法，其中形成該些第二摻雜段之步驟包括：形成複數個凹槽鄰接於該些第一摻雜段；以及填入一第二摻雜材料於該些凹槽中，該第二摻雜材料具有該第二摻雜特性，以形成該些第二摻雜段。
16. 如申請專利範圍第15項所述之半導體裝置之製造方法，其中形成該些第二摻雜段之步驟更包括：填入該第二摻雜材料之後，移除暴露於該些凹槽之外的的該第二摻雜材料。
17. 如申請專利範圍第15項所述之半導體裝置之製造方法，其中該些第二摻雜段的體積小於該些第一摻雜段的體積。
18. 如申請專利範圍第11項所述之半導體裝置之製造方法，其中該些第二摻雜段的摻雜濃度不同於該些第一摻雜段的摻雜濃度，該製造方法更包括：設置一閘極結構於對應該些第一摻雜段和該些第二摻雜段中具有較小摻雜濃度者。
19. 如申請專利範圍第18項所述之半導體裝置之製造方 法，其中該閘極結構具有一閘極長度，該閘極長度平行於該些第一摻雜段和該些第二摻雜段中具有較小摻雜濃度者之一長度，該閘極長度大於該長度。
20. 如申請專利範圍第11項所述之半導體裝置之製造方法，其中該些導電層包括多晶矽、三五族化合物、二六族化合物或金屬氧化物之至少其中之一。