TW201336053A - 半導體結構及其製造方法 - Google Patents

Abstract

一種半導體結構及其製造方法，其結構包括 一基底、一第一堆疊結構、以及一第一導電層。第一堆疊結構形成於基底上，第一堆疊結構包括一導電結構和一絕緣結構，導電結構係設置鄰接於絕緣結構。第一導電層形成於基底上並圍繞第一堆疊結構之兩側壁和部份頂部，以暴露出第一堆疊結構之一部分。

Description

半導體結構及其製造方法

本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種用於記憶裝置之半導體結構及其製造方法。

近年來半導體元件的結構不斷地改變，且元件的記憶體儲存容量也不斷增加。記憶裝置係使用於許多產品之中，例如MP3播放器、數位相機、電腦檔案等等之儲存元件中。隨著應用的增加，對於記憶裝置的需求也趨向較小的尺寸、較大的記憶容量。因應這種需求，係需要製造高元件密度的記憶裝置。

因此，設計者們無不致力於開發一種三維快閃記憶體(3D flash memory)結構，不但具有許多堆疊平面而達到更高的記憶儲存容量，具備良好之特性，同時降低每一位元之成本。

本發明係有關於一種半導體結構及其製造方法， 可應用於記憶裝置。此半導體結構應用於三維記憶體陣列中，可減少因摻雜過程中的高能量對元件可能造成之損害，同時也縮減記憶體陣列之整體空間與製作成本。

根據本發明之一方面，係提出一種 半導體結構，至少包括一基底、一第一堆疊結構、以及一第一導電層。第一堆疊結構形成於基底上，第一堆疊結構包括一導電結構和一絕緣結構，導電結構係設置鄰接於絕緣結構。第一導電層形成於基底上並圍繞第一堆疊結構之兩側壁和部份頂部，以暴露出第一堆疊結構之一部分。

根據本發明之另一方面，係提出一種半導體結構的製造方法，至少包括：形成一第一堆疊結構於一基底上，其中包括：形成一絕緣結構於基底上及設置一導電結構鄰接於絕緣結構；形成一導電材料層於基底上；以及蝕刻導電材料層以形成一第一導電層並暴露出第一堆疊結構之一部分，其中第一導電層圍繞第一堆疊結構之兩側壁和部份頂部。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

在此揭露內容之實施例中，係提出一種半導體結構及其製造方法。半導體結構應用於三維記憶體陣列中，可減少因摻雜過程中的高能量對元件可能造成之損害，同時也縮減記憶體陣列之整體空間與製作成本。然而，實施例所提出的細部結構和製程步驟僅為舉例說明之用，並非對本發明欲保護之範圍做限縮。該些步驟僅為舉例說明之用，並非用以限縮本發明。具有通常知識者當可依據實際實施態樣的需要對該些步驟加以修飾或變化。

<半導體結構>

第一實施例

請參照第1圖。第1圖繪示依照本發明之第一實施例之 半導體結構之示意圖。半導體結構100包括基底110、第一堆疊結構120、以及第一導電層130。第一堆疊結構120形成於基底110上，第一堆疊結構120包括導電結構121和絕緣結構123，導電結構121係設置鄰接於絕緣結構123。第一導電層130形成於基底110上並圍繞第一堆疊結構120之兩側壁120a和部份頂部120b，以暴露出第一堆疊結構120之一部分120c。實施例中，導電結構121的材質包括含矽材料，例如是多晶矽，絕緣結構123的材質例如是金屬氧化物。然實際應用時，導電結構121與絕緣結構123之材料亦視應用狀況作適當選擇，並不以前述材料為限。

第一導電層130包括第一主體部131和設置於第一主體部131上方的第一覆蓋部133。第一主體部131係對應覆蓋第一堆疊結構120之兩側壁120a之下方，第一覆蓋部133係與第一主體部131連接並對應覆蓋兩側壁120a之上方與第一堆疊結構120之部份頂部120b。第一覆蓋部133的寬度W1係小於對應之各側壁120a的寬度W2，以暴露出第一堆疊結構120之部分120c。

如第1圖所示，實施例中， 第一主體部131的寬度W3係實質上與各側壁120a的寬度W2相等，第一覆蓋部133的寬度W1係實質上小於第一主體部131的寬度W3。

實施例中，導電結構121例如是導電層，絕緣結構123例如是絕緣層，導電層係設置於絕緣層上。

如第1圖所示， 第一堆疊結構120更可包括記憶材料層125，記憶材料層125係形成於基底110上並覆蓋導電結構121和絕緣結構123之外圍。實施例中，第一導電層130係覆蓋記憶材料層125之一部份。

實施例中，第一導電層130係具有單一材料，例如是多晶矽。第一導電層130亦可具有複合材料，例如是多晶矽及鎢化矽(WSi)。

第二實施例

請參照第2圖。第2圖繪示依照本發明之第二實施例之 半導體結構之示意圖。第二實施例中與前述第一實施例相同之元件係沿用同樣的元件標號，且相同元件之相關說明請參考前述，在此不再贅述。

半導體結構200包括基底110、第一堆疊結構220、以及第一導電層130。第一堆疊結構220形成於基底110上，第一堆疊結構220包括導電結構221和絕緣結構223，導電結構221係設置鄰接於絕緣結構223。第一導電層130形成於基底110上並圍繞第一堆疊結構220之兩側壁120a和部份頂部120b，以暴露出第一堆疊結構120之一部分120c。

如第2圖所示，實施例中，導電結構221包括複數個第一條狀導電塊221a，絕緣結構223包括複數個第一條狀絕緣塊223a，複數個第一條狀導電塊221a與複數個第一條狀絕緣塊223a係交錯堆疊，且各個第一條狀導電塊221a係藉由第一條狀絕緣塊223a分開。

第三實施例

請參照第3圖。第3圖繪示依照本發明之第三實施例之 半導體結構之示意圖。第三實施例中與前述第一實施例和第二實施例相同之元件係沿用同樣的元件標號，且相同元件之相關說明請參考前述，在此不再贅述。

半導體結構300包括基底110、第一堆疊結構120、以及第一導電層130。第一堆疊結構120形成於基底110上，第一堆疊結構120包括導電結構121和絕緣結構123，導電結構121係設置鄰接於絕緣結構123。第一導電層130形成於基底110上並圍繞第一堆疊結構120之兩側壁120a和部份頂部120b，以暴露出第一堆疊結構120之一部分120c。

如第3圖所示，實施例中，半導體結構300更包括 第二堆疊結構320以及第二導電層330。第二堆疊結構320形成於基底110上並鄰近第一堆疊結構120設置。第二堆疊結構320包括複數個第二條狀導電塊321a與複數個第二條狀絕緣塊323a，複數個第二條狀導電塊321a與複數個第二條狀絕緣塊323a係交錯堆疊，且各個第二條狀導電塊321a係藉由第二條狀絕緣塊323a分開。第二導電層330形成於基底110上並圍繞第二堆疊結構320之兩側壁320a和部份頂部320b，以暴露出第二堆疊結構320之一部分320c。

第二導電層330包括第二主體部331和設置於第二主體部331上方的第二覆蓋部333。第二主體部331係對應覆蓋第二堆疊結構320之兩側壁320a之下方，第二覆蓋部333係與第二主體部331連接並對應覆蓋兩側壁320a之上方與第二堆疊結構320之部份頂部320b。第二覆蓋部333的寬W4度係小於對應之各側壁320a的寬度W5，以暴露出第二堆疊結構320之部分320c。

如第3圖所示，實施例中， 第二主體部331的寬度W6係實質上與各側壁320a的寬度W5相等，第二覆蓋部333的寬度W4係實質上小於第二主體部331的寬度W6。

實施例中， 第二堆疊結構320更可包括記憶材料層125，記憶材料層125係形成於基底110上並覆蓋第二條狀導電塊321a與第二條狀絕緣塊323a之外圍。實施例中，第二導電層330係覆蓋記憶材料層125之一部份。

實施例中，第 二導電層330係具有單一材料，第二導電層330亦可具有複合材料。

第四實施例

請參照第4圖。第4圖繪示依照本發明之第四實施例之 半導體結構之示意圖。第四實施例中與前述第三實施例相同之元件係沿用同樣的元件標號，且相同元件之相關說明請參考前述，在此不再贅述。

半導體結構400包括基底110、第一堆疊結構120、第一導電層130、 第二堆疊結構320、以及第二導電層330。

第一堆疊結構120形成於基底110上，第一堆疊結構120包括導電結構121和絕緣結構123，導電結構121係設置鄰接於絕緣結構123。第一導電層130形成於基底110上並圍繞第一堆疊結構120之兩側壁120a和部份頂部120b，以暴露出第一堆疊結構120之一部分120c。 第二堆疊結構320形成於基底110上並鄰近第一堆疊結構120設置。第二導電層330形成於基底110上並圍繞第二堆疊結構320之兩側壁320a和部份頂部320b，以暴露出第二堆疊結構320之一部分320c。

如第4圖所示，實施例中，第一堆疊結構120之導電結構121例如是導電層，第一堆疊結構120之絕緣結構123例如是絕緣層，導電層係設置於絕緣層上。 第二堆疊結構320包括複數個第二條狀導電塊321a與複數個第二條狀絕緣塊323a，複數個第二條狀導電塊321a與複數個第二條狀絕緣塊323a係交錯堆疊，且各個第二條狀導電塊321a係藉由第二條狀絕緣塊323a分開。

雖然第四實施例中係以包括一導電層和一絕緣層之第一堆疊結構120與包括交錯堆疊複數個條狀導電塊和條狀絕緣塊之 第二堆疊結構320做說明，但實際應用時，第一堆疊結構120與第二堆疊結構320亦分別可包括複數個條狀導電塊與複數個條狀絕緣塊，或者分別包括一導電層與一絕緣層。第一堆疊結構120與第二堆疊結構320之結構配置視應用狀況作適當選擇，並不以前述結構配置為限。

如第4圖所示，實施例中，半導體結構400更可包括導電元件440。導電元件440設置於 第一堆疊結構120上並與導電結構121電性連接。本實施例之半導體結構400應用時可以是一三維記憶陣列之閘極選擇線。

再者，第一導電層130圍繞第一堆疊結構120之兩側壁120a和部份頂部120b以暴露出第一堆疊結構120之一部分120c，因而導電元件440與第一導電層130之間具有一距離，使得導電元件440不易與第一導電層130發生接觸而產生短路。

第五實施例

請參照第5圖。第5圖繪示依照本發明之第五實施例之 半導體結構之示意圖。第五實施例中與前述第四實施例相同之元件係沿用同樣的元件標號，且相同元件之相關說明請參考前述，在此不再贅述。

半導體結構500包括基底110、第一堆疊結構120、第一導電層130、 第二堆疊結構320、第二導電層330、導電元件440、以及複數個字元結構WL-1~WL-N。第一堆疊結構120包括導電結構121和絕緣結構123，導電結構121係設置鄰接於絕緣結構123，第二堆疊結構320包括交錯堆疊的複數個第二條狀導電塊321a與複數個第二條狀絕緣塊323a。導電元件440設置於第一堆疊結構120上並與導電結構121電性連接。字元結構WL-1~WL-N形成於基底110上。

各個字元結構WL-1~WL-N係具有至少一個以上類似於 第二堆疊結構320之堆疊結構與複數個條狀導電塊，使得第一堆疊結構120之導電結構121和第二堆疊結構320之第二條狀導電塊321a與字元結構WL-1~WL-N之條狀導電塊相連接，並藉由相連接的第二條狀導電塊321a與字元結構WL-1~WL-N之條狀導電塊使字元結構WL-1~WL-N係併聯地鄰接於第一堆疊結構120和第二堆疊結構320設置。實施例中，半導體結構500更包括絕緣層640形成於字元結構WL-1~WL-N之間的間距110c中。字元結構WL-1~WL-N之間的間距110c中之絕緣層640係將各個字元結構WL-1~WL-N間隔開來，並且可達到保護字元結構WL-1~WL-N以及防止短路的效果。實際應用時，本實施例之半導體結構500可以是一三維垂直反及閘快閃記憶體陣列(3D NAND flash memory array)之閘極選擇線及源極線之組合，可以節省記憶體陣列中元件佔用之空間。

<半導體結構應用於記憶裝置>

請參照第6圖。第6圖繪示一種三維垂直反及閘快閃記憶體陣列之示意圖。三維垂直反及閘快閃記憶體陣列600具有串選擇線ML1和ML2之金屬層、多個平行於串選擇線ML1的條狀導電塊502~505和512~515、多個垂直於串選擇線ML1的字元線525-1~525-N、以及多個平行於條狀導電塊502~505和512~515的位元線ML3。三維記憶體陣列之記憶體元件係經由多個條狀導電塊502~505和512~515與多個字元線525-1~525-N的界面區存取。多個條狀導電塊502~505和512~515之堆疊結構可分為奇數條群組502~505與偶數條群組512~515。奇數條群組512~515之多個條狀導電塊的第一端係為數個階梯結構512A~515A，通過串選擇線閘極結構519、閘極選擇線526、多個字元線525-1~525-N、閘極選擇線527而至源極線528的第二端。偶數條群組502~505之多個條狀導電塊的第一端係為源極線528，通過閘極選擇線527、多個字元線525-1~525-N、閘極選擇線526、串選擇線閘極結構509而至數個階梯結構502B~505B的第二端。由於閘極選擇線527與源極線528之間的路徑相較於字元線之間路徑較長，通常為了減少沿條狀導電塊電流路徑的電阻，會施加佈植(implantation)以增加閘極選擇線527與源極線528之間的條狀導電塊的摻雜濃度，或者於閘極選擇線527與源極線528之間的條狀導電塊上設置輔助閘極(assistant gate)。

請同時參照第4圖及第6圖，以第四實施例為例，半導體結構400係三維垂直閘極記憶裝置(3D vertical gate memory device)，例如包括三維垂直反及閘快閃記憶裝置(3D NAND flash memory device)。金屬矽化物層(未繪示)可形成於第一導電層130與第二 導電層330上，金屬矽化物例如是矽化鎢。實施例中，將如第4圖所示之半導體結構400設置於第6圖中三維垂直反及閘快閃記憶體陣列600的兩端作為閘極選擇線，第二條狀導電塊321a(第4圖)可延伸連接至記憶體陣列末端之階梯結構(第6圖)，導電元件440(第4圖)係作為記憶體陣列之源極線而於末端接地。

以第6圖之記憶體陣列600為例進一步說明，四個半導體結構400(第4圖)設置於記憶體陣列600(第6圖)鄰近於階梯結構502B~505B(第6圖)的第一端，另四個半導體結構400(第4圖)設置於記憶體陣列600(第6圖)鄰近於階梯結構512A~515A(第6圖)的第二端。進一步來說，實施例中，半導體結構400(第4圖)係取代原記憶體陣列600(第6圖)之結構中第一端的閘極選擇線527、源極線528、及串選擇線閘極結構509(第6圖)；第一導電層130之第一主體部131的寬度W2(請參照第1圖)以及第二 導電層330之第二主體部331的寬度W5(請參照第3圖)係實質上等於或大於閘極選擇線527的寬度W7(第6圖)。如此一來，以單一半導體結構400(第4圖)取代閘極選擇線527、源極線528、及串選擇線閘極結構509(第6圖)，因閘極選擇線527與源極線528之間的長路徑而產生之沿條狀導電塊電流路徑的電阻可減少，同時，也不會因為設置源極線528而影響記憶體陣列600之字元線的蝕刻製程。並且，三維記憶體陣列600(第6圖)具有多層結構，使得施加佈植時需要提供高能量，而實施例中，不需對條狀導電塊施加佈植以增加摻雜濃度，可減少因摻雜過程中的高能量對閘極選擇線可能造成之損害，並且可以避免對多層結構進行摻雜而產生的層與層之間的不均勻性，下層之摻雜量小於上層之摻雜量。同時，原來的閘極選擇線527、源極線528、及串選擇線閘極結構509(第6圖)被一個半導體結構400(第4圖)取代，原來的閘極選擇線527和源極線528的整體路徑長度可縮短，同時也縮減記憶體陣列600之整體空間與製作成本。

<半導體結構之製造方法>

以下係提出實施例之一種半導體結構之製造方法，然該些步驟僅為舉例說明之用，並非用以限縮本發明。具有通常知識者當可依據實際實施態樣的需要對該些步驟加以修飾或變化。請參照第7A圖至第7C圖及第8A圖至第8H圖。第7A圖至第7C圖繪示依照本發明之一實施例之一種半導體結構之製造方法示意圖。第8A圖至第8H圖繪示依照本發明之另一實施例之一種半導體結構之製造方法示意圖。

以下係說明第1圖之半導體結構100之製造過程。

請參照第7A圖，形成 第一堆疊結構120於基底110上。實施例中，第一堆疊結構120之製造方法例如：形成絕緣結構123於基底110上，以及設置導電結構121鄰接於絕緣結構123。另一實施例中，第一堆疊結構120之製造方法更包括：形成記憶材料層125於基底110上，記憶材料層125係覆蓋導電結構121和絕緣結構123之外圍。

請參照第7B圖，形成 導電材料層630於基底110上。實施例中，導電材料層630完全覆蓋第一堆疊結構120之兩側壁和頂部。實施例中，導電材料層630的材質包括金屬，例如是多晶矽。然實際應用時，導電材料層630之材料亦視應用狀況作適當選擇，並不以前述材料為限。

請參照第7C圖，蝕刻導電材料層630以形成第一導電層130並暴露出第一堆疊結構120之一部分120c。 實施例中，第一堆疊結構120之一部分120c係包括記憶材料層125的一部份。蝕刻製程對導電材料層630(例如多晶矽)與記憶材料層125(例如ONO結構)具有適當的蝕刻選擇性，因此係蝕刻導電材料層630，而不會蝕刻第一堆疊結構120之記憶材料層125。第一導電層130圍繞第一堆疊結構120之兩側壁120a和部份頂部120b。至此，形成如第1圖所示之半導體結構100。

以下係說明第2圖之半導體結構200之製造過程。半導體結構200之製造過程中與前述半導體結構100之製造過程中相同之元件係沿用同樣的元件標號，且相同元件及相同製造過程之相關說明請參考前述，在此不再贅述。

實施例中，形成第一堆疊結構220於基底110上。實施例中，第一堆疊結構220之製造方法例如：形成複數個第一條狀絕緣塊223a於基底110上，以及形成複數個第一條狀導電塊221a，第一條狀導電塊221a與第一條狀絕緣塊223a係交錯堆疊，且各個第一條狀導電塊221a係藉由第一條狀絕緣塊223a分開。實施例中，形成第一堆疊結構220於基底110上之步驟係與前述形成第一堆疊結構120於基底110上之步驟於製造過程中之同一階段進行。

然後，形成 導電材料層630於基底110上，導電材料層630完全覆蓋第一堆疊結構220之兩側壁和頂部；以及蝕刻導電材料層630以形成第一導電層130並暴露出第一堆疊結構220之一部分120c。至此，形成如第2圖所示之半導體結構200。

以下係說明第3圖之半導體結構300之製造過程。

請參照第8A圖，形成 第一堆疊結構120於基底110上，形成第二堆疊結構320於基底110上並鄰近第一堆疊結構120設置。實施例中，形成第一堆疊結構120於基底110上之步驟與形成第二堆疊結構320於基底110上之步驟係同時進行。實施例中，第一堆疊結構120之製造方法例如：形成絕緣結構123於基底110上，以及設置導電結構121鄰接於絕緣結構123。第二堆疊結構320之製造方法例如：形成複數個第二條狀絕緣塊323a於基底110，以及形成複數個第二條狀導電塊321a，第二條狀導電塊321a與第二條狀絕緣塊323a係交錯堆疊，且各個第二條狀導電塊321a係藉由第二條狀絕緣塊323a分開。

另一實施例中，第一堆疊結構120與第二堆疊結構320之製造方法更包括：形成記憶材料層125於基底110上，記憶材料層125係覆蓋導電結構121和絕緣結構123之外圍以及第二條狀導電塊321a和第二條狀絕緣塊323a的外圍。

請參照第8B圖，形成 導電材料層630於基底110上。實施例中，以導電材料層630完全覆蓋第一堆疊結構120之兩側壁和頂部，並且，以導電材料層630完全覆蓋第二堆疊結構320之兩側壁和頂部。實施例中，以導電材料層630完全覆蓋第一堆疊結構120之兩側壁和頂部之步驟與以導電材料層630完全覆蓋第二堆疊結構320之兩側壁和頂部之步驟係同時進行。

請參照第8C圖，蝕刻導電材料層630以形成第一導電層130並暴露出第一堆疊結構120之一部分120c，以及蝕刻導電材料層630以形成第二 導電層330並暴露出第二堆疊結構320之一部分320c。實施例中，蝕刻導電材料層630以形成第一導電層130之步驟與蝕刻導電材料層630以形成第一導電層130之步驟係同時進行。實施例中，第一導電層130圍繞第一堆疊結構120之兩側壁120a和部份頂部120b。第二導電層330圍繞第二堆疊結構320之兩側壁320a和部份頂部320b。至此，形成如第3圖所示之半導體結構300。

以下係說明第4圖之半導體結構400之製造過程。以下係從蝕刻導電材料層630以形成第一導電層130和第二導電層330後開始說明。

請參照第8D圖，形成絕緣層640於 第一導電層130上及第一堆疊結構120暴露出之部分120c上。實施例中，更可形成絕緣層640於第二導電層330上及第二堆疊結構320暴露出之部分320c上，且與形成絕緣層640於第一導電層130上及第一堆疊結構120暴露出之部分120c上之步驟係同時進行。實施例中，絕緣層640的材質例如是金屬氧化物。然實際應用時，絕緣層640之材料亦視應用狀況作適當選擇，並不以前述材料為限。

請參照第8E圖，蝕刻絕緣層640以暴露出第一堆疊結構120之部分120c之上表面120c’。 實施例中，更可蝕刻絕緣層640以暴露出第二堆疊結構320之部分320c之上表面320c’，且與蝕刻絕緣層640以暴露出第一堆疊結構120之部分120c之上表面120c’之步驟係同時進行。實施例中，蝕刻絕緣層640後亦暴露出第一導電層130之上表面130a與第二導電層330之上表面330a。實施例中，蝕刻後之絕緣層640具有一表面640a，表面640a與上表面120c’和上表面320c’實質上係共平面。實施例中，蝕刻製程對絕緣層640(例如金屬氧化物)與記憶材料層125(例如ONO結構)具有適當的蝕刻選擇性，因此係蝕刻絕緣層640，而不會蝕刻記憶材料層125。並且，蝕刻製程對絕緣層640(例如金屬氧化物)與第一導電層130和第二導電層330(例如多晶矽)具有適當的蝕刻選擇性，因此係蝕刻絕緣層640，而不會蝕刻第一導電層130和第二導電層330。

請參照第8F圖，形成阻絕層650於絕緣層640及 第一堆疊結構120之部分120c之上表面120c’上。實施例中，更可形成阻絕層650於第二堆疊結構320之部分320c之上表面320c’上，且與形成阻絕層650於絕緣層640及第一堆疊結構120之部分120c之上表面120c’上之步驟係同時進行。實施例中，阻絕層650的材質包括氮化物，例如是氮化矽。然實際應用時，阻絕層650之材料亦視應用狀況作適當選擇，並不以前述材料為限。

請參照第8G圖，蝕刻阻絕層650及記憶材料層125以暴露出 導電結構121之一部分之上表面121a。實施例中，第一導電層130和第二導電層330鄰接第一堆疊結構120之兩側壁120a和第二堆疊結構320之兩側壁320a的部分與絕緣層640之間具有鄰接面640b，鄰接面640b與導電結構121之上表面121a之間具有高度差D。高度差D使得阻絕層650與記憶材料層125會被蝕刻的部分係鄰接絕緣層640，而不鄰接第一導電層130和第二導電層330。並且，蝕刻製程對阻絕層650 (例如氮化矽)和記憶材料層125(例如ONO結構)與絕緣層640 (例如金屬氧化物)具有適當的蝕刻選擇性，因此係蝕刻阻絕層650和記憶材料層125，而不會蝕刻絕緣層640。

請參照第8H圖，設置導電元件440於導電結構121之部分之上表面121a上。 實施例中，由於高度差D使得蝕刻阻絕層650和記憶材料層125，而不會蝕刻絕緣層640，導電元件440不會接觸第一導電層130和第二導電層330，而不會發生短路現象。至此，形成如第4圖所示之半導體結構400。

以下係說明第5圖之半導體結構500之製造過程。以下係從 形成第一堆疊結構120與第二堆疊結構320後開始說明。半導體結構500之製造過程中與前述半導體結構400之製造過程中相同之元件係沿用同樣的元件標號，且相同元件及相同製造過程之相關說明請參考前述，在此不再贅述。

請參照第5圖，形成複數個字元結構WL-1~WL-N於基底110上。實施例中，各個字元結構WL-1~WL-N係具有至少一個以上類似於 第二堆疊結構320之堆疊結構與複數個條狀導電塊，形成字元結構WL-1~WL-N之堆疊結構之步驟與形成第一堆疊結構120與第二堆疊結構320之步驟係同時進行，第二條狀導電塊321與字元結構WL-1~WL-N之條狀導電塊係相連接，使字元結構WL-1~WL-N係併聯地鄰接於第一堆疊結構120和第二堆疊結構320設置。

實施例中，形成絕緣層640於字元結構WL-1~WL-N上及字元結構WL-1~WL-N之間的間距110c中。實施例中，形成絕緣層640於字元結構WL-1~WL-N上及字元結構WL-1~WL-N之間的間距110c中之步驟，係與形成絕緣層640於 第一導電層130上及第一堆疊結構120暴露出之部分120c上之步驟、以及形成絕緣層640於第二導電層330上及第二堆疊結構320暴露出之部分320c上之步驟同時進行。

實施例中，蝕刻絕緣層640以暴露出字元結構WL-1~WL-N之上表面，且與蝕刻絕緣層640以暴露出第一堆疊結構120之部分120c之上表面120c’之步驟以及蝕刻絕緣層640以暴露出第二堆疊結構320之部分320c之上表面320c’之步驟 係同時進行。實施例中，部分絕緣層640未被蝕刻移除而保持於字元結構WL-1~WL-N之間的間距110c中，可達到保護字元結構WL-1~WL-N且防止短路的效果。至此，形成如第5圖所示之半導體結構500。

以上實施例，係以半導體結構及其製造方法作相關說明。綜上所述，實施例中所提出之半導體結構之第一導電層圍繞第一堆疊結構之兩側壁和部份頂部以暴露出第一堆疊結構之一部分，使得導電元件不易與第一導電層發生接觸而產生短路。並且，實施例之半導體結構可以是一三維垂直反及閘快閃記憶體陣列之閘極選擇線及源極線之組合，可以節省記憶體陣列中元件佔用之空間。再者，實施例之半導體結構同時具備閘極選擇線、源極線、及串選擇線閘極結構之作用，可減少因摻雜過程中的高能量對記憶體陣列中元件可能造成之損害，並且縮減記憶體陣列之整體路徑長度，也縮減記憶體陣列之整體空間與製作成本。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200、300、400、500．．．半導體結構

110．．．基底

110c．．．間距

120、220．．．第一堆疊結構

120a、320a．．．側壁

120b、320b．．．部份頂部

120c、320c．．．部分

120c’、121a、130a、320c’、330a．．．上表面

121、221．．．導電結構

123、223．．．絕緣結構

125．．．記憶材料層

130．．．第一導電層

131．．．第一主體部

133．．．第一覆蓋部

221a．．．第一條狀導電塊

223a．．．第一條狀絕緣塊

320．．．第二堆疊結構

321a．．．第二條狀導電塊

323a．．．第二條狀絕緣塊

330．．．第二導電層

331．．．第二主體部

333．．．第二覆蓋部

440．．．導電元件

502~505、512~515．．．條狀導電塊

502B~505B、512A~515A．．．階梯結構

509、519．．．串選擇線閘極結構

525-1~525-N．．．字元線

526、527．．．閘極選擇線

528．．．源極線

630．．．導電材料層

640．．．絕緣層

640a．．．表面

640b．．．鄰接面

650．．．阻絕層

D．．．高度差

ML1、ML2．．．串選擇線

ML3．．．位元線

WL-1~WL-N．．．字元結構

W1、W2、W3、W4、W5、W6、W7．．．寬度

第1圖繪示依照本發明之第一實施例之 半導體結構之示意圖。

第2圖繪示依照本發明之第二實施例之 半導體結構之示意圖。

第3圖繪示依照本發明之第三實施例之半導體結構之示意圖。

第4圖繪示依照本發明之第四實施例之 半導體結構之示意圖。

第5圖繪示依照本發明之第五實施例之 半導體結構之示意圖。

第6圖繪示一種三維垂直反及閘快閃記憶體陣列之示意圖。

第7A圖至第7C圖繪示依照本發明之一實施例之一種半導體結構之製造方法示意圖。

第8A圖至第8H圖繪示依照本發明之另一實施例之一種半導體結構之製造方法示意圖。

100．．．半導體結構

110．．．基底

120．．．第一堆疊結構

120a．．．側壁

120b．．．部份頂部

120c．．．部分

121．．．導電結構

123．．．絕緣結構

125．．．記憶材料層

130．．．第一導電層

131．．．第一主體部

133．．．第一覆蓋部

W1、W2、W3．．．寬度

Claims (18)

1. 一種半導體結構，包括：
   一基底；
   一第一堆疊結構，形成於該基底上，其中該第一堆疊結構包括一導電結構和一絕緣結構，該導電結構係設置鄰接於該絕緣結構；以及
   一第一導電層，形成於該基底上並圍繞該第一堆疊結構之兩側壁和部份頂部，以暴露出該第一堆疊結構之一部分。
2. 如申請專利範圍第1項所述之半導體結構，其中 該第一導電層包括一第一主體部和設置於該第一主體部上方的一第一覆蓋部，該第一主體部係對應覆蓋該第一堆疊結構之兩側壁之下方，該第一覆蓋部係與該第一主體部連接並對應覆蓋該兩側壁之上方與該第一堆疊結構之該部份頂部，且該第一覆蓋部的寬度係小於對應之各該側壁的寬度，以暴露出該第一堆疊結構之該部分。
3. 如申請專利範圍第2項所述之半導體結構，其中 該第一主體部的寬度係實質上與各該側壁的寬度相等。
4. 如申請專利範圍第2項所述之半導體結構，其中 該第一覆蓋部的寬度係實質上小於該第一主體部的寬度。
5. 如申請專利範圍第1項所述之半導體結構，其中 該導電結構包括複數個第一條狀導電塊，該絕緣結構包括複數個第一條狀絕緣塊，該些第一條狀導電塊與該些第一條狀絕緣塊係交錯堆疊，且各該些第一條狀導電塊係藉由該些第一條狀絕緣塊分開。
6. 如申請專利範圍第1項所述之半導體結構，更包括：
   一第二堆疊結構，形成於該基底上並鄰近該第一堆疊結構設置，其中該第二堆疊結構包括複數個第二條狀導電塊與複數個第二條狀絕緣塊，該些第二條狀導電塊與該些第二條狀絕緣塊係交錯堆疊，且各該些第二條狀導電塊係藉由該些第二條狀絕緣塊分開；以及
   一第二 導電層，形成於該基底上並圍繞該第二堆疊結構之兩側壁和部份頂部，以暴露出該第二堆疊結構之一部分。
7. 如申請專利範圍第1項所述之半導體結構，更包括：
   一導電元件，設置於該 第一堆疊結構上並與該導電結構電性連接。
8. 如申請專利範圍第6項所述之半導體結構，更包括複數個字元結構， 形成於該基底上，其中各該些字元結構包括複數個條狀導電塊，各該些條狀導電塊連接至對應之各該些第二條狀導電塊，使該些字元結構係併聯地鄰接該第一堆疊結構和該第二堆疊結構設置。
9. 如申請專利範圍第8項所述之半導體結構，更包括一絕緣層形成於 各該些字元結構間之間距中，該半導體結構係為一三維垂直反及閘快閃記憶體陣列之閘極選擇線及字元線之組合。
10. 如申請專利範圍第1項所述之半導體結構，其中該 第一堆疊結構包括一記憶材料層，該記憶材料層係形成於該基底上並覆蓋該導電結構和該絕緣結構之外圍。
11. 一種半導體結構的製造方法，包括：
    形成一 第一堆疊結構於一基底上，其中包括：
    形成 一絕緣結構於該基底上；及
    設置一導電結構鄰接於該絕緣結構；
    形成一 導電材料層於該基底上；以及
    蝕刻該 導電材料層以形成一第一導電層並暴露出該第一堆疊結構之一部分，其中該第一導電層圍繞該第一堆疊結構之兩側壁和部份頂部。
12. 如申請專利範圍第11項所述之半導體結構的製造方法，其中形成該 絕緣結構於該基底上之步驟包括：
    形成 一絕緣層於該基底上；及
    其中設置該導電結構鄰接於該絕緣結構之步驟包括：
    形成 一導電層於該絕緣層上。
13. 如申請專利範圍第11項所述之半導體結構的製造方法，其中形成該 絕緣結構於該基底上之步驟包括：
    形成複數個 第一條狀絕緣塊於該基底上；及
    其中設置該導電結構鄰接於該絕緣結構之步驟包括：
    形成複數個 第一條狀導電塊，該些第一條狀導電塊與該些第一條狀絕緣塊係交錯堆疊，且各該些第一條狀導電塊係藉由該些第一條狀絕緣塊分開。
14. 如申請專利範圍第11項所述之半導體結構的製造方法，更包括：
    形成一 第二堆疊結構於該基底上並鄰近該第一堆疊結構設置，包括：
    形成複數個 第二條狀絕緣塊於該基底；及
    形成複數個 第二條狀導電塊，該些第二條狀導電塊與該些第二條狀絕緣塊係交錯堆疊，且各該些第二條狀導電塊係藉由該些第二條狀絕緣塊分開；
    形成該 導電材料層於該基底上；以及
    蝕刻該 導電材料層以形成一第二導電層並暴露出該第二堆疊結構之一部分，其中該第二導電層圍繞該第二堆疊結構之兩側壁和部份頂部。
15. 如申請專利範圍第14項所述之半導體結構的製造方法，更包括：
    形成複數個字元結構於該基底上，其中形成各該些字元結構之步驟包括形成複數個條狀導電塊於該基底上，各該些條狀導電塊連接至對應之各該些第二條狀導電塊，使該些字元結構係併聯地鄰接該第一堆疊結構和該第二堆疊結構設置。
16. 如申請專利範圍第11項所述之半導體結構的製造方法，更包括：
    設置一導電元件於該 第一堆疊結構上並與該導電結構電性連接。
17. 如申請專利範圍第16項所述之半導體結構的製造方法，其中該 第一堆疊結構包括一記憶材料層，該記憶材料層係形成於該基底上並覆蓋該導電結構和該絕緣結構之外圍，設置該導電元件於該第一堆疊結構上之步驟包括：
    形成一絕緣層於該 第一導電層上及該第一堆疊結構暴露出之部分上；
    蝕刻該絕緣層以暴露 出該第一堆疊結構之該部分之上表面；
    形成一阻絕層於該絕緣層及 該第一堆疊結構之該部分之上表面上；
    蝕刻該阻絕層及該記憶材料層以暴露出 該導電結構之一部分之上表面；以及
    設置該導電元件於 該導電結構之該部分之上表面上。
18. 如申請專利範圍第11項所述之半導體結構的製造方法，其中形成該 第一堆疊結構於該基底上之步驟包括：
    形成一記憶材料層於 該基底上，該記憶材料層係覆蓋該導電結構和該絕緣結構之外圍。