TWI506765B - 積體電路及其操作方法 - Google Patents
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Description
本發明是有關於一種積體電路及其操作方法，且特別是有關於一種具有導電結構的積體電路及其操作方法。
當積體電路中的裝置之臨界尺寸縮減至通常記憶胞技術的極限時，設計者則轉而尋求記憶胞的多重堆疊平面技術以達成更高的儲存密度，以及每一個位元較低的成本。舉例而言，薄膜電晶體技術已經應用在電荷捕捉記憶體之中。此外，交會點陣列技術也已經應用在反熔絲記憶體之中。
在一個三維陣列中，不同階層(level)中的結構電氣特性可以導致程式化、抹除、及電荷儲存的動態不同，包括在不同階層間該些記憶胞與記憶狀態對應的臨界電壓之變動。因此，為了達成在每一層中記憶胞讀寫品質的最佳化，程式化及抹除過程在某些程度上必須適應目標記憶胞不同層間的變異。這些變異也會導致記憶胞的承受力問題以及產生其他的複雜問題。
在一個三維陣列中，例如是主位元線的存取線，被安排成用來存取此陣列的不同階層，必須使得其例如是電容或是
電感的特性能夠隨著所耦接之電路因為不同層間的變異之不同而跟著變動。舉例而言，主位元線通常是延伸至用來讀取及寫入記憶胞的感測電路。在不同層間的垂直連接器及其他之不同特性會導致在主位元線間的電容值產生變動。這些電容值的差異會影響於讀取、程式化、或抹除操作時的主位元線電壓，且會影響規範的需求，例如是於程式化與抹除狀態間較大的讀取區間。
因此需要提供一種積體電路，其包以減少因為不同層間的差異所造成的複雜問題。
本發明係有關於一種積體電路及其操作方法，具有平均的感應電容。
根據一實施例，提出一種積體電路，包括一堆疊結構及一導電結構。堆疊結構包括一導電條紋。導電結構位在堆疊結構上方，並電性連接至導電條紋。導電結構與導電條紋根據一基軸之不同組對應點之間的距離不同。
根據另一實施例，提出一種積體電路的操作方法。積體電路包括一三維記憶體堆疊與一導電結構。三維記憶體堆疊包括鄰近的一虛置部分與一記憶體部分，各包括一堆疊結構、一介電層、一第一導電層與一第二導電層。堆疊結構包括一導電條紋。第一導電層藉由介電層電性絕緣於導電條紋。導電條紋的相對末端係分別電性連接至第二導電層與導電結構。第一導電層係配置在導電條紋的相對末端之間。操作方法包括以下步驟。提供
一第一電壓至虛置部分的導電結構。提供一第二電壓至虛置部分的第二導電層。第一電壓等於第二電壓。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
102‧‧‧堆疊結構
104‧‧‧介電層
106、106A、106B、106C、106D‧‧‧第一導電層
108‧‧‧第二導電層
110、210‧‧‧導電結構
112‧‧‧基底
114‧‧‧導電條紋
116‧‧‧介電條紋
118‧‧‧導電梯
119‧‧‧導電插塞
120、220‧‧‧導電線
122‧‧‧導電板
124‧‧‧虛置部分
126‧‧‧記憶體部分
D1、D2、D3、D4‧‧‧距離
第1圖為根據一實施例之積體電路的示意圖。
第2圖為根據一實施例之積體電路的示意圖。
第3圖為根據一實施例之積體電路的上視圖。
第4圖為根據一實施例之積體電路的上視圖。
第5圖為根據一比較例之積體電路的示意圖。
第1圖為根據一實施例之積體電路的示意圖。積體電路包括三維(3D)記憶體堆疊，其包括堆疊結構102、介電層104、第一導電層106A、106B、106C、106D與第二導電層108。積體電路也包括導電結構110。
請參照第1圖，不同排(例如往Z方向延伸)的堆疊結構102係互相分開地配置在基底112上。堆疊結構102各包括數個交錯堆疊且為直條狀的導電條紋114與介電條紋116。介電條紋116類似於導電條紋114，為直條狀連續延伸的結構，而為了清楚表示實施例之積體電路的結構，第1圖並未繪示出介電條紋116介於第一導電層106A、106B、106C、106D與第二導電層
108之間的部分。
導電條紋114的相對末端是分別電性連接至導電結構110與第二導電層108。導電條紋114的相對末端之間的第一導電層106A、106B、106C、106D係藉由介電層104電性絕緣於導電條紋114。延伸方向(例如X方向)彼此平行之不同頁(page)的第一導電層106A、106B、106C、106D與第二導電層108可藉由介電結構(未顯示)彼此分開。
導電結構110位在堆疊結構102上方，並藉由導電梯118與導電插塞(plug)119電性連接至導電條紋114。於此例中，導電結構110包括互相分開的導電線120，其電性連接至不同排之堆疊結構102相同階層的導電條紋114。導電條紋114具有如第1圖所示的鋸齒狀或階梯狀，或其他合適的形狀。
一實施例中，堆疊結構102的導電條紋114係用作位元線(BL)。配置在堆疊結構102之側壁上且鄰近導電梯118的第一導電層106A係用作串接選擇線(SSL)，其中可藉由提供至第一導電層106A電壓，來控制鄰近的導電條紋114為選擇(selected)狀態(或開啟狀態)、或為未選擇(unselected)狀態(或關閉狀態)。遠離導電梯118的第二導電層108係用作共同源極線(common source line；CSL)，電性連接至不同排之堆疊結構102的導電條紋114。鄰近第二導電層108的第一導電層106D係用作接地選擇線(GSL)。第一導電層106A與第一導電層106D之間的第一導電層106B、106C係用作字元線(WL)。
實施例的第一導電層106B、106C(WL)的頁數、堆疊結構102的排數、導電條紋114的階層數、導電線120等並不限於如第1圖所示的數目，可視實際狀況分別設計成更多或更少的數目。實施例中，導電材料可包括金屬、多晶矽、金屬矽化物、或其他合適的材料。介電材料可包括氧化物或矽化物，例如氧化矽、氮化矽、或氮氧化矽，或其他合適的材料。
第2圖繪示根據一實施例之積體電路的示意圖，其與第1圖的差異說明如下。導電結構110包括導電板122，其長軸的延伸方向不平行於各個堆疊結構102(或導電條紋114)的延伸方向。導電板122電性連接至不同個堆疊結構102之相同階層的導電條紋114，並同時電性連接至各個堆疊結構102之不同階層的該些導電條紋114。
請參照第3圖，其為根據一實施例之積體電路的上視圖，其中，為求簡潔，僅繪示出導電條紋114、第一導電層106與導電結構110。導電結構110包括互相分開的導電板122與導電線120，其配置在同一階層(例如第三階金屬層(M3))。第一導電層106與第二導電層108(第1圖)的延伸方向(例如X方向)係與堆疊結構102(第1圖)之導電條紋114的延伸方向(例如Z方向)彼此交錯。
三維記憶體堆疊包括鄰近的虛置部分124與記憶體部分126。一實施例中，舉例來說，虛置部分124是配置在記憶體部分126之間。記憶體部分126與鄰近的虛置部分124的導電
條紋114係電性連接至導電結構110的導電線120，此部分的三維記憶體堆疊類似第1圖所示的結構。遠離記憶體部分126的虛置部分124其導電條紋114係電性連接至導電結構110的導電板122，此部分的三維記憶體堆疊類似第2圖所示的結構。一實施例中，虛置部分124與記憶體部分126是共用單一個第二導電層108(或共同源極線)(第1圖、第2圖)。
實施例中，導電結構110與導電條紋114的延伸方向互不平行，或者積體電路配置有虛置部分124，藉此補償(compensate)不同的位元結構(例如第1圖之導電梯118的上表面面積)造成的電容差異，並使得積體電路具有較平均的感應電容。舉例來說，從第3圖所示的上視圖來看，導電線120係從末端部分往中間部分逐漸遠離其電性連接的導電條紋114。導電板122的長邊緣係從末端部分往中間部分逐漸遠離其電性連接的最邊緣排的導電條紋114。或者，導電結構110與導電條紋114之相對的二末端所定義的一基軸之不同對應點之間的垂直距離彼此不同。舉例來說，導電板122與最靠近之導電條紋114之相對二末端所定義的基軸S1(例如平行Z軸)上之不同對應點之間的垂直距離(例如距離D1大於距離D2)彼此不同。或者，導電線120與由另一條導電條紋114之相對二末端所定義的基軸S2(例如平行Z軸)上之不同對應點之間的垂直距離(例如距離D3大於距離D4)彼此不同。
實施例中，積體電路的操作方法包括程式化、讀取
及抹除三維記憶體堆疊的記憶體部分126(第3圖)。在操作記憶體部分126的過程中，係提供第一電壓至虛置部分124的導電結構110，並提供第二電壓至虛置部分124的第二導電層108(第1圖)，其中第一電壓等於第二電壓。
請同時參照第1圖至第3圖。舉例來說，程式化記憶體部分126的方法包括以下步驟。提供一電壓(例如0V)至導電線120。提供一電壓至第一導電層106A(串接選擇線)，以選擇(或開啟)導電條紋114。提供一通過電壓(Vpass)或程式化電壓(Vpgm)至不同頁的第一導電層106B、106C(字元線)。提供一電壓至第一導電層106D(接地選擇線)，以關閉導電條紋114。提供一電壓(例如電源電壓Vcc)至第二導電層108(共同源極線)。
在對記憶體部分126進行程式化步驟的同時，係不對虛置部分124進行程式化，方法說明如下。提供相同的(第一)電壓(例如電源電壓Vcc)至虛置部分124的第一導電層106A與導電結構110(導電線120或導電板122)。一實施例中，舉例來說，虛置部分124的第一導電層106A與導電條紋114鄰近導電結構110的部分係藉由一導電元件(例如金屬層，未顯示)短接，因此可以(來自導電結構110的)一共用(第一)電壓同時提供至第一導電層106A與導電條紋114。虛置部分124的第一導電層106B、106C(字元線)係與記憶體部分126共用，因此提供的電壓相同於記憶體部分126。提供相同的(第二)電壓(例如電源電壓Vcc)至虛置部分124的第一導電層106D與第二導電層108。一實施例中，舉例
來說，虛置部分124的第一導電層106D與第二導電層108係藉由一導電元件(例如金屬層，未顯示)短接，因此可以一共用(第二)電壓同時提供至第一導電層106D與第二導電層108。
讀取記憶體部分126的方法包括以下步驟。提供一電壓(例如1V)至導電線120。提供一電壓(例如電源電壓Vcc)至第一導電層106A(串接選擇線)，以開啟導電條紋114。提供一通過電壓(Vpass)至第一導電層106B、106C(字元線)。提供一電壓(例如電源電壓Vcc)至第一導電層106D(接地選擇線)，以開啟導電條紋114。提供一電壓(例如接地)至第二導電層108(共同源極線)。
在對記憶體部分126進行讀取步驟的同時，係不對虛置部分124進行感測，方法說明如下。提供相同的(第一)電壓(例如0V)至虛置部分124的第一導電層106A與導電結構110(導電線120或導電板122)。提供相同的(第二)電壓(例如0V，或接地)至虛置部分124的第一導電層106D與第二導電層108。
抹除記憶體部分126的方法包括以下步驟。提供一電壓(例如14V)至導電線120。提供一電壓至第一導電層106A(串接選擇線)，以開啟導電條紋114。提供一電壓(例如0V)至第一導電層106B、106C(字元線)。提供一電壓至第一導電層106D(接地選擇線)，以開啟導電條紋114。提供一電壓(例如14V)至第二導電層108(共同源極線)。
在對記憶體部分126進行抹除步驟的同時，係對虛置部分124進行抹除，方法說明如下。提供相同的抹除偏壓(erasing
bias)(例如14V)至虛置部分124的第一導電層106A與導電結構110(導電線120或導電板122)。提供相同的(第二)電壓(例如14V，或接地)至虛置部分124的第一導電層106D與第二導電層108。
第4圖為根據一實施例之積體電路的上視圖，其第3圖的差異說明如下。第一導電層106的延伸方向(例如X方向)係與導電線120的延伸方向(例如Z方向)彼此交錯。堆疊結構102的導電條紋114具有鋸齒狀或階梯狀，且延伸方向不平行於導電線120。
第5圖繪示一比較例的積體電路，其與實施例之積體電路的差異在於，導電結構210係為延伸方向平行於導電條紋114的導電線220。相較於比較例，本揭露的實施例(導電結構110與導電條紋114延伸方向互不平行)具有較平均的感應電容。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102‧‧‧堆疊結構
104‧‧‧介電層
106A、106B、106C、106D‧‧‧第一導電層
108‧‧‧第二導電層
110‧‧‧導電結構
112‧‧‧基底
114‧‧‧導電條紋
116‧‧‧介電條紋
118‧‧‧導電梯
119‧‧‧導電插塞
120‧‧‧導電線
Claims (10)
- 一種積體電路，包括：一堆疊結構，包括一導電條紋，該導電條紋具有相對的二末端，以及由該二末端所定義的一基軸；以及一導電結構，位在該堆疊結構上方，並電性連接至該導電條紋，其中該導電結構與該基軸之複數個對應點之間的複數個垂直距離彼此不同。
- 如申請專利範圍第1項所述之積體電路，其中該導電結構與該導電條紋的延伸方向互不平行。
- 如申請專利範圍第1項所述之積體電路，其中該導電結構包括：數個導電線；以及一導電板，配置在該些導電線之間，其中該導電板與該些導電線互相分開且皆配置在同一階層。
- 如申請專利範圍第1項所述之積體電路，其中該導電結構包括一導電板，該導電板與該基軸之該些對應點之間的複數個垂直距離彼此不同。
- 如申請專利範圍第1項所述之積體電路，包括數個該堆疊結構，各包括互相分開的數個該導電條紋，其中該導電結構包括一導電板，電性連接至不同個該些堆疊結構之相同階層的該些導電條紋，並同時電性連接至各該些堆疊結構之不同階層的該些導電條紋。
- 如申請專利範圍第1項所述之積體電路，其中該導電結構包括一導電線，該導電線與該基軸之該些對應點之間的複數個垂直距離彼此不同。
- 如申請專利範圍第1項所述之積體電路，包括數個該堆疊結構，各包括互相分開的數個該導電條紋，其中該導電結構包括一導電線，電性連接至不同個該些堆疊結構之相同階層的該些導電條紋。
- 如申請專利範圍第1項所述之積體電路，包括一三維記憶體堆疊，包括：該堆疊結構；一介電層；一接地選擇線(GSL)；一共同源極線(common source line；CSL)；以及一串接選擇線，配置在該堆疊結構的側壁上，並藉由該介電層分開於該堆疊結構的該導電條紋，其中該接地選擇線藉由該介電層電性絕緣於該堆疊結構的該導電條紋，其中該接地選擇線與該導電條紋彼此交錯，該接地選擇線與該共同源極線係互相短接，該串接選擇線與該導電條紋係互相短接。
- 一種積體電路的操作方法，其中該積體電路包括：一三維記憶體堆疊，包括鄰近的一虛置部分與一記憶體部分，各包括： 一堆疊結構，包括一導電條紋；一介電層；一第一導電層，藉由該介電層電性絕緣於該導電條紋；以及一第二導電層；以及一導電結構，其中該導電條紋的相對末端係分別電性連接至該第二導電層與該導電結構，該第一導電層係配置在該導電條紋的該些相對末端之間；該操作方法包括：提供一第一電壓至該虛置部分的該導電結構；以及提供一第二電壓至該虛置部分的該第二導電層，其中該第一電壓等於該第二電壓。
- 如申請專利範圍第9項所述之積體電路的操作方法，更包括程式化、讀取及抹除該三維記憶體堆疊的該記憶體部分，其中在該程式化、該讀取與該抹除的過程中，該第一電壓等於該第二電壓。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW102137081A TWI506765B (zh) | 2013-10-15 | 2013-10-15 | 積體電路及其操作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW102137081A TWI506765B (zh) | 2013-10-15 | 2013-10-15 | 積體電路及其操作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201515195A TW201515195A (zh) | 2015-04-16 |
| TWI506765B true TWI506765B (zh) | 2015-11-01 |
Family
ID=53437743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW102137081A TWI506765B (zh) | 2013-10-15 | 2013-10-15 | 積體電路及其操作方法 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI506765B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201232705A (en) * | 2011-01-18 | 2012-08-01 | Macronix Int Co Ltd | Semiconductor structure and manufacturing method and operating method for the same |
| TW201301446A (zh) * | 2011-06-23 | 2013-01-01 | Macronix Int Co Ltd | 具有二極體在記憶串中的三維陣列記憶體結構 |
| TW201336053A (zh) * | 2012-02-16 | 2013-09-01 | Macronix Int Co Ltd | 半導體結構及其製造方法 |
-
2013
- 2013-10-15 TW TW102137081A patent/TWI506765B/zh active
Patent Citations (3)
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