TWI524381B - 半導體結構及其製造方法 - Google Patents

Description

半導體結構及其製造方法

本發明係有關於半導體結構及其製造方法，特別係有關於3D堆疊記憶體結構及其製造方法。

記憶裝置係使用於許多產品之中，例如MP3播放器、數位相機、電腦檔案等等之儲存元件中。隨著應用的增加，對於記憶裝置的需求也趨向較小的尺寸、較大的記憶容量。因應這種需求，係需要製造高元件密度的記憶裝置。

由於裝置臨界尺寸已經降低到技術之極限，因此設計者們開發一種提高記憶裝置密度的方法係使用三維堆疊記憶裝置，藉以達成更高的記憶容量，同時降低每一位元之成本。然而，此種記憶裝置複雜的結構也使得製造方法變得複雜。此外，操作性係受到設計的限制。

提供一種半導體結構的製造方法。方法包括以下步驟。於基底上形成排列的半導體單元。於半導體單元上形成材料層。於半導體單元上形成第一圖案化遮罩層。第一圖案化遮罩層具有遮罩開口對應半導體單元的一部分並露出材料層。移除遮罩開口露出的部分材料層，留下材料層位於遮罩開口露出之各個半導體單元之側壁上的部分以形成間隙壁結構。

提供一種半導體結構的製造方法。方法包括以下步 驟。於基底上形成延伸在鄰近之第一區與第二區中的半導體單元。於半導體單元上形成材料層。於半導體單元上形成圖案化遮罩層。圖案化遮罩層具有遮罩開口對應第一區中的半導體單元並露出材料層。移除遮罩開口露出的部分材料層，留下材料層位於遮罩開口露出之所有半導體單元之側壁上的部分以形成間隙壁結構。位在不同個半導體單元之側壁上的間隙壁結構係完全分開。

提供一種半導體結構。半導體結構包括基底、半導體單元與間隙壁結構。半導體單元係排列在基底上。間隙壁結構形成在一區域中所有的半導體單元的側壁上。位在不同個半導體單元之側壁上的間隙壁結構係完全分開。

下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

第1A圖至第9B圖繪示根據一實施例之半導體結構的製造方法。請參照第1A圖，半導體單元102係排列在基底104上。半導體單元102可以長條狀延伸在鄰近的(或不重疊的)第一區106與第二區108中。半導體單元102位在第一區106沿著AB線繪製的剖面圖與位在第二區108沿著CD線繪製的剖面圖可如第1B圖所示。

請參照第1B圖，半導體單元102可包括交錯形成在基底104上的導電條紋110與介電條紋112。可在介電條紋112最頂的一個上形成蓋層114。蓋層114的材質可包括介電材料。於一實施例中，舉例來說，蓋層114的材質可包括氮化物或氧化物，例如氮化矽、氧化矽、或其他合 適的材料。介電結構116可形成在導電條紋110、介電條紋112與蓋層114上。舉例來說，介電結構116可包括介電層118、120、122。在介電結構116為ONO結構的例子中，介電層118、122可為氧化物例如氧化矽，且介電層120可為氮化物例如氮化矽。於其他實施例中，介電結構116可為單一個介電層(未顯示)，包括氧化物例如氧化矽。介電結構116也可使用其他合適的薄膜配置。半導體單元102的導電條紋110可電性連接至位元線接觸墊124與源極線126(第1A圖)。

請參照第2A圖，在位於第二區108的基底104與半導體單元102上形成排列的導電層128。半導體單元102與導電層128可相互交錯設置。在此步驟，半導體結構在第二區108沿著CD線的剖面圖可如第2B圖所示。導電層128的材質可包括金屬、多晶矽、金屬矽化物例如矽化鎢，或其他合適的材料。

請參照第3A圖，在位於第一區106與第二區108中的基底104、半導體單元102與導電層128上形成遮罩層130。在此步驟，半導體結構在第一區106沿著AB線的剖面圖可如第3B圖所示。

請參照第4A圖，移除部分的遮罩層130以形成第一圖案化遮罩層132。第一圖案化遮罩層132具有遮罩開口134對應第一區106，露出第一區106中的半導體單元102、基底104。第一圖案化遮罩層132覆蓋位於第二區108中的基底104、半導體單元102與導電層128。在此步驟，半導體結構在第一區106沿著AB線的剖面圖可如第 4B圖所示。

請參照第5A圖，在第一圖案化遮罩層132之遮罩開口134露出的基底104與半導體單元102上形成材料層136。換句話說，遮罩開口134係露出材料層136。於實施例中，材料層136包括導電材質包括金屬、多晶矽、金屬矽化物等適合的材料。在此步驟，半導體結構在第一區106沿著AB線的剖面圖可如第5B圖所示。

請參照第6A圖，移除遮罩開口134露出的部分材料層136，留下位於遮罩開口134露出之半導體單元102之側壁上、以及對應遮罩開口134之側壁的材料層138。請參照第6B圖，其係沿第6A圖中的AB線繪製，換句話說，於此步驟中，材料層136移除掉的部分包括位在兩個相鄰近半導體單元102之間之基底104上的部分以及位在半導體單元102之上表面上的部分。於實施例中，留下的材料層138係具有環形狀，如第6A圖所示。此移除步驟可包括利用第一圖案化遮罩層132作為蝕刻遮罩的蝕刻步驟。於實施例中，可利用非等向性蝕刻方法來移除材料層136以得到如第6A圖、第6B圖所示的材料層138。

請參照第7A圖，於第一圖案化遮罩層132之遮罩開口134露出的材料層138與半導體單元102上形成第二圖案化遮罩層140。在此步驟，半導體結構在第一區106沿著AB線的剖面圖可如第7B圖所示。

請參照第8A圖，移除材料層138未被第二圖案化遮罩層140覆蓋的部分，留下的材料層係形成間隙壁結構142。然後，移除第一圖案化遮罩層132與第二圖案化遮 罩層140。在此步驟，半導體結構在第一區106沿著AB線的剖面圖可如第8B圖所示。間隙壁結構142位在第一區106中半導體單元102的相對兩側壁上。換句話說，間隙壁結構142係位在第一區106中導電條紋110與介電條紋112之相對兩側壁上的介電結構116上。在同一個半導體單元102之相對兩側壁上的間隙壁結構142係互相分開。再者，位在不同個半導體單元102之側壁上的間隙壁結構142係互相分開。

請參照第9A圖與第9B圖，在間隙壁結構142與半導體單元102上形成接觸結構144。接觸結構144可由導電材料形成，舉例來說，包括金屬例如金、銀、銅等，或其他合適的材料。

實施例雖然以三維(3D)垂直閘極NAND快閃記憶體示現，然本揭露並不限於此，實施例的概念可應用在其他種類的裝置上。

於實施例中，舉例來說，被介電條紋112隔開的導電條紋110係用作位元線。位在第二區108中之導電層128最靠近源極線126的一個係用作接地選擇線GSL，其他則係用作字元線(WL)。位在第一區106中的間隙壁結構142可用作閘極，例如串列選擇線(SSL)。位在第一區106之半導體單元102與其側壁上的間隙壁結構142可視為條紋選擇電晶體(string select transistor)，其中可藉由提供至間隙壁結構142的偏壓來控制關閉條紋選擇電晶體以關閉未被選擇的NAND條紋頁，或控制開啟條紋選擇電晶體以開啟被選擇的NAND條紋頁。

於實施例中，位在半導體單元102之側壁上的間隙壁結構142係以自對準的方法形成，因此其精確性不會受到微影極限的限制，製造方法簡單、成本低。根據實施例的製造方法，即使半導體單元102之間的間隙非常的狹小，及/或間隙的深寬比非常的大，仍可以精確地在不同的半導體單元102上形成相互分開的間隙壁結構142(即彼此間不會相互接觸、橋接)。因此間隙壁結構142可以形成在所有半導體單元102的同一側，例如靠近位元線接觸墊124的第一區106中(如第9A圖所示)，而不必受到微影極限的限制以錯開的方式形成在半導體單元102相對的兩側，如第22圖所示條紋選擇電晶體之間距係為半導體單元102之間距的兩倍。因此，實施例之快閃記憶體陣列可形成具有高的單元陣列密度、操作效能、及產品良率。

第10圖至第15圖繪示根據另一實施例之半導體結構的製造方法。

請參照第10圖，在如第1A圖所示的結構上形成第一圖案化遮罩層132。第一圖案化遮罩層132具有遮罩開口134對應第一區106，露出第一區106中的半導體單元102、基底104。第一圖案化遮罩層132覆蓋位於第二區108中的基底104與半導體單元102。在此步驟，半導體結構在第一區106沿著AB線的剖面圖可類似第4B圖。

請參照第11圖，在第一圖案化遮罩層132之遮罩開口134露出的基底104與半導體單元102上形成材料層136。換句話說，遮罩開口134係露出材料層136。於實施例中，材料層136包括導電材質包括金屬、多晶矽、金屬 矽化物等適合的材料。在此步驟，半導體結構在第一區106沿著AB線的剖面圖可類似第5B圖。

請參照第12圖，移除遮罩開口134露出的部分材料層136，留下位於遮罩開口134露出之半導體單元102之側壁上、以及對應遮罩開口134之側壁的材料層138。於實施例中，留下的材料層138係具有環形狀。此移除步驟可包括利用第一圖案化遮罩層132作為蝕刻遮罩的蝕刻步驟。於實施例中，可利用非等向性蝕刻方法來移除材料層136。在此步驟，半導體結構在第一區106沿著AB線的剖面圖可類似第6B圖。

請參照第13圖，於第一圖案化遮罩層132之遮罩開口134露出的材料層138與半導體單元102上形成第二圖案化遮罩層140。在此步驟，半導體結構在第一區106沿著AB線的剖面圖可類似第7B圖。

請參照第14圖，移除材料層138未被第一圖案化遮罩層132、第二圖案化遮罩層140覆蓋的部分，留下的材料層係形成間隙壁結構142。然後，移除第一圖案化遮罩層132與第二圖案化遮罩層140。間隙壁結構142位在第一區106中半導體單元102的相對兩側壁上。在同一個半導體單元102之相對兩側壁上的間隙壁結構142係互相分開。再者，位在不同個半導體單元102之側壁上的間隙壁結構142係互相分開。在此步驟，半導體結構在第一區106沿著AB線的剖面圖可類似第8B圖。

請參照第15圖，然後，在位於第二區108的基底104與半導體單元102上形成排列的導電層128。半導體單元 102與導電層128可相互交錯設置。導電層128的材質可包括金屬、多晶矽、金屬矽化物例如矽化鎢，或其他合適的材料。

於實施例中，位在半導體單元102之側壁上的間隙壁結構142係以自對準的方法形成，因此其精確性不會受到微影極限的限制，製造方法簡單、成本低。根據實施例的製造方法，即使半導體單元102之間的間隙非常的狹小，及/或間隙的深寬比非常的大，仍可以精確地在不同的半導體單元102上形成相互分開的間隙壁結構142。因此，實施例之快閃記憶體陣列可形成具有高的單元陣列密度、操作效能、及產品良率。

第16圖至第18圖繪示根據另一實施例之半導體結構的製造方法。

請參照第16圖，在如第1A圖所示的結構上覆蓋材料層146。在此步驟，半導體結構在第一區106沿著AB線的剖面圖與在第二區108沿著CD線的剖面圖可類似第5B圖。

請參照第17圖，在如第16圖所示的結構上形成第一圖案化遮罩層132。第一圖案化遮罩層132具有遮罩開口134對應第一區106，露出第一區106中的材料層146。第一圖案化遮罩層132覆蓋位於第二區108中的材料層146。在此步驟，半導體結構在第一區106沿著AB線的剖面圖與在第二區108沿著CD線的剖面圖可類似第5B圖。

請參照第18圖，移除部分材料層146以形成間隙壁結構142。此步驟類似第6A圖、第7A圖、與第8A圖的 概念，或類似第12圖、第13圖、與第14圖的概念，於此不再贅述。在此步驟，半導體結構在第一區106沿著AB線的剖面圖可類似第8B圖。在形成間隙壁結構142之後，可移除第一圖案化遮罩層132、第二圖案化遮罩層140以露出下方的材料層146。然後，可移除部分的材料層146以在第二區108中形成排列的導電層128，如第8A圖所示的結構。然後，可在間隙壁結構142與半導體單元102上形成接觸結構144，以形成如第9A圖、第9B圖所示的結構。

於實施例中，位在半導體單元102之側壁上的間隙壁結構142係以自對準的方法形成，因此其精確性不會受到微影極限的限制，製造方法簡單、成本低。根據實施例的製造方法，即使導電單元之間的間隙非常的狹小，及/或間隙的深寬比非常的大，仍可以精確地在不同的半導體單元102上形成相互分開的間隙壁結構142。因此，實施例之快閃記憶體陣列可形成具有高的單元陣列密度、操作效能、及產品良率。

在其他實施例中，位在第一區106與第二區108的半導體單元102可具有不同的結構。

舉例來說，如第4A圖、第10圖所示的遮罩層130移除步驟可以介電結構116中的氮化物介電層120用作蝕刻停止層，並在遮罩層130移除之後移除氮化物介電層120(即用作犧牲層)，因此在第一區106中形成如第19圖(沿第一區106的AB線繪製)所示的結構，其中係露出氧化物介電層118。再經過後續的製程到如第6A圖、第12 圖所示的材料層136移除步驟，在此步驟中可以氮化物或氧化物的蓋層114係用作蝕刻停止層，因此會形成如第20圖(沿第一區106的AB線繪製)所示的結構。這些實施例中，最後可以形成如第21圖(沿第一區106)的AB線繪製)所示的半導體結構。在一些實施例中，半導體結構在第二區108沿CD線具有第2B圖所示的結構。這樣的概念亦可延伸至如第16圖至第18圖所示的實施例中。

實施例雖然以三維(3D)垂直閘極NAND快閃記憶體示現，然本揭露並不限於此，實施例的概念可應用在其他種類的裝置上。

實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102‧‧‧半導體單元

104‧‧‧基底

106‧‧‧第一區

108‧‧‧第二區

110‧‧‧導電條紋

112‧‧‧介電條紋

114‧‧‧蓋層

116‧‧‧介電結構

118、120、122‧‧‧介電層

124‧‧‧位元線接觸墊

126‧‧‧源極線

128‧‧‧導電層

130‧‧‧遮罩層

132‧‧‧第一圖案化遮罩層

140‧‧‧第二圖案化遮罩層

134‧‧‧遮罩開口

136、138、146‧‧‧材料層

142‧‧‧間隙壁結構

144‧‧‧接觸結構

第1A圖至第9B圖繪示根據一實施例之半導體結構的製造方法。

第10圖至第15圖繪示根據另一實施例之半導體結構的製造方法。

第16圖至第18圖繪示根據另一實施例之半導體結構的製造方法。

第19圖至第21圖繪示根據另一實施例之半導體結構的製造方法。

第22圖繪示根據一比較例之半導體結構的上視圖。

102‧‧‧半導體單元

106‧‧‧第一區

108‧‧‧第二區

124‧‧‧位元線接觸墊

126‧‧‧源極線

128‧‧‧導電層

142‧‧‧間隙壁結構

144‧‧‧接觸結構

Claims (10)

1. 一種半導體結構的製造方法，包括：於一基底上形成排列的數個半導體單元；於該些半導體單元上形成一材料層；於該些半導體單元上形成一第一圖案化遮罩層，該第一圖案化遮罩層具有一遮罩開口對應該些半導體單元的一部分並露出該材料層；以及移除該遮罩開口露出的部分該材料層，留下該材料層位於該遮罩開口露出之各該些半導體單元之側壁上的部分以形成數個間隙壁結構。
2. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該半導體結構包括鄰近的一第一區與一第二區，各該些半導體單元係延伸在該第一區與該第二區，該第一圖案化遮罩層的該遮罩開口係對應該第一區，該第一圖案化遮罩層係覆蓋該第二區。
3. 如申請專利範圍第1項所述之半導體結構的製造方法，更包括於該基底與該些半導體單元上形成排列的數個導電層，其中該些半導體單元與該些導電層係相互交錯設置。
4. 如申請專利範圍第3項所述之半導體結構的製造方法，其中該些間隙壁結構係在該些導電層之前或之後形成。
5. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該些半導體單元、該第一圖案化遮罩層、與該材料層係依序形成，然後，移除該材料層。
6. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該些半導體單元、該材料層、與該第一圖案化遮罩層係依序形成，然後，移除該材料層。
7. 如申請專利範圍第1項所述之半導體結構的製造方法，更包括：形成一第二圖案化遮罩層於該些間隙壁結構上；以及將該材料層未被該第二圖案化遮罩層覆蓋的部分移除。
8. 如申請專利範圍第1項所述之半導體結構的製造方法，其中移除該材料層的步驟包括利用該第一圖案化遮罩層作為蝕刻遮罩來進行蝕刻步驟，以移除部分該材料層，留下該材料層對應該遮罩開口之側壁的部分與位於該些半導體單元之該些側壁上的部分。
9. 如申請專利範圍第8項所述之半導體結構的製造方法，其中該材料層對應該遮罩開口之該側壁的該部分與位在該些半導體單元之該些側壁上的該些部分係具有環形狀。
10. 一種半導體結構，包括：一基底；數個半導體單元，排列在該基底上；以及數個間隙壁結構，形成在一區域中所有該些半導體單元的側壁上，該些間隙壁結構包括一導電材質，其中位在不同個該些半導體單元之該些側壁上的該些間隙壁結構係完全分開。