CN105097816B - 集成电路、多层装置的结构及其制造方法 - Google Patents

集成电路、多层装置的结构及其制造方法 Download PDF

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Abstract

本发明公开了一种集成电路、多层装置的结构及其制造方法。该多层装置的结构包括：一基板；N个梯级，位于该基板上，这些梯级自该基板在一第一水平的一表面，延伸到该基板在一第二水平的一表面，其中N为大于或等于1的整数；有源层与绝缘层交错的一叠层，该叠层位于该基板上，该叠层包括多个次叠层，这些次叠层与该N个梯级对应设置以分别形成接触区域，这些接触区域位于设置在一共享水平的这些次叠层；以及多个导体，位于这些接触区域，且这些导体分别连接至各该次叠层的这些有源层的降落区域。

Description

集成电路、多层装置的结构及其制造方法
技术领域
本发明关于用于多层集成电路中的层间连接器及其类似物，包括高密度的三维(three-dimensional，3D)存储器装置，尤其是一种集成电路、多层装置的结构及其制造方法。
背景技术
制造高密度存储器装置时，集成电路每单位面积的数据量可为一关键因子。因此，随着存储器设备的临界尺寸接近光刻(lithographic)技术的限制，为实现更大的储存密度以及更低的每位成本，叠层多阶或多层存储单元的技术已经被提出。
例如，Lai，et al.“A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory，”IEEE Int’l Electron Devices Meeting，11-13 Dec.2006；以及Jung et al.，“Three Dimensionally Stacked NAND Flash Memory Technology UsingStacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nmNode，”IEEE Int’l Electron Devices Meeting，11-13 Dec.2006.，上述两篇文献提及应用在电荷捕捉存储器中的薄膜晶体管技术。
此外，在Johnson et al.，“512-Mb PROM With a Three-Dimensional Array ofDiode/Anti-fuse Memory Cells，”IEEE J.of Solid-State Circuits，Vol.38，No.11，Nov.2003.此篇文献中已揭露将交叉点阵列技术应用于反熔丝存储器中。另外亦可参照美国专利案U.S.Patent No.7,081,377to Cleeves entitled“Three-Dimensional Memory.”的内容。
另一种在电荷捕捉存储器技术中提供垂直与非门(NAND)单元的结构，叙述在“Novel 3-D Structure for Ultra-High Density Flash Memory with VRAT and PIPE，”by Kim et al.，2008 Symposium on VLSI Technology Digest of Technical Papers；”17-19 June 2008；pages 122-123.此篇文献中。
在三维(three-dimensional，3D)叠层存储器装置中，用以耦接存储单元的底层至译码电路及其类似物的导电内连接器穿过顶层。使用内连接器的成本随着光刻步骤的数量而增加。Tanaka et al.，“Bit Cost Scalable Technology with Punch and PlugProcess for Ultra High Density Flash Memory，”2007 Symposium on VLSITechnology Digest of Technical Papers；12-14June 2007；pages 14-15是叙述其中一种减少光刻步骤的方法。
相关技术正在开发，以减少在每个接触层确立接点所需的光刻掩模数。举例来说，U.S.Patent No.8,598,023以及U.S.Patent No.8,383,512揭露了何者可被称为二元总和系统，其中二元总和系统用于形成层间连接器，层间链接器延伸至有源层与绝缘层交错的叠层内的导电层。详细内容可参考此两件专利，在此段落不再覆述。此外，三元和四元总和工艺也在发展当中。
在一个二元总和系统刻蚀工艺中，可使用M个刻蚀掩模建立至2M个有源层的层间连接器。此外，在其他例子中，M个刻蚀掩模可以用来建立至NM个导电层的层间连接器，N为大于或等于3的整数。因此，当N等于3时，形成连接到在27个导电层上降落区域的层间连接器，只需要3个刻蚀掩模。这是透过刻蚀，微调(trimming)刻蚀掩模，接着再使用微调后的刻蚀掩模完成。N的选择表示各刻蚀掩模微调的次数，N＝3时有1个微调步骤，N＝4时有2个微调步骤，依此类推。因此，有一个初始的刻蚀步骤，微调步骤，每一个微调步骤后再有一个刻蚀步骤。N＝3时，上述工艺可称为三元系统。例如，四元系统中，N＝4表示2个微调步骤，3个掩模(M＝3)可用于在43个或64个导电层上的降落区域建立层间连接器，而4个掩模(M＝4)可用于在44个或256个导电层上的降落区域建立层间连接器。
也可使用其他能形成其所需层间连接器的工艺。然而，层数增加时可能产生限制，即使使用二元系统刻蚀，刻蚀步骤仍会增加，且所需通孔的深度亦增加。当深度更大时，每个层间连接器的布局面积会增加，产生工艺控制的问题。
因此，希望提供一种技术，能够提高多层集成电路内(例如是三维存储器)层间连接器的可靠度与制造成本。
发明内容
一种多层装置上阶梯状次叠层层间连接器结构，包括从第一水平的基板表面至第二水平的基板表面的N个梯级。有源层叠层与基板上的绝缘层交错，包括多个次叠层对应设置在N个梯级，以分别形成多个接触区域，次叠层设置在共同水平上。层间连接器通过接触区域内的导体形成，导体连接到各个次叠层内有源层的降落区域。层间连接器的最大深度等于或小于其中一个次叠层的厚度。
包括阶梯状次叠层层间连接器结构的三维集成电路和存储器装置描述于后。另外，形成阶梯状次叠层层间连接器的制造方法亦描述于后。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：
附图说明
图1绘示一个三维垂直栅极与非门闪存装置的透视图。
图2绘示另一种三维垂直通道与非门闪存装置的透视图。
图3为一个三维存储器的简化剖面图，其中存储器结构形成在半导体基板的凹坑中。
图4至图31绘示可用于形成阶梯状次叠层层间连接结构的工艺的各个阶段。
【符号说明】
102B、103B、104B、105B、112A、113A、114A、115A：位线接触垫
102、103、104、105、112、113、114、115：半导体线
109、119：SSL栅极结构
125-1～125-N：字线
126、127：接地选择线GSL
128：源极线
201：集成电路基板
210：叠层
220：半导体主件
230、250、261、262：连接元件
263：接触垫
240：半导体元件
260：参考导体
270：参考选择开关
271、272、273：层间连接器
280：交叉处
300：三维存储器装置
312：存储单元区域
314：垂直接触区域
318：外围区域
330：基板
400：绝缘材料层
401、410：上表面
402、402’、402”、425、425’、425”：掩模层
403、406、406’、426、428：线
404：侧表面
405：底面
407.0、407.1：级高
408：表面
420.0、420.7、421.0、421.7、422.0、422.7、440、441、460、461：层
420.0、420.2、420.4、420.6、421.0、421.2、421.4、421.6、422.0、422.2、422.4、422.6：有源层
420.1、420.3、420.5、421.1、421.3、421.5、422.1、422.3、422.5：绝缘层
442、462：光刻胶层
443、444、445、453、454、455、463～468：开口
470：刻蚀停止层
471：二氧化硅层
471”：氧化层
475：顶部区域
476：水平位置
480.1、480.3、480.5、480.7、481.1、481.3、481.5、481.7、482.1、482.3、482.5、482.7：接触开口
490.0、490.2、490.4、490.6、491.0、491.2、491.4、491.6、492.0、492.2、492.4、492.6：接触通孔
499：表面
500.0、500.2、500.4、500.6、501.0、501.2、501.4、501.6、502.0、502.2、502.4、502.6：层间连接器
SS(0)：第一次叠层
SS(1)：第二次叠层
SS(2)：第三次叠层
ML1、ML2、ML3：金属层
具体实施方式
本发明实施例配合图1至图31作详细描述。
图1为接触对应有源层的层间连接器包括接触垫的三维与非门(NAND)闪存装置的透视图。图1所示的装置包括阵列的有源层内有源线的叠层，与绝缘线交错。绝缘材料从图式中移除以暴露更多的结构。例如，在叠层内半导体线之间的绝缘材料，以及半导体线路的叠层之间的绝缘材料被移除。此结构在此描述为一个三维存储器阵列的例子，其可以在半导体基板上的一个凹陷区域或凹坑制造，并结合在半导体基板上凹坑之外的外围线路。一些实施例中，图1所示的结构不是基板上的凹坑制造。
其他的多层电路结构也可以使用本文描述的技术形成。
如图1所示的例子，多层阵列于一绝缘层上形成，且包含多个字线125-1WL到125-NWL与叠层共形。此些叠层包含多个平面内的半导体线112，113，114，115。在同一平面上的半导体线，通过位线接触垫(102B)以电性耦接方式相互连接。
位线接触垫112A、113A、114A、115A在图式的一端终止半导体线，例如半导体线112、113、114、115。如图所示，位线接触垫112A、113A、114A、115A被层间连接器电性连接至上覆图案化金属层(ML3)内的不同位线，以连接选择阵列中特定平面的译码线路。位线接触垫112A、113A、114A、115A如后所述，形成在阶梯状基板结构之上，也可在多个叠层被定义的同时图案化。
位线接触垫102B、103B、104B、105B在图式的另一端终止半导体线，如半导体线102、103、104、105。如图所示，位线接触垫102B、103B、104B、105B被层间连接器电性连接至上覆图案化金属层(ML3)内的不同位线，以连接选择阵列中特定平面的译码线路。位线接触垫102B、103B、104B、105B如后所述，形成在阶梯状基板结构之上，也可在多个叠层被定义的同时图案化。
任何给定的半导体线叠层与位线接触垫112A、113A、114A、115A，或是位线接触垫102B、103B、104B、105B中任一者连接，但并非同时连接两者。半导体线叠层具有二相反位向其中之一，二相反位向为位线端至源极线端位向，或源极线端到位线端位向。举例来说，半导体线叠层112、113、114、115具有位线端至源极线端位向，而半导体线叠层102、103、104、105具有源极线端至位线端位向。
半导体线叠层112、113、114、115的一端终止于位线接触垫112A、113A、114A、115A，另一端穿过SSL栅极结构119、接地选择线GSL 126、字线125-1WL～125-N WL、接地选择线GSL 127，并终止于源极线128。半导体线叠层112、113、114、115与位线接触垫叠层102B，103B，104B，105B并无连接。
半导体线的叠层102、103、104、105的一端终止于接触垫叠层102B、103B、104B、105B，另一端穿过SSL栅极结构109、接地选择线GSL 127、字线125-N WL～125-N1WL、接地选择线GSL 126，并终止于源极线(被本图的其他部分所掩盖)。半导体线的叠层102、103、104、105与接触垫叠层112A、113A、114A、115A并无连接。
一存储材料层沉积于半导体线112～115与102～105的表面及字线125-1WL～125-NWL交界处的界面区间(interface region)。接地选择线GSL 126与接地选择线GSL 127与叠层共形，和字线相似。
各个半导体线叠层的其中一端皆终止于位线接触垫而另外一端皆终止于源极线。举例来说，半导体线叠层112、113、114、115一端终止于接触垫112A、113A、114A、115A，且另一端终止于源极线128。
位线与串选择栅极结构形成于金属层ML1、ML2、ML3上。位线与一平面译码器(未绘示)在线路的外围区域耦接。串选择栅极结构与一串线路选择译码器(未绘示)在线路的外围区域耦接。
接地选择线GSL 126、127可在字线125-1WL～125-N WL被定义时同时图案化。接地选择装置形成于此些叠层的表面与接地选择线GSL 126、127的交界处。SSL栅极结构119与109可在字线125-1WL～125-N WL被定义的同一步骤图案化。串选择装置形成于此些叠层的表面与串选择(SSL)栅极结构119、109的交界处。这些装置与译码电路耦接，用以选择阵列中特定叠层内的串。
图2绘示另一种三维垂直通道与非门(NAND)闪存装置的透视图。存储器装置包括存储单元的与非门串的阵列，可以是双栅极垂直通道存储器阵列(double-gate verticalchannel，DGVC)。存储器装置包括集成电路基板201，以及与绝缘材料交错的多个导电层带叠层。叠层至少包括有源层带的底面(GSL)、多个有源层带的中间平面(WLs)，以及有源层带的顶面(SSLs)。举例来说，叠层210包括导电层带的底面(GSL)、多个导电层带的中间平面，范围自WL0～WLN-1，以及导电层带的顶面(SSLs)，其中N可为8、16、32、64依此类推。图式中是去除绝缘材料以显示额外结构。举例来说，位于叠层中导电层带之间，以及位于导电层带叠层之间的绝缘材料皆被去除。
在图2所示的例子中，多个位线结构正交排列于多个叠层之上，并具有与多个叠层共形的表面。多个位线结构包括叠层之间的内叠层半导体主件220，以及位于叠层之上且连接半导体主件220的连接元件230。
存储器装置包括位于叠层中多个中间接口(WLs)内，导电层带侧表面之间交叉处280的接口区域的存储元件，以及多个字线结构的内叠层半导体主件220。
参考导体260设置在导电层带的底面(GSL)与集成电路基板201之间。至少一参考线结构正交排列在多个叠层之上。参考线结构包括以参考导体260通讯的叠层中的内叠层半导体元件240，以及位于叠层210之上且连接半导体元件240的连接元件250。半导体元件240可具有比半导体主件220高的导电性。
存储器装置包括位于有源层带顶面的接口区域的串选择开关290，以及位于有源层带底面(GSL)的接口区域的参考选择开关270。
在图2所示的例子中，存储器装置更可包括耦接于多个叠层内导电层带的译码电路。译码电路可包括字线译码电路，以及耦接于多个叠层内导电层带顶面(SSLs)的串选择线译码电路。导电层带顶面中的串选择线是被串选择线译码电路独立耦接与控制。
中间平面(WLs)内的导电层带及底面(GSL)内的导电层带相互连接，以减少译码区域，进而降低存储器装置整体的尺寸。底面(SSL)内的导电层带是被独立译码，以使译码正确的位线。
存储器装置可包括连接元件，例如连接元件261、262，其连接中间平面(WL)的字线组；存储器装置也可包括层间连接器，例如层间连接器271、272，其耦接于连接元件261、262的降落区域与字线译码电路(未绘示)。降落区域(landing area)位于层间连接器的下表面与连接元件的上表面之间的接口区域。
在图2所示的例子中，用以连接多个中间平面中多层内的字线组的层间连接器(例如271、272)排列成一阶梯状结构，且层间连接器并连接于多个中间平面中两个不同层的降落区域。接触垫可以形成在如下述的一阶梯状基板结构之上。
阶梯状结构可形成于一垂直接触区域，且垂直接触区域接近存储单元单元阵列的一存储单元单元区域(例如图3标号312)与设置外围电路元件的一外围区域(例如图3标号318)的边界。垂直接触区域可包括接触垫261、262，以及层间连接器271、272。
存储器装置可包括接地连接线译码电路，其耦接于多个叠层中内导电层带的至少一底面(GSL)。存储器装置可包括接触垫，例如接触垫263，连接导电层带底面(GSL)，其连接导电层带底面(GSL)的接地选择线组；也可包括层间连接器，例如层间连接器273，其耦接于连接元件内的降落区域与接地选择线译码电路(未绘示)。
在图2所示的例子中，存储器装置包括第一重叠导电层(未绘示)，其连接于多个位线结构，第一重叠导电层包括耦接于感应电路的多个总体位线(global bit line)。存储器装置更包括第一重叠导电层(未绘示)，其连接于至少一个参考导体结构并耦接于参考电压源。
如图1和图2所示的三维存储器装置，以及其他包含有源层与绝缘层交错的叠层的三维存储器装置结构，包含外围电路的元件，以及本文所述有源线与绝缘线交错的叠层。外围电路元件可在集成电路装置的基板的一平坦表面制成，以控制装置的功能。在一些实施例中，叠层可在此平坦表面下的一个凹坑(pit)处制成。
叠层中的绝缘层可与其他层相同或不同。可使用的代表性绝缘材料，包括氧化硅、氮化硅、氮氧化硅、硅酸盐，或其他材料。可使用具有比二氧化硅介电常数小的低介电常数(low-k)材料，例如SiCHOx。亦可使用具有比二氧化硅的介电常数大的高介电材料(high-k)，例如HfOx、HfON、AlOx、RuOx、TiOx。
叠层中的导体或半导体层可与其它层相同或不同。可使用的代表性材料包括半导体(包括未掺杂和掺杂的多晶硅，掺杂剂如As、P、B)、半导体结构的组合物、硅化物(包括TiSi、CoSi)，氧化物半导体(包括InZnO、InGaZnO)，以及半导体和硅化物的组合。叠层的导电层也可以是金属、导电化合物，或包括Al、Cu、W、Ti、Co、Ni、TiN、TaN、TaAlN，和其他材料的组合。
图3为一个三维存储器装置300的简化剖面图，存储器装置300包括一存储单元区域312、一垂直接触区域314以及一外围区域318。存储单元区域312包括有源层与绝缘层交错的叠层，其中有源层包括图案化的半导体材料或导电材料，其可用作存储器中的位线或字线，绝缘层可包括介电材料。本例中，有源层和绝缘层设置在基板上的一凹陷区域，或一凹坑(pit)。垂直接触区域314包括排列为阶梯状次叠层的接触垫，以及连接存储单元区域312内的有源层至上覆金属层的层间连接器。隔离区域(未绘示)可将存储单元区域312和垂直接触区域314与外围区域318绝缘。外围区域318包括外围电路元件，外围电路元件包括译码电路，外围区域通过上覆金属层连接到存储单元区域312和垂直接触区域314的电路元件。
在图3的例子中，存储单元区域312和垂直接触区域314位于基板330内的一个凹坑。存储单元区域312可包括半导体线路112～115和102～105，SSL栅极结构119、109、接地选择线GSL 126、127、字线WL 125-1～125-N WL、接地选择线GSL 127、126，和源极线128，如图1所示。
垂直接触区域314可以包括位线接触垫102B、103B、104B、105B，和位线接触垫112A、113A、114A、115A，其连接至金属层ML1、ML2、ML3内的位线，如图1所示。请参照图2的存储器装置，垂直接触区域314可包括接触垫261、262，其连接中间平面(WL)内的字线组，垂直接触区域314可包括层间连接器在271、272，其耦接接触垫261、262的降落区域以及字线译码电路(未绘示)。在图2所示的存储器装置中，垂直接触区域314也可包括接触垫263，其连接导电层带底面(GSL)的接地选择线组，垂直接触区域314也可包括层间连接器273，和其耦接接触垫263内的降落区域以及接地选择线译码电路(未绘示)。
在外围区域318内的外围电路的元件可包括如图1及图2的存储器装置所描述的译码电路。上覆图案化的导体层(未绘示)，可连接接触区域内的层间连接器与外围区域内的电路。例如，图2所示存储器装置中的译码电路可包括字线译码电路、串选择线译码电路和接地选择线译码电路。外围电路的元件还可以包括控制器、电压产生器，地址产生器，指令译码器、栅极、图案化金属层，以及连接图案化金属层和其它元件的通孔。外围电路的元件可以用互补金属氧化物半导体(complementary metal-oxide-semiconductor)技术制造。
一平坦表面可形成在存储单元区域312、垂直接触区域314和外围区域318之上。图案化金属层可形成在平坦表面。在图1所示的存储器装置中，图案化金属层可包括金属层ML1、ML2、ML3。在图2所示的存储器装置中，图案化金属层可包括连接到多个位线结构的第一上覆导电层(未绘示)，以及连接到参考导体结构的第二上覆导电层(未绘示)。图案化的金属层可耦接外围区域318内的外围电路，以及存储单元区域312内的存储单元。图案化的金属层可耦接外围区域318内，外围电路的元件与垂直接触区域内的位线接触垫102B、103B、104B、105B以及112A、113A、114A、115A(图1)。图案化金属层可耦接外围区域318内外围电路的元件至垂直接触区域314内的层间连接器271、272、273(图2)。
图4至图31绘示制造阶梯状次叠层接触结构的阶段序列，其适用于图1至图3的结构。此外，阶梯状次叠层接触结构也可应用在任何多层电路。
图4至图31绘示可用于形成阶梯状次叠层接触结构的制造阶段。其余的工艺亦可用来制作。另外，在特定的例子中，以下绘示的阶段顺序可以改变。
图4绘示工艺的第一阶段，基板上具有一层，且阶梯状次叠层接触结构可在该层上形成。在这个例子中，基板包括一相对较厚的绝缘材料层400，绝缘材料例如是二氧化硅。也可以使用其它材料，包括其它绝缘体、半导体等。层400可形成在半导体晶圆的一表面499上。一些例子中，如图3所示，表面499位于一个凹坑内。如图4所示，层400具有上表面401。
图5绘示工艺的第二阶段。举例来说，光刻胶掩模层402在层400的表面401上形成且图案化。如图所示，掩模层402被图案化，以在阶梯状次叠层结构的区域内的层400上提供线403。
图6绘示工艺的第三阶段，其中掩模层402作为一刻蚀掩模，且层400被非等向性刻蚀(anisotropic etching)，以形成一起始凹坑，此起始凹坑在比表面401低的水平具有一底面405，以及对准掩模层402的线403的一侧表面404。
图7绘示形成修正掩模层402′之后的第四阶段，其中掩模层402被微调而形成一修正掩模层402′。若掩模层402包括光刻胶剂，微调工艺可包括基于氧的灰化处理。修正掩模层402′暴露层400的表面401的额外部分，并定义线406。
图8绘示工艺的第五阶段，其中修正掩模层402′当作刻蚀掩模，层400被非等向性刻蚀，形成具有阶梯状轮廓的第二起始坑，第二起始坑包括一底面410、第一侧壁、第二表面408以及第二级高407.1。第一侧壁形成梯级的级高407.1，并与图6的侧边606对齐，梯级的第二级高与掩模层402的剩余部份402″的线406′对齐。
图9绘示工艺的第六阶段，其中掩模层402的剩余部分402″被移除。经过第一阶段至第六阶段的工艺，基板400上是形成有阶梯状结构。在这个例子中，有2个梯级，每个梯级包括一个级高和一个级深。第一梯级起始于层410，层410位于基板的第一水平。第一梯级的级高407.0位于被刻蚀的层400的一个边。第一梯级的级深位于表面408。第二梯级的级高407.1位于被刻蚀层400的另一边。第二梯级的级深位于表面401上，且位于基板的第二水平。因此，所形成的多个梯级各自具有其级高和级深。最后梯级的级深位于基板层400的上表面。第一梯级的级高起始于阶梯状次叠层接触结构的一底层。
每个梯级的级高的高度设计成与即将形成的次叠层匹配(于后详述)。在这个例子中，微调-刻蚀工艺使用单用图案化光刻胶沉积层，以形成阶梯状结构。在其他例子中，在每个刻蚀阶段可使用个别的光刻步骤。
本例中绘示两个梯级。在其它实施例中，只要符合设计需求，结构可只有一个梯级，或有三个或多个梯级。
图10绘示工艺的第七阶段，其绘示在基板上形成有源层与绝缘层交错的叠层之后的示意图。有源层可以包括降落接垫结构，例如图1所示的接触垫102B、103B、104B、105B，也可包括如图2所示的接触垫263、262、261。因此，在结构中的有源层例如可包括多晶硅，且绝缘层可包括二氧化硅。只要符合设计需求，其他可用于有源层和绝缘层的材料皆可使用。
梯级可以被定向以满足特定设计的布局要求。举例来说，如图1所示，最下层的梯级可以是相邻的半导体层带，作为区域位线，接续的每一梯级远离层带，使各梯级的级深与半导体层带叠层在相同方向上，且梯级的宽度可与存储单元块的宽度相同。或者，梯级的级深可正交于半导体层带的叠层，且可选择梯级的宽度以容纳结构中所需的层间连接器。
为详细说明阶梯状次叠层接触结构，层的叠层可被分类为多个次叠层，在包括两个梯级的实施例中，具有3个次叠层SS(0)、SS(1)、SS(2)。本实施例的每个次叠层包括8层，其中四层是有源层，四层是绝缘层。因此，第一次叠层SS(0)包括层420.0～420.7。相似的，第二次叠层SS(1)包括层421.0～421.7。第三次叠层SS(2)包括层422.0～422.7。在此图中所使用的层编号规则为，偶数编号层为有源层，奇数编号层为绝缘层。在制造过程的此一阶段中，所有次叠层覆盖基板的上表面410，且覆盖所有梯级的级高(407.0，407.1)以及级深。
如图所示，叠层与梯级共形，使叠层内的每层包括水平部分和垂直部分。因形成在结构两侧的叠层厚度，层的垂直部分相对于梯级平移。
另外，最下方层420.0、421.0、422.0的结构部分的某些区域皆设置在一个共同水平，并对准覆盖最上方梯级的级深的层420.0。还有，最上方层420.7、421.7、422.7的结构部份的某些区域皆设置在一个共同水平，与覆盖在最上方梯级的级深的层420.7对准。
图11绘示工艺的第八阶段，例如形成可包括光刻胶剂的一掩模层425之后，此掩模层425是定义出线426。线426在最上方梯级的级深定义一区域，此区域位于多个叠层之上，所有次叠层的有源层在通过线426所定义的此区域的一有效部分(significant portion)为水平状态。
图12绘示工艺的第九阶段，执行一刻蚀步骤，自线426定义的暴露区域移除最上方次叠层SS(2)之后的示意图。在一工艺中，若所有的次叠层的具有相同数目的层，例如四个有源层，刻蚀工艺可执行4个周期，每次停止移除一个有源层和一个绝缘层。图12绘示刻蚀工艺结果的示意图，第二次叠层SS(1)最上方的层421.7暴露在一开放区域。
图13绘示工艺的第十阶段，实施光刻胶微调工艺，留下掩模层425的一部分425′之后，此部份425′定义出线428。本例中，线428在第二梯级的级深上定义一区域，此区域位于多个叠层之上，所有次叠层的有源层在通过线428所定义的该区域的一部分时为水平状态。
图14绘示工艺的第十一阶段，执行刻蚀工艺，以移除相邻线428区域的最上方的次叠层SS(2)，以及自覆盖最后梯级的级深的区域移除第二次叠层SS(1)，保留掩模层的一部分425″。若所有的次叠层具有相同数目的层，例如每个次叠层包括四个有源层，上述程可以透过4个循环的刻蚀工艺实现，每个循环在去除一个有源层后停止。
图15绘示工艺的第十二阶段，执行光刻胶剥离步骤之后的示意图。由此产生的结构可分为从A区至E区的五个区域。在A区域中，第一次叠层SS(0)的最上层420.7被暴露，且所有次叠层SS(0)的层在此区域的一有效部份(significant portion)为水平状态。
在B区域中，所有第一次叠层SS(0)的层(0)在最上方的梯级向下的级高407.1为连续。另外，第二次叠层SS(1)的各层垂直延伸，产生阶梯状结构，其中一些层可以具有不确定的形状。因此，B区域可视为布局中的一顶部区域。如图所示，因为沉积的共形性质，C区域的两侧与第一梯级的级高407.0偏移。
在区域C中，第二次叠层SS的最上层421.7(1)被暴露，且所有的第二次叠层SS的层(1)是水平以上的区域的显着部分。如图所示，因为沉积的共形性质，C区域的两侧与第一梯级的级高407.0偏移。
D区域为一额外的顶部区域，第一次叠层SS(0)和第二次叠层SS(1)通过此区域的层为连续，第三次叠层SS(2)通过此区域的层可以有不确定的形状。
在E区域中，第三次叠层SS(2)的最上层422.7(2)被暴露，且第三次叠层SS(2)的所有层在此区域的一有效部份为水平状态。
在图示的例子中，采用光刻胶微调-刻蚀工艺，使得在图11至图15的步骤中只需要一个光刻步骤。其他替代方法中，可能会有需要更严格的设计规则的实施例，例如，以第一掩模定义A区域，接着以8循环的刻蚀移除第二次叠层SS(1)及第三次叠层SS(2)的层，再来以第二掩模定义C区域，接着以4循环的刻蚀移除第三次叠层SS(2)的层。
图16绘示工艺的第十三阶段，形成层440之后的示意图，层440可作为用以进行光刻图案化的平坦层。在一个例子中，层440可以包括有机介电层(organic dielectriclayer，ODL)，使用旋转涂布工艺沉积。一些ODL工艺中，形成大于400纳米(nm)的厚度非常困难，根据次叠层的厚度，可能需要多重工艺以达到所需的厚度。形成层440之后，可在层440上形成硬掩模材料的附加层441，硬掩模材料例如高含量硅底部抗反射涂层(silicon richbottom antireflective coating，ShHB)。如此提供一平坦表面，用于形成光刻胶层442，光刻胶层442可被图案化以定义开口443、444、和445，开口覆盖在A区域、C区域和E区域的选定部分，如图15所标示。
图17绘示工艺的第十四阶段，刻蚀以转移光刻胶层442的图案至平坦层440之后的示意图，开口455暴露次叠层SS(2)的最上层422.7，开口454暴露次叠层SS(1)的最上层421.7，开口453暴露次叠层SS(0)的最上层420.7。
图18绘示工艺的第十五阶段，实施2循环刻蚀工艺，移除各开口中的两个有源层之后的示意图。在这个例子中，绝缘层422.3在形成于E区域的开口露出，绝缘层421.3在形成于C区域的开口露出，绝缘层420.3在形成于A区域的开口暴露。
图19绘示工艺的第十六阶段，剥离层440、441之后的示意图。
图20绘示工艺的第十七阶段，形成层460之后的示意图，层460可作为用于光刻图案化的平坦层。在一个例子中，层460可以包括有机介电层(ODL)，采用旋涂工艺沉积。形成层460之后，可在层460上形成硬掩模材料的附加层461，硬掩模材料例如高含量硅底部抗反射涂层(silicon rich bottom antireflective coating，ShHB)。如此提供一平坦表面，用于形成光刻胶层462，光刻胶层462可被图案化以定义开口463至468，开口覆盖如图15所示的A区域、C区域和E区域的选定部分。如图所示，每个区域各有两个开口覆盖。在A区域中，第一开口463覆盖在图18中被刻蚀的区域，也就是图17的步骤形成的开口453。此外，在A区域中，第二开口464形成在开口453之外的区域。以同样的方式，在C区域中，第一开口465覆盖在图18中被刻蚀的区域，也就是图17的步骤形成的开口454。另外，在C区域中，第二开口466形成在开口454之外的区域。在E区域中，第一开口467覆盖在图18中被刻蚀的区域，也就是图17的步骤形成的开口455。此外，在E区域中，第二开口468形成在开口455之外的区域。
图21绘示工艺的第十八阶段，光刻胶层462的图案被转印到层461、460，暴露多个次叠层相应的部分。
图22绘示工艺的第十九阶段，执行1循环刻蚀以移除每个开口的一个有源层之后的示意图。因此，在这个例子中的A区域，绝缘层420.1、420.5暴露在两个开口。在C区域中，绝缘层421.1及绝缘层421.5暴露在两个开口。在E区域中，绝缘层422.1及绝缘层422.5暴露在两个开口。
图23绘示工艺的第二十阶段，移除层460、461之后的示意图。这样经由16至图22的二元总和刻蚀循环形成的结构，使用N(2)个刻蚀步骤，形成至2N(N＝2)个不同水平的通孔。当然，可以使用其他的刻蚀方式达到类似的结果，包括三元和四元总和工艺。刻蚀处理的结果，在A区域中，开口暴露第一次叠层SS(0)的层420.1、420.3、420.5、420.7。在C区域中，开口暴露第二次叠层SS(1)的层421.1、421.3、421.5、421.7(1)。在区域E中，开口暴露第三次叠层SS(2)的层422.1、422.3、422.5、422.7。
图24绘示工艺的第二十一阶段，形成包括氮化硅的刻蚀停止层470之后的示意图，刻蚀停止层470共形排列在结构表面的开口。
图25绘示工艺的第二十二阶段，形成介电填料、平坦层之后的示意图。介电填料及平坦层例如是二氧化硅层471，位于刻蚀停止层470之上。
图26绘示工艺的第二十三阶段，执行平坦化处理的之后的示意图，平坦化处理停止在顶部区域475的刻蚀停止层470。此步骤通过减少氧化层471′的厚度，可减小即将形成的层间连接器的深度。
图27绘示另一种工艺的第二十三阶段，执行平坦化处理的示意图。平坦化处理进行至刻蚀停止层470上表面(图26475)下方的水平位置476，藉减少氧化层471″的厚度，进一步降低层间连接器所需的长度。
图28绘示工艺的第二十四阶段，形成图案化光刻胶层488之后的示意图。在层488中，接触开口480.1、480.3、480.5、480.7形成于A区域，接触开口481.1、481.3、481.5、481.7形成于C区域，接触开口482.1、482.3、482.5、482.7形成于E区域。
图29绘示工艺的第二十五阶段，使用图28所示的掩模执行接触刻蚀之后的示意图。接触刻蚀可通过上覆的氧化层471′(或471′)刻蚀，直到刻蚀停止层，然后通过刻蚀停止层到次对迭中对应的有源层。在A区域中，接触通孔490.0、490.2、490.4、490.6分别显露有源层420.0、420.2、420.4、420.6。在C区域中，接触通孔491.0、491.2、491.4、491.6分别显露有源层421.0、421.2、421.4、421.6。在E区域中，接触通孔492.0、492.2、492.4、492.6分别开启有源层422.0、422.2、422.4、422.6。
图30绘示工艺的第二十六阶段，光刻胶层剥离之后的示意图。
图31绘示工艺的第二十七阶段，以导体填充接触通孔，以形成层间连接器后的示意图。导体可以包括钨，例如用钛和氮化钛作为衬底，再沉积衬钨。或者可使用其它的导电材料。
在A区域中，层间连接器500.0、500.2、500.4、500.6分别连接到次叠层SS(0)的有源层420.0、420.2、420.4、420.6。在C区域中，层间连接器501.0、501.2、501.4、501.6分别连接到次叠层SS(1)的有源层421.0、421.2、421.4、421.6。在E区域中，层间连接器502.0、502.2、502.4、502.6分别连接到次叠层SS(2)的有源层422.0、422.2、422.4、422.6。
参照图31，本结构提供了12个有源层被绝缘层分隔的一叠层的层间链接，叠层使用层间接触，接触的最大深度需使四层接触。因此，层间连接器的最大接触深度小于相接触的层的深度。
请仅参照第一次叠层SS(0)和第二次叠层SS(1)，此结构包括一有源层叠层，有源层叠层在基板上与绝缘层交错。第一次叠层和第二次叠层具有各自最上方的层420.7和421.7。第一次叠层SS(0)覆盖最后梯级的级高407.1和最后梯级的级深。在最后梯级的级深位于基板的表面401。A区域为第一次叠层经过的第一个区域，C区域为第二次叠层经过的第二个区域，A区域的第一次叠层及C区域的第二次叠层设置在共同的水平。因此，在实施例中，次叠层具有相同数目和相同厚度的层，最上方的层420.7和421.7为共平面；同样地，最下方的层420.0和421.0为成共平面。
对于与其他次叠层设置在共同水平的一个次叠层来说，此次叠层的所有层必须设置在最厚的次叠层的最上层水平及最下层水平之间。
本例中，第一次叠层和第二次叠层各具有厚度，梯级的级高407.1和第一次叠层SS(0)的厚度的总和，与第一叠层SS(0)的厚度和第二次叠层SS(1)的厚度的总和相同是最好的选项，但没有一定必要。工艺会有宽容度。本例中，第一次叠层SS(0)的厚度和第二次叠层SS(1)的厚度相同，且梯级的级高470.1与次叠层的厚度相同。
此外，使用二元总和刻蚀工艺，其中各个次叠层具有M层，M介于(1+2K-1)至2K之间，且所述形成通孔最多包含K个刻蚀步骤，藉此于最多K个刻蚀步骤中，形成多个通孔至2×M个有源层上的降落区域。
二元总和刻蚀工艺也可使用在第一次叠层及第二次叠层至少其中之一，且包括M层，M介于(1+2K-1)至2K之间，第一次叠层及第二次叠层其中之另一包括M层或更少数量的层。本例中，图案化阶梯状刻蚀工艺包括最多K个刻蚀步骤。
图式的工艺包括在基板上形成绝缘层，以及在绝缘层内形成阶梯状结构。在一些实施例中，阶梯状次叠层结构可如前述，形成在基板内的一凹坑(pit)。
阶梯状次叠层层间连接器结构可使用指数标示法(index notation)描述，以概括超过一梯级与两个次叠层的结构。举例来说，工艺可包括形成N个梯级，包括梯级(i)，其中i＝0～N-1，此些梯级自基板在一第一水平的表面，延伸到基板在一第二水平的表面，各个梯级具有级深及级高，最后一个梯级(i＝N-1)的级深位于第二水平。接着，工艺可包括形成有源层与绝缘层交错的一叠层，叠层包括N+1个次叠层，N+1个次叠层包括次叠层(j)，其中j＝0～N，此些次叠层各具有最上层与最下层。第一次叠层(j)，j＝0，覆盖N个梯级的级高和级深，此些N个梯级包括最后一个梯级(i)，i＝N-1。中间次叠层(j)，j＝1～N-1，覆盖前述次叠层与梯级(i)的级高，其中i＝N-1-j。一最上方次叠层覆盖前述次叠层，且未覆盖N个梯级内的梯级。这样的排列方式在次叠层上形成对应的接触区域，其中此些次叠层的最上层位于相同水平。再来，工艺包括在接触区域形成通孔，通孔分别连接至各次叠层的有源层的降落区域，以及在此些通孔中形成导体。
使用指数标示法，次叠层各自具有厚度，一例中，梯级(N-1-j)的级高及次叠层(i)厚度的总和，其中j＝0～N-1，i＝j，与次叠层(j)及次叠层(j+1)厚度的总和相同。再另一例中，N+1个次叠层具有相同的厚度，梯级的级高与此些次叠层的厚度相同。
虽然上述例子叙述的集成电路系用在三维与非门(NAND)存储器装置，本文所述的层间连接器技术可应用在其他类型的集成电路，包括其他的存储器技术以及其他类型的装置。举例来说，此结构可应用在多层电容结构的制造。此结构亦可应用在多层逻辑单元的制造。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (20)

1.一种多层装置的结构，包括：
一基板；
N个梯级，位于该基板上，这些梯级自该基板在一第一水平的一表面，延伸到该基板在一第二水平的一表面，其中N为大于或等于1的整数；
有源层与绝缘层交错的一叠层，该叠层位于该基板上，该叠层包括多个次叠层，这些次叠层与该N个梯级对应设置以分别形成接触区域，这些接触区域位于设置在一共享水平的这些次叠层；以及
多个导体，位于这些接触区域，且这些导体分别连接至各该次叠层的这些有源层的降落区域；
其中，该N个梯级的多个级高是位于该基板内一凹陷的一侧边。
2.根据权利要求1所述的结构，其中N为1，该梯级具有一级深及一级高，其中该梯级的该级深位于该第二水平，该叠层包括一第一次叠层及一第二次叠层，该第一次叠层及该第二次叠层分别具有最上层，该第一次叠层覆盖该梯级的该级深及该级高，该第二次叠层覆盖该第一次叠层以及该第一水平的该表面，以在该第一次叠层上形成一第一区，在该第二次叠层上形成一第二区，该第一区及该第二区设置在一共同水平；以及
这些导体包括层间连接器，这些层间连接器位于该第一区及该第二区，该第一区及该第二区域分别延伸至该第一次叠层及该第二次叠层的有源层的降落区域。
3.根据权利要求2所述的结构，其中该第一次叠层及该第二次叠层各具有厚度，该梯级的该级高与该第一次叠层的厚度的总和，与该第一次叠层的厚度及该第二次叠层的厚度的总和相同。
4.根据权利要求2所述的结构，其中该第一次叠层和该第二次叠层具有相同的厚度，该梯级的级高与这些次叠层的厚度相同。
5.根据权利要求2所述的结构，其中这些导体至该第一次叠层中最下方的有源层，以及这些导体至该第二次叠层中最下方的有源层具有一致的长度。
6.根据权利要求2所述的结构，其中这些导体至该第一次叠层及该第二次叠层中最下方的有源层具有一最大长度，该最大长度与该第一次叠层及该第二次叠层中最厚的厚度相同。
7.根据权利要求1所述的结构，其中：
N大于1，且该N个梯级包括梯级(i)，其中i＝0～N-1，各该梯级具有一级深及一级高，其中该N个梯级中最后一个梯级(i＝N-1)的该级深是位于该第二水平；
该有源层叠层包括N+1个次叠层，该N+1个次叠层包括次叠层(j)，其中j＝0～N，该N+1个次叠层各具有最上层；一第一次叠层(j)，j＝0，是覆盖该N个梯级的该级高和该级深，该N个梯级包括最后一个梯级(i)，其中i＝N-1；多个中间次叠层(j)，其中j＝1～N-1，覆盖前述次叠层与梯级(i)的该级高，其中i＝N-1-j；以及一最上方的次叠层，覆盖前述次叠层，且未覆盖该N个梯级内的梯级，进而使这些接触区域位于这些次叠层上，且这些次叠层的最上层设置在一共同水平。
8.根据权利要求7所述的结构，其中这些次叠层各具有厚度，该梯级(N-i-J)的该级高与该次叠层(j)的厚度之和，与该次叠层(j)的厚度及该次叠层(j+1)的厚度之和相同，其中j＝0～N-1，j＝i。
9.根据权利要求7所述的结构，其中该N+1个次叠层具有相同的厚度，这些梯级的这些级高与这些次叠层的厚度相同。
10.根据权利要求7所述的结构，其中这些导体至该N+1个次叠层中的这些最下方有源层，是与该共享水平至这些降落区域具有相同的长度。
11.根据权利要求7所述的结构，其中，这些导体至该N+1个次叠层中的这些最下方有源层具有一最大长度，该最大长度与该N+1个次叠层中最厚的厚度相同。
12.一种集成电路，包括：
一基板，具有一记忆区域及一周边区域，该记忆区域包括一凹坑，该凹坑位于该基板内，该基板具有一阶梯状侧边，该阶梯状侧边具有N个梯级，该N个梯级的多个级高是位于该基板内该凹坑的一侧边，N为大于或等于1的整数；
一有源层叠层，位于该记忆区域，该有源层叠层与该基板上的绝缘层交错，叠层内的有源层包括降落接垫区域；
该叠层包括多个次叠层，这些次叠层各具有最上层，该叠层及降落接垫区域设置在该阶梯状侧边，使得这些次叠层的最上层设置在各接触区域内的一共同水平；以及
多个导体，位于各自的接触区域，各该接触区域延伸至有源层的降落接垫的降落区域，有源层位于各该次叠层内。
13.根据权利要求12所述的集成电路，其中该有源层叠层包括一三维NAND存储器的多条位线。
14.根据权利要求12所述的集成电路，其中该有源层叠层包括一三维NAND存储器的多条字线。
15.一种用于多层装置的结构的制造方法，包括：
形成N个梯级，包括梯级(i)，其中i＝0～N-1，这些梯级自一基板在一第一水平的一表面，延伸到该基板在一第二水平的一表面，其中N为1或大于1的整数，各该梯级具有一级深及一级高，其中该N个梯级中最后一个梯级(i＝N-1)的该级深位于该第二水平；
形成有源层与绝缘层在该基板上交错的一叠层，该叠层包括N+1个次叠层，该N+1个次叠层包括次叠层(j)，其中j＝0～N，这些次叠层各自具有最上层；一第一次叠层(j)覆盖该N个梯级的该级高和该级深，其中j＝0，该N个梯级包括最后一个梯级(i)，i＝N-1；多个中间次叠层(j)覆盖前述次叠层与该梯级(i)的级高，其中j＝1～N-1，i＝N-1-j；一最上方的次叠层覆盖前述次叠层，且未覆盖该N个梯级内的梯级；以在这些次叠层上形成对应的接触区域，且这些次叠层的最上层设置在一共同水平；
在各该次叠层内的有源层的降落区域至各接触区域形成通孔；以及
在这些通孔中形成多个导体。
16.根据权利要求15所述的方法，其中这些次叠层各具有厚度，该梯级(N-i-J)的级高与该次叠层(j)的厚度之和，其中j＝0～N-1，j＝i，与该次叠层(j)的厚度及次叠层(j+1)的厚度之和相同。
17.根据权利要求15所述的方法，其中N+1个次叠层具有一致的厚度，这些梯级的该级高与这些次叠层的厚度相同。
18.根据权利要求15所述的方法，其中各该次叠层具有M层，M介于(1+2K-1)～2K之间，且图案化阶状刻蚀工艺包括最多K个刻蚀步骤，藉此于这些最多K个刻蚀步骤中，形成多个通孔至[(N+1)×M]个有源层上的这些降落区域。
19.根据权利要求15所述的方法，其中至少一个该次叠层具有M层，M介于(1+2K-1)～2K之间，其他次叠层的层数少于或等于M层，且图案化阶状刻蚀工艺包括最多K个刻蚀步骤。
20.根据权利要求15所述的方法，其中形成该梯级包括在该基板上形成一凹坑，该凹坑的侧边包括该N个梯级的该级高。
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