CN107331653B

CN107331653B - 接触垫结构

Info

Publication number: CN107331653B
Application number: CN201610283308.0A
Authority: CN
Inventors: 林志曜
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2016-04-29
Filing date: 2016-04-29
Publication date: 2020-08-18
Anticipated expiration: 2036-04-29
Also published as: CN107331653A

Abstract

本发明提供了一种接触垫结构，包括交替堆叠的N层(N≥6)绝缘层及N层导电层，且具有排成二维阵列的N个区域露出各导电层。当这些导电层由下至上编号为第1至第N导电层时，同行的区域中露出的导电层的编号Ln朝一列方向递减，相邻两行的区域之间的Ln值差异固定，同列的区域中Ln由两端向中央渐减，且相邻两列的区域之间的Ln值差异固定。

Description

接触垫结构

技术领域

本发明是有关于一种适用于集成电路的结构，特别是有关于一种用于多层导电层的电性连接的接触垫结构。

背景技术

三维(3D)元件阵列，例如3D存储器的各层元件的导线皆需要电性连接，所以接触区中各层导电层皆需露出以供电性连接，从而形成阶梯状的接触垫结构。

为了形成N层元件的阶梯状接触垫结构，现有技术使用N-1个掩膜进行N-1次光刻工艺，以分别去除接触区中的N-1个区域中的不同层数的导电层。然而，这种方式非常繁琐，而且因为间距(pitch)小而需要很精确的工艺控制，从而提高了制造成本及工艺难度。

发明内容

本发明提供一种接触垫结构，其在元件有N层的情况下可使用远少于N-1次的光刻工艺来形成。

本发明的接触垫结构包括交替堆叠的N层(N≥6)绝缘层及N层导电层，且具有N个区域暴露出各个导电层。这些区域排列成P×Q的二维阵列(P≥3、Q≥2)，且在二维阵列之外，不具有层数小于N的导电层。当这些导电层由下至上编号为第1至第N导电层且区域(i，j)(i＝1～P，j＝1～Q)暴露出的导电层为第Ln_i，j导电层时，

在第i行的Q个区域中，Ln_i，j随j值增加而递减，即Ln_i，1＞Ln_i，2＞…＞Ln_i，Q，

第i行的Q个区域及第i+1行的Q个区域之间的Ln值差异固定，即Ln_i，1-Ln_i+1，1＝Ln_i，2-Ln_i+1，2＝…＝Ln_i，Q-Ln_i+1，Q，

在第j列的P个区域中，Ln_i，j由两端向中央渐减，即Ln_1，j，Ln_P，j＞Ln_2，j，Ln_P-1，j＞…，并且

第j列的P个区域及第j+1列的P个区域之间的Ln值差异固定，即Ln_1，j-Ln_1，j+1＝Ln_2，j-Ln_2，j+1＝…＝Ln_P，j-Ln_P，j+1。

在第一实施例中，在各该区域(i，j)中不存在高于第Ln_i，j导电层的绝缘层或导电层。

在第二实施例中，在暴露出第N导电层的区域以外的各该区域(i，j)中，第Ln_i，j导电层暴露于形成在上层的绝缘层及导电层中的接触窗开口中。各接触窗开口的侧壁可配置有间隙壁。

在一实施例中，P≥3且Q≥2。

在一实施例中，上述接触垫结构配置于3D存储器中。

由于本发明的N层导电层的接触垫结构可使用远少于N-1次的光刻工艺来形成，故其工艺可大幅简化，工艺控制也比较容易。

附图说明

图1A为本发明第一实施方式中一实施例的接触垫结构的立体图。

图1B为图1A的接触垫结构的上视图，其中标示各区域暴露出的导电层的编号Ln_i，j及须去除的导电层层数Tn_i，j。

图2为可达成图1B的导电层去除层数分布的掩膜图案/蚀刻层数组合的一个例子。

图3A为本发明第一实施方式中另一实施例的接触垫结构的立体图。

图3B为图3A的接触垫结构的上视图，其中标示各区域暴露出的导电层的编号Ln_i，j及须去除的导电层层数Tn_i，j。

图4为可达成图3B的导电层去除层数分布的掩膜图案/蚀刻层数组合的一个例子。

图5A为本发明第二实施方式中一实施例的接触垫结构的上视图，其中标示各区域中须部分去除的导电层的层数Tn_i，j。

图5B为图5A的接触垫结构的B-B’剖面图。

附图标记说明

100、300、500：接触垫

102：绝缘层

104：导电层

106：接触窗开口

108：间隙壁

21、22、23、24、31、32、33、34：掩膜图案

212、222、232、242、312、322、332、342：对应导电层去除区的掩膜区域

214、224、234、244、314、324、334、344：对应非去除区的掩膜区域

An_i.j，k：区域(i，j)于第k次光刻工艺中的导电层去除层数

En_k：第k次光刻工艺中导电层去除区的去除层数

Ln_i，j/Ln_3，2：区域(i，j)/(3，2)暴露出的导电层的编号

Tn_i，j/Tn_2，3：区域(i，j)/(2，3)须去除的导电层的层数

具体实施方式

以下将通过实施方式对本发明作进一步说明，但该等实施方式仅为例示说明之用，而非用以限制本发明的范围。

图1A为本发明第一实施方式中一实施例的接触垫结构的立体图。图1B为图1A的接触垫结构的上视图，其中标示各区域暴露出的导电层的编号Ln_i，j及须去除的导电层层数Tn_i，j。在本发明的第一实施例中，在各该区域(i，j)中不存在高于第Ln_i，j导电层的绝缘层或导电层。

请参照图1A及图1B，本实施例的接触垫结构100中有12层绝缘层102及12层导电层104交替堆叠，且暴露出各导电层104的12个区域排成4×3的二维阵列。此即对应N＝12、P＝4且Q＝3的情况。图中行方向标为i方向、列方向标为j方向，但此i、j方向不一定表示晶圆的x、y方向或y、x方向。这些导电层104由下至上编号为第1至第12(＝N)导电层。各区域(i，j)(i＝1～4，j＝1～3)暴露出的导电层的编号Ln_i，j如图1B左半所示，例如，区域(3，2)暴露出的导电层的编号Ln_3，2＝6。在第i行的3(＝Q)个区域中，Ln_i，j随j值增加而递减，即Ln_i，1＞Ln_i，2＞Ln_i，3。第i行的3(＝Q)个区域及第i+1行的3(＝Q)个区域之间的Ln值差异固定，即Ln_i，1-Ln_i+1，1＝Ln_i，2-Ln_i+1，2＝Ln_i，3-Ln_i+1，3。在第j列的4(＝P)个区域中，Ln_i，j由两端向中央渐减，即Ln_1，j，Ln_4，j＞Ln_2，j，Ln_3，j。并且，第j列的4(＝P)个区域及第j+1列的4(＝P)个区域之间的Ln值差异固定，即Ln_1，j-Ln_1，j+1＝Ln_2，j-Ln_2，j+1＝Ln_3，j-Ln_3，j+1＝Ln_4，j-Ln_4，j+1。

为达成此Ln_i，j分布及各该区域(i，j)中不存在高于第Ln_i，j导电层的绝缘层或导电层的状态，须自各区域(i，j)完全去除特定层数Tn_i，j(＝N-Ln_i，j＝12-Ln_i，j)的导电层，其值如图1B右半所示，例如，区域(2，3)须去除其全区11层导电层而露出第1层导电层，即Tn_2，3＝11。此Tn值分布可通过使用数目远小于N-1(11)个的掩膜进行同数目的光刻工艺，以特定的掩膜图案/蚀刻层数组合来达成，其一例如图2所示。

请参照图2，此例使用4个掩膜(M＝4的情况)，其分别在对应区域具有掩膜图案21、22、23、24，且其使用顺序可以任意选择。

掩膜图案21包含以图标方式分布的对应导电层去除区的区域212及对应非去除区的区域214，且在使用掩膜图案21的光刻工艺中，导电层蚀刻去除层数En_k＝1为1层，对应区域212的导电层去除区的去除层数An_{i，j，k＝1}为En_k＝1(1)，且对应区域214的非去除区的去除层数An_{i，j，k＝1}为0。

掩膜图案22包含以图标方式分布的对应导电层去除区的区域222及对应非去除区的区域224，且在使用掩膜图案22的光刻工艺中，去除层数En_k＝2为2层，对应区域222的导电层去除区的去除层数An_{i，j，k＝2}为En_k＝2(2)，且对应区域224的非去除区的去除层数An_{i，j，k＝2}为0。

掩膜图案23包含以图标方式分布的对应导电层去除区的区域232及对应非去除区的区域234，且在使用掩膜图案23的光刻工艺中，去除层数En_k＝3为4层，对应区域232的导电层去除区的去除层数An_{i，j，k＝3}为En_k＝3(4)，且对应区域234的非去除区的去除层数An_{i，j，k＝3}为0。

掩膜图案24包含以图标方式分布的对应导电层去除区的区域242及对应非去除区的区域244，且在使用掩膜图案24的光刻工艺中，去除层数En_k＝4为4层，对应区域242的导电层去除区的去除层数An_{i，j，k＝4}为En_k＝4(4)，且对应区域244的非去除区的去除层数An_{i，j，k＝4}为0。

各光刻工艺的去除层数的总和为N-1(11)，即En_k＝1、En_k＝2、En_k＝3与En_k＝M＝4之和为N-1(11)。接触垫的各区域(i，j)在该M次光刻工艺之后累计的导电层去除层数达到前述的须去除层数Tn_i，j，即An_{i，j，k＝1}、An_{i，j，k＝2}、An_{i，j，k＝3}与An_{i，j，k＝M＝4}之和为Tn_i，j。例如，区域(2，2)对应掩膜图案21中对应去除区的区域212、掩膜图案22中对应去除区的区域222、掩膜图案23中对应去除区的区域232及掩膜图案24中对应非去除区的区域244，即An_{2，2，k＝1}＝En_k＝1＝1、An_{2，2，k＝2}＝En_k＝2＝2、An_{2，2，k＝3}＝En_k＝3＝4且An_{2，2，k＝M＝4}＝0，四者之和为Tn_2，2＝7(图1B)。

另外，各层导电层104的材料例如是金属材料、N掺杂复晶硅、P掺杂复晶硅，或其组合，各层绝缘层102的材料包含氧化硅、氮化硅、氮氧化硅等。

在各导电层104皆暴露出的接触垫结构100形成之后，即可于其上形成绝缘层(未绘示)，再于此绝缘层中形成深度不同的多个接触插塞(未绘示)来电性连接各导电层104。

图3A为本发明第一实施方式中另一实施例的接触垫结构的立体图。图3B为图3A的接触垫结构的上视图，其中标示各区域暴露出的导电层的编号Ln_i，j及须去除的导电层层数Tn_i，j。

请参照图3A、3B，本实施例的接触垫结构300同样有12层导电层，但暴露出各导电层的12个区域排成6×2的二维阵列。此即对应N＝12、P＝6且Q＝2的情况。图中i方向、j方向定义如前。

各区域(i，j)(i＝1～6，j＝1～2)暴露出的导电层的编号Ln_i，j如图3B左半所示。在第i行的2(Q)个区域中，Ln_i，j随j值增加而递减，即Ln_i，1＞Ln_i，2。第i行的2(Q)个区域及第i+1行的2(Q)个区域之间的Ln值差异固定，即Ln_i，1-Ln_i+1，1＝Ln_i，2-Ln_i+1，2。在第j列的6(P)个区域中，Ln_i，j由两端向中央渐减，即Ln_1，j，Ln_6，j＞Ln_2，j，Ln_5，j＞Ln_3，j，Ln_4，j。并且，第1列的6(P)个区域及第2列的6(P)个区域之间的Ln值差异固定，即Ln_1，1-Ln_1，2＝Ln_2，1-Ln_2，2＝Ln_3，1-Ln_3，2＝Ln_4，1-Ln_4，2＝Ln_5，1-Ln_5，2＝Ln_6，1-Ln_6，2。

为达成此Ln_i，j分布及各该区域(i，j)中不存在高于第Ln_i，j导电层的绝缘层或导电层的状态而须自各区域(i，j)去除的导电层层数Tn_i，j(＝N-Ln_i，j＝12-Ln_i，j)如图3B右半所示。此Tn值分布可通过使用数目(M)远小于N-1(11)个的掩膜进行同数目的光刻工艺，以特定的掩膜图案/蚀刻层数组合来达成，其一例如图4所示。

如图4所示，此例使用4个掩膜(M＝4的情况)，其分别在对应区域具有掩膜图案31、32、33、34，且其使用顺序可以任意选择。

掩膜图案31包含以图标方式分布的对应导电层去除区的区域312及对应非去除区的区域314，且在使用掩膜图案31的光刻工艺中，去除层数En_k＝1为1层，对应区域312的去除区的去除层数An_{i，j，k＝1}为En_k＝1(1)，且对应区域314的非去除区的去除层数An_ij，k＝1为0。

掩膜图案32包含以图标方式分布的对应去除区的区域322及对应非去除区的区域324，且在使用掩膜图案32的光刻工艺中，去除层数En_k＝2为2层，对应区域322的去除区的去除层数An_{i，j，k＝2}为En_k＝2(2)，且对应区域324的非去除区的去除层数An_{i，j，k＝2}为0。

掩膜图案33包含以图标方式分布的对应去除区的区域332及对应非去除区的区域334，且在使用掩膜图案33的光刻工艺中，去除层数En_k＝3为4层，对应区域332的去除区的去除层数An_{i，j，k＝3}为En_k＝3(4)，且对应区域334的非去除区的去除层数An_{i，j，k＝3}为0。

掩膜图案34包含以图标方式分布的对应去除区的区域342及对应非去除区的区域344，且在使用掩膜图案34的光刻工艺中，去除层数En_k＝4为4层，对应区域342的去除区的去除层数An_{i，j，k＝4}为En_k＝4(4)，且对应区域344的非去除区的去除层数An_{i，j，k＝4}为0。

各光刻工艺的去除层数的总和为N-1(11)，即En_k＝1、En_k＝2、En_k＝3与En_k＝M＝4之和为N-1(11)。接触垫的各区域(i，j)在该M次光刻工艺之后累计的导电层去除层数达到前述的须去除层数Tn_i，j，即An_i3，k＝1、An_{i，j，k＝2}、An_{i，j，k＝3}与An_{i，j，k＝M＝4}之和为Tn_i，j。例如，区域(2，2)对应掩膜图案31中对应去除区的区域312、掩膜图案32中对应非去除区的区域324、掩膜图案33中对应去除区的区域332及掩膜图案34中对应非去除区的区域344，即An_{2，2，k＝1}＝En_k＝1＝1、An_{2，2，k＝2}＝0、An_{2，2，k＝3}＝En_k＝3＝4且An_{2，2，k＝M＝4}＝0，四者之和为Tn_2，2＝5。

图5A为本发明第二实施方式中一实施例的接触垫结构的上视图，其中标示各区域中须部分去除的导电层的层数Tn_i，j。图5B为图5A的接触垫结构的B-B’剖面图。

请参照图5A、5B，本实施例的接触垫结构500的须去除导电层层数Tn_i，j分布与图1B所示者相同，且掩膜图案分布/蚀刻层数组合可以与图2所示者相同，但在暴露出最上方的第N导电层的区域以外的各该区域(i，j)中，第Ln_i，j导电层上方的各绝缘层102及各导电层104在该M次光刻工艺中皆仅被部分去除，从而在第Ln_i，j导电层上层的绝缘层102及导电层104中形成接触窗开口106，第Ln_j，j导电层即暴露于此接触窗开口106中。

在该M次光刻工艺之后，可于各接触窗开口106的侧壁形成间隙壁108，以使稍后将形成于区域(i，j)中的接触窗开口106中的第Ln_i，j导电层的接触窗与第Ln_i，j导电层上方的导电层104隔离。间隙壁108的材质为绝缘材质，例如为氧化硅、氮化硅、氮氧化硅等。

上述各实施方式的接触垫结构100、300或500例如是配置于3D存储器中。

由于本发明的N(例如为12)层导电层的接触垫结构可使用远少于N-1次的光刻工艺(例如4次)来形成，故其工艺可大幅简化，工艺控制也比较容易。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种接触垫结构，其特征在于，包括交替堆叠的N层(N≥6)绝缘层及N层导电层，且具有N个区域暴露出各个导电层，其中这些区域排列成P×Q的二维阵列(P≥3、Q≥2)，且在二维阵列之外，不具有层数小于N的导电层；

当这些导电层由下至上编号为第1至第N导电层且区域(i，j)(i＝1～P，j＝1～Q)暴露出的导电层为第Ln_i，j导电层时，

2.根据权利要求1所述的接触垫结构，其特征在于，在各该区域(i，j)中不存在高于第Ln_i，j导电层的绝缘层或导电层。

3.根据权利要求1所述的接触垫结构，其特征在于，在暴露出第N导电层的区域以外的各该区域(i，j)中，第Ln_i，j导电层暴露于形成在上层的绝缘层及导电层中的接触窗开口中。

4.根据权利要求3所述的接触垫结构，其特征在于，在各该接触窗开口的侧壁配置有间隙壁。

5.根据权利要求1所述的接触垫结构，其特征在于，P≥3且Q≥2。

6.根据权利要求1所述的接触垫结构，其特征在于，所述接触垫结构配置于3D存储器中。