TW201626457A - 供接觸開口蝕刻窗孔用之lc模組佈局配置 - Google Patents

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Abstract

一種3D半導體記憶體中之LC模組的佈局設計配置，其避免大的段差高度。此佈局設計配置建立絕緣/導電層對，其中鄰近的對在高度上的差異係不超過兩個絕緣/導電層對之厚度。

Description

供接觸開口蝕刻窗孔用之LC模組佈局配置 【0001】
本發明通常是有關於半導體裝置，且特別是有關於三維記憶體模組之形成。
 【0002】
隨著半導體記憶體之密度增加，二維結構不再能符合特定需求。因此，雖然製造三維記憶體之製程有其特有的問題，但三維記憶體變成越來越已知及重要。一種建立三個維度中之記憶體結構之方法，涉及到形成配置在階梯式結構之水平層中之記憶體元件，然後藉由連接此些層至一個具有配置在接觸開口中之垂直導電元件之控制層，來提供接達至此些層之導電表面層級。階梯式結構可藉由事先安裝絕緣及導電材料之交替層而形成。接著，連續的遮罩/曝光/蝕刻步驟可利用在蝕刻步驟之間漸進式地被剝蝕光阻而被執行。執行單一地增加深度之蝕刻，建立階梯式結構之多個步驟。當蝕刻步驟之數目大時，這個方法形成在半導體結構中之鄰近表面的層級之間的大的不連續性(discontinuity)。這些大的不連續性可使關鍵尺寸被影響，因而降低一接觸圖案化覆蓋容限(margin)及產生一不必要的蝕穿(etch-through)之議題。
【0003】
因此，需要一種與習知技術不同的半導體結構及方法，使鄰近的導電表面層級之間不會產生大的不連續性之多層半導體結構。對於層數越多層的製程而言，其需求更迫切。
 【0004】
本發明藉由提供一種包括複數個LC模組之三維半導體記憶體結構來處理這些及其他需求，這些模組包括數個接觸墊及數個供接觸墊用之逐層開口部。此些LC模組係被配置在複數個層級(level)上，每個層級係由一個或多個對之導電材料及絕緣材料(OP層對)交替層所形成，其中在鄰近層級之表面之間的一高度差異係不超過兩個OP層對之一厚度。
【0005】
於此所揭露的本發明之特定實施例包括8個或更少的LC模組。本發明之其他例子包括8個LC模組以上。LC模組可指定為奇數或偶數，零編號的LC模組係指定成為偶數。
【0006】
依據一例子，在連續編號的LC模組之表面之間的一高度差異係為一個OP層對之一厚度。
【0007】
依據一例子，零編號的LC模組之表面係最高表面層級，而最高編號的LC模組之表面係最低表面層級。在一個例子中，奇數表面或表面層級係並列地被聚集，而偶數表面或表面層級係並列地被聚集，俾能使具有最高的奇數之表面或表面層級係鄰近具有最高的偶數之層級。
【0008】
本發明之一實施樣態包括一種形成供一三維半導體記憶體用之一集合的LC模組之方法。此方法之一個實施例包括提供一個半導體堆疊於一基板上，此堆疊包括一厚絕緣層，其厚絕緣層上形成交替導電/絕緣材料層對(OP層對)。在一個實施例中，此方法定義複數個蝕刻位置。在半導體堆疊上執行一序列之蝕刻以建立複數個不同的表面或表面層級(於蝕刻位置)，以使沒有鄰近的表面或表面層級在高度上差異了兩個OP層對之一厚度以上。
【0009】
在一個例子中，此方法係適合於建立對應於一些蝕刻位置(等於2之乘冪)之LC模組。此方法之實施例可建立任何偶數之蝕刻位置，或可建立任何奇數之蝕刻位置。
【0010】
雖然為了語法的流暢性與功能性的解釋，已經或將說明此裝置及方法，但吾人明確地理解到申請專利範圍(除非以其他方式表示) 不應當被解釋為以任何方式受限於"手段"或"步驟"限制之構造，但在等效設計之司法原則之下，將是符合由申請專利範圍所提供之意思之完全範疇及定義之等效設計。
【0011】
於此所說明或參考之任何特徵或特徵之組合，係包括在本發明之範疇之內，只要包括在任何這種組合之特徵並未與將從上下文、這個說明書與熟習本項技藝者之知識可清楚理解到的相互不一致的話。此外，說明或參考之任何特徵或特徵之組合，可以從本發明之任何實施例中明確排除在外。為了總結本發明之目的，說明或參考本發明之某些實施樣態、優點及嶄新的特徵。當然，吾人應理解到，在本發明之任何特定實施例中，不需要具體化所有這種實施樣態、優點或特徵。本發明之額外優點及實施樣態，在以下詳細說明及隨後之申請專利範圍中是顯而易見的。
 【0065】
L(0)至L(7)‧‧‧層級 CO(0)至CO(7)‧‧‧接觸開口 P(0)至P(7)‧‧‧位置 ED(1)、ED(2)、ED(4)、ED(8)‧‧‧蝕刻深度 LC(0)至LC(7)‧‧‧LC模組 100‧‧‧階梯式結構 102‧‧‧基板 110‧‧‧部分 115‧‧‧氧化物層/基底層/絕緣材料 120、121‧‧‧絕緣材料/絕緣層/氧化物層 122‧‧‧上部邊界 125‧‧‧導電(多晶矽)層/導電材料 130‧‧‧OP層對 135、145‧‧‧軟性著陸墊 140‧‧‧寬度 150‧‧‧錐度 151‧‧‧錐狀表面 155‧‧‧蝕刻後關鍵尺寸(ECD)/寬度 160‧‧‧堆疊 165‧‧‧氮化矽(SiN)/SiN材料/ SiN層 166‧‧‧停止層 167‧‧‧間隙壁/間隙壁材料 170‧‧‧LC氧化膜 175‧‧‧CO SiN薄膜 180‧‧‧CO氧化膜 200、600‧‧‧遮罩 205、215、225、305、315、325‧‧‧開口部 210‧‧‧第二遮罩 220‧‧‧第三遮罩 300、310、320‧‧‧配置 400、405、410、415、420、500、505、510、515、520、522、525、530‧‧‧步驟 605、615、625、635‧‧‧虛線矩形 610、620、630‧‧‧遮罩配置
【0012】
第1圖係為由交替絕緣/導電層(OP層對)所組成之一種習知技術之三維半導體記憶裝置之一部分之剖面圖； 第2圖係為顯示一在鄰近的OP層對之層級之間的大差異之第1圖之習知技術結構之一部分的詳細視圖； 第2A圖係為依據習知技術之在處理以準備接觸開口之形成之後的第2圖之結構之示意圖； 第2B圖顯示在接觸開口之形成之後的第2A圖之習知技術結構； 第2C圖係為顯示接觸墊及供接觸墊用之逐層開口部之一LC模組之一詳細示意圖； 第3圖係為八個OP層對之一未處理的半導體堆疊以及一第一蝕刻步驟之詳載的剖面圖； 第4圖顯示被應用至第3圖之結構之第一蝕刻步驟之一結果，並包括一第二蝕刻步驟之詳載； 第5圖係為被應用至第4圖之結構之第二蝕刻步驟之一結果呈現，更進一步指示一第三蝕刻步驟； 第6圖係為八個OP層對之一未處理的半導體堆疊以及與第3圖中所載明的不同之一第一蝕刻步驟之詳載的剖面圖； 第7圖顯示被應用至第6圖之結構之第一蝕刻步驟之一效果，並載明一第二蝕刻步驟； 第8圖顯示第二蝕刻步驟之一結果並指示待被應用至第7圖結構之一第三蝕刻步驟； 第9圖說明在應用第三蝕刻步驟之後的第8圖之結構之一外觀，藉以說明在鄰近層級之間的一最大差異係為兩個OP層對之一厚度； 第10圖係為說明用以形成具有八個OP層對之第9圖之結構之一遮罩/曝光/蝕刻製程之一實施例之流程圖； 第11圖係為說明用以形成具有一任意數之OP層對之三維記憶體結構之一般的遮罩/曝光/蝕刻製程之一實施例之流程圖； 第11A圖係為顯示在第11圖之實施例中之一步驟之細節的流程圖； 第12圖係為依據第11及11A圖之實施例之十個OP層對之一未處理的半導體堆疊以及一第一蝕刻步驟之詳載的剖面圖； 第13圖顯示第一蝕刻步驟之一結果並指示待被應用至第12圖之結構之一第二蝕刻步驟； 第14圖係為第二蝕刻步驟之一結果以及關於待被應用至第13圖之結構之一第三蝕刻步驟之一規定之剖面圖； 第15圖係為被應用至第14圖之結構之第三蝕刻步驟之一效果之表現，藉以顯示一特定第四蝕刻步驟； 第16圖顯示將第四蝕刻步驟應用至第15圖之結構之一結果，藉以顯示在鄰近層級之間的最大的層級差異係為兩個OP層級對之一厚度； 第17圖說明具有11個OP層對之一半導體堆疊並載明一第一蝕刻步驟； 第18圖顯示第一蝕刻步驟之結果並說明待被應用至第17圖之結構之一第二蝕刻步驟； 第19圖顯示對於第17圖之結構應用前兩個蝕刻步驟之效果並載明一第三蝕刻步驟； 第20圖說明第三蝕刻步驟之結果並指示待被應用至第19圖之結構之一第四蝕刻步驟；及 第21圖顯示針對第20圖之結構執行之第四蝕刻步驟之一最後結果，藉以說明在鄰近層級之間的一最大差異係為兩個OP層對之一厚度。
 【0013】
本發明之例子現在將說明並顯示於附圖中，本發明之實例在某些實施例中係按照一定比例被解釋，而在其他實施例中，對每個實例而言則否。在某些實施樣態中，在附圖及說明中之類似或相同的參考標號之使用表示相同，類似或相似的組件及/或元件，而依據其他實施例，相同的使用則否。依據某些實施例，方向用語之使用，例如，頂端、底部、左、右、向上、向下、在上面、在上方、在下面、在下方、後及前係照字面意義地被解釋，而在其他實施例中，相同的使用則否。本發明可與傳統上使用於習知技藝中之各種積體電路製造及其他技術相關聯而被實行，且於此包括僅如此多的通常實行的製程步驟，如必須提供本發明之理解。本發明一般在半導體裝置及製程之領域中具有適用性。然而，對於說明的目的而言，下述的說明關於三維半導體記憶裝置及製造之相關方法。
【0014】
更特別是參見圖式，第1圖以剖面顯示一種習知技術之三維半導體記憶裝置之一部分，特別是，一種包括接觸墊及供接觸墊(LC模組)用之逐層開口部之集合之結構100。
【0015】
所顯示的結構100之一部分110之細節係顯示於第2圖中，第2圖中之一基板102由譬如來自元素週期表之IVA族之材料之原子所組成。鍺及矽係為典型的例子。可形成一基底層之絕緣材料(例如，氧化物)115之一相當厚的層，係可被沈積在基板102上，以及導電材料125及絕緣材料120之一種階梯式之交替層可形成於氧化物層115上。導電層125可由任何適當的導電材料(譬如多晶矽)所組成，導電材料於此可被稱為多晶矽；絕緣層120可由任何適當的絕緣材料所組成，譬如氧化物，例如，矽之氧化物，例如SiO2 、SiOC或SiOF。導電及絕緣材料之交替層對於此可被稱為OP層對130。八個這種OP層對130係顯示於第2圖中，雖然層對之數目可能大於或小於八，例如2、4、16、32，或者在某些實施例中更多。導電(多晶矽)層125之厚度範圍可在大約15 nm與大約30 nm之間，一般大約是20 nm；絕緣(氧化物)層120之厚度範圍可在大約20 nm與大約50 nm之間，其中典型的厚度係為大約40 nm。在製程考量上，最上絕緣層121與基底層115可比氧化物層120厚。
【0016】
第1圖及第2圖之結構可藉由遮蔽、塗敷光阻、蝕刻、回蝕光阻步驟，以及重複這些步驟而建立，用以形成OP層對之不同的表面層級或一需要數目(例如，八)之表面，這可被稱為接觸墊或軟性著陸墊135 (因為在OP層對之上建立開口部之蝕刻步驟必須"著陸"在接觸墊上，如下參考第2A圖及第2B圖所述)。在不造成混淆的情況下，OP層對之表面於此亦可簡單地被稱為"層級(levels)"或"表面"。
【0017】
一OP層對可包括一上層及下層，其中上層係為一絕緣層，而下層係為一種具有實質上沒有電性連接至任何其他導電層之導電層。稍後的製造步驟(以下參考第2A圖及第2B圖)可形成垂直導電結構，用於建立與個別導電層之連接(亦即，連接至軟性著陸墊135)，以作為三維記憶體結構之一部分。軟性著陸墊135(除了一最低的軟性著陸墊145以外)具有一寬度140，其例如可具有大約150 nm之一典型數值，實施例中，寬度140之範圍例如可從大約100 nm至大約250 nm。
【0018】
為了便利性起見，蝕刻位置(其可對應至軟性著陸墊)在第2圖及後來的圖示中係被標示為P(0)、P(1)、…、P(7)。於每個位置之蝕刻之深度決定關於各個軟性著陸墊之一層級。層級在目前的例子(第2圖)中係被標示為L(0)、L(1)、…，L(7)，於此L(i)表示藉由形成第i層級之一蝕刻製程而移除之OP層對之數目。
【0019】
如第1圖及第2圖所顯示的，此結構100包括一位於層級L(0)之OP層對130之大的(亦即，相當高的)堆疊160，亦即，設置於位置P(0)之最高層級，其與配置於層級L(7)之一特定軟性著陸墊145鄰接，亦即，位於階梯式之蝕刻位置P(7)之最低層級。層級L(0)及L(7)之並列導致一最大的層級差異(亦即，高度差異)，在目前例子中等於七個OP層對之厚度。更一般言之，當使用一些OP層對(N個OP層對)時，在L(0)與L(N-1)之間的這個最大層級差異係為(N-1)×(OP厚度)。
【0020】
高堆疊160可關聯至一錐度150，錐度150具有範圍在大約0度(沒有錐度)至大約1至3度之間的垂直的角度。圓錐角之數值之控制是困難的，且圓錐角之任何正值可被視為是寄生的。一正圓錐角必然地產生了最低軟性著陸墊145之一後蝕刻關鍵蝕刻尺寸(ECD)155之減縮，ECD縮小了約表示為數量(N-1)×(圓錐角)×(OP厚度)。亦即，最低軟性著陸墊145之寬度155可少於(例如，大幅地少於)其餘軟性著陸墊135之寬度140。縮小的寬度155必定增加了正確地置放一與最低軟性著陸墊145接觸之垂直連接結構的困難。未能達到這種配置可能會導致記憶體裝置之製造中的一缺陷。
【0021】
一種蝕刻以建立階梯式結構100之習知技術方法採用七個連續蝕刻步驟，因為每組之OP層對130係個別地被蝕刻。舉例而言，參考第2圖，於此七個蝕刻之位置係為編號P(0)-P(7)，這種方法之一實施例可移除在位置P(7)中之一個OP層對130，光阻可被回蝕，且一個OP層對130可在位置P(6)-P(7)中被移除。這些程序可藉由移除在位置P(5)-P(7)之一額外OP層對130而重複。最後，七個這種蝕刻步驟移除在位置P(7)中之七個OP層對130，六個OP層對130係在位置P(6)中被移除，等等，其中在位置P(1)中之單一OP層對130係於第七蝕刻步驟被移除。於此例子中，位於位置P(0)之層級並未被蝕刻。
【0022】
第2A圖與第2B圖顯示應用至第2圖之習知技術結構以建立促進與軟性著陸墊135之電性連接之接觸開口之處理步驟之結果。如第2A圖所示，製程步驟可包括以譬如一層之氮化矽(SiN)165覆蓋第2圖之結構。SiN可作為軟性著陸墊之上表面上面的一停止層166之功能，且可作為在軟性著陸墊之側面上之一間隙壁167之功能。接著，一氧化物層(可被稱為LC氧化膜170)可被覆蓋在SiN層165上。對LC氧化膜170進行一化學機械平坦化(CMP)步驟可為沈積另一層之SiN作準備，另一層於此被稱為接觸開口(CO) SiN薄膜175。更進一步的，氧化物層，例如CO氧化膜180，可被沈積在CO SiN薄膜175上，且此結果可藉由CMP平坦化而達成。
【0023】
第2B圖顯示第2A圖之結構中的接觸開口CO(0)、CO(1)、…、CO(7)之形成之結果。此形成可藉由包括數個蝕刻步驟之光刻方法而達成，此些蝕刻步驟包括一個形成接觸開口之一上部之第一蝕刻步驟。可使用CO SiN薄膜175作為一停止層之第一蝕刻步驟可形成數個如第2B圖所顯示之具有實質上垂直的筆直側面之接觸開口。然後，一第二蝕刻步驟可移除已經藉由第一蝕刻步驟而露出之CO SiN薄膜175，且一第三蝕刻步驟可移除在CO SiN薄膜175之下之LC氧化膜170之材料，第三蝕刻步驟終結在SiN停止層166上。一第四蝕刻步驟可擊穿SiN停止層166及每個下層的氧化物層120，以建立供軟性著陸墊用之逐層接觸開口。軟性著陸墊(亦即，接觸墊)與供墊用之接觸開口可被視為LC模組LC(0)、LC(1)、…、LC(7)。第2B圖之結構包括八個這種LC模組。
【0024】
代表LC模組LC(3)之細節係顯示於第2C圖中，第2C圖顯示一LC模組(例如，LC(3))包括一由導電層125所組成之接觸墊，導電層125係為OP層對130之一部分，OP層對130亦包括一絕緣層120。一般而言，絕緣層120之一上部邊界122於此可被稱為一LC模組之一表面、層級或表面層級。SiN材料係被顯示且被表示成SiN間隙壁材料167與SiN停止層166。當以導電材料填滿時，接觸開口CO(3) (亦即，一逐層開口部之一例子)提供一電性連接至接觸墊(亦即，軟性著陸墊)。
【0025】
關於第2B圖所顯示之例子，第四蝕刻步驟成功地到達導電層125以形成LC模組LC(0)。於此例子中之相同的第四蝕刻步驟成功地建立LC模組LC(1)、LC(2)、…、LC(6)。然而，LC(7)之形成係被高堆疊160之側壁上之SiN材料165之覆蓋(第2圖)之錐狀表面151(第2A圖)所阻礙。因此，第四蝕刻步驟可能(如第2B圖所顯示的)無法到達對應於LC(7)之導電層125。在其他例子中，第四蝕刻步驟可能只建立一LC(7)上之局部軟性著陸。在任一情況下，以導電材料的後來填滿接觸開口CO(0)–CO(7)可能無法建立與#7軟性著陸墊之電性連接，這結果是可建構一高電阻連接，或甚至一孔洞，藉以導致位於CO(7)之底部之一所謂的盲孔。本揭露之一個目的係說明一種消除前述困難之方法。
【0026】
回至第2圖，所顯示的階梯式結構可由不是七個，而只有三個蝕刻步驟所構成，如第3-5圖所顯示的。這些圖所顯示之三個步驟製程以OP層對130之一未處理的堆疊開始，如第3圖所示。位置P(0)-P(7)係在此圖中被標示，在執行任何蝕刻步驟之前，每個位置與其之一層級L(0)相關。一第一遮罩/曝光/蝕刻程序係藉由使用一遮罩200而針對第3圖之結構執行，遮罩200之特徵為：數個開口部205及一蝕刻深度ED(1)，其中表示法ED(i)表示i個OP層級係待藉由蝕刻程序而移除。第一程序(具有一蝕刻深度ED(1))從堆疊(例如，位置P(1)、P(3)、P(5)、P(7))之交替的位置移除OP層對130之一個(亦即，最上面的)。此種第一程序之結果係顯示於第4圖中。如所顯示的，位置P(1)、P(3)、P(5)及P(7)具有被移除之一個OP層(以L(1)表示)；剩下的位置不具有被移除之OP層(以L(0)表示)。
【0027】
一第二遮罩/曝光/蝕刻程序使用一個第二遮罩210，第二遮罩210具有覆蓋兩個蝕刻位置及一蝕刻深度ED(2)之開口部215。這個程序從在位置P(2)-P(3)及P(6)-P(7)中之OP層對之兩個層級移除材料。第二蝕刻之結果係顯示於第5圖中，其中位置P(1)及P(5)係被蝕刻至層級L(1)，位置P(2)及P(6)係被蝕刻至層級L(2)，而位置P(3)及P(7)係被蝕刻至層級L(3)。位置P(0)及P(4)尚未被蝕刻。
【0028】
使用具有一開口部225及一蝕刻深度ED(4)之一第三遮罩220之一最後的遮罩/曝光/蝕刻步驟，從四個鄰接的位置P(4)-P(7))移除材料。
【0029】
剛才說明的三個蝕刻步驟導致一實質上相同於如第2圖所示的結構。
【0030】
如剛才所說明的應用至八個OP層對之三個步驟之程序，係可以一直接方式類推至供16個OP層對用之四個步驟程序。同樣地，舉例而言，對具有32、64及128個OP層對之結構而言，可能分別需要5、6及7個步驟。一般而言，當N係為2之乘冪時，N個層級所需要的蝕刻步驟之數目係為log2 (N)。
【0031】
雖然此程序可減少必須形成LC模組之蝕刻步驟之數目，但它的使用並未減少在鄰近的軟性著陸墊位置之間的大型的最大層級差異。亦即，這個程序並未解決上面所略述的最大的層級差異問題。
【0032】
本揭露說明採用一嶄新的佈局配置及蝕刻程序之一種設計，此設計導致一種具有數個LC模組之變化結構，LC模組具有兩個OP層對之一最大的鄰近導電表面或層級差異。這個配置實質上可消除ECD 155中之縮減(第2圖)。因此，此配置可消除如上所述參考第2B圖中之CO(7)/LC(7)之蝕刻步驟之過早中止。變化結構實質上維持與第1圖及第2圖所顯示的結構相同的功能，同時提供超越習知技術結構之一個或多個優點。
【0033】
對八個軟性著陸墊之情況而言，依據本發明之蝕刻程序之一個例子之一個實施例係總結於第10圖中之流程圖中。此實施例於步驟400，藉由提供一個半導體堆疊開始，半導體堆疊包括一基板、一基底層及如上所述所建構的複數個OP層對。軟性著陸墊之位置P(0)-P(7)係於步驟405被標示。
【0034】
這種堆疊之一例子係顯示於第6圖中，其中標示有對應於待形成之軟性著陸墊之蝕刻位置P(0)-P(7)。在開始蝕刻之前，零(L(0))之一層級係被表示在每個位置P(0)-P(7)中。
【0035】
於步驟410，執行一第一遮罩/曝光/蝕刻程序以移除位置P(4)-P(7)中之一個OP層。依據具有一開口部305及一標示的蝕刻深度ED(1)之一配置300(如第6圖所示)，遮罩/曝光/蝕刻步驟係被設計成用於移除材料之一個OP層。此圖表示材料係直接在開口部305之下的區域中待被移除。在移除之後，此結構如第7圖所顯示，其中位置P(0)-P(3)已被蝕刻至層級L(0)(亦即，未被蝕刻)，且位置P(4)-P(7)已被蝕刻至層級L(1)(亦即，一個OP層對已被移除)。
【0036】
於步驟415，執行一第二遮罩/曝光/蝕刻操作，依據一配置310 (第7圖)移除兩個OP層，配置310表示依據具有一蝕刻深度ED(2)之開口部315之材料之移除。亦即，兩個OP層對係從位置P(1)、P(3)、P(4)及P(6)待被移除。移除之結果係顯示於第8圖，其中位置P(2)及P(0)尚未被蝕刻(層級係為L(0))，位置P(5)及P(7)已被蝕刻至層級L(1)，位置P(1)及P(3)已被蝕刻至層級L(2)，而位置P(4)及P(6)已被蝕刻至層級L(3)。
【0037】
可於步驟420執行一最後的遮罩/曝光/蝕刻程序，此程序依據包括具有一蝕刻深度ED(4)之一開口部325之一配置320(第8圖)來移除四個OP層對。亦即，材料係從位置P(2)-P(5)被移除。此移除產生第9圖所顯示之結果，其中位置P(0)-P(7)係被蝕刻至各個層級L(0)、L(2)、L(4)、L(6)、L(7)、L(5)、L(3)及L(1)。在任何兩個鄰近的位置之間的高度差異，係為一個OP層厚度或兩個OP層厚度。
【0038】
第9圖之例子亦證明在連續編號的層級(亦即，各個位置P(3)及P(4))中之L(6)及L(7))之間的層級差異等於1，對應於一個OP層對之厚度。又，L(0)被注意到是最高(亦即，最高)層級或表面，及最高編號的層級或表面，L(7)被注意到是最短(亦即，最低)層級或表面。第9圖中之奇數層級或表面係並列地被聚集，偶數層級或表面也是如此。最高的奇數層級或表面(亦即，L(7))及最高的偶數層級或表面(亦即，L(6))係並列被安置。又，最低的奇數層級或表面(亦即，L(1))與零編號的層級或表面(亦即，L(0))係被安置成彼此相距最遠。
【0039】
雖然剛剛提供的例子應用至具有八個LC模組之結構，但是於此所揭露之此方法可被採用在具有無論多少個的OP層對之結構上。
【0040】
可被使用以處理具有無論多少層對之一堆疊之方法之一個實施例之概要出現在第11圖之流程圖中。依據所顯示的實施例，於步驟500，提供包括一基板、一基底層及交替導電/絕緣層(例如OP層對)之一半導體堆疊。於步驟505，決定一些軟性著陸墊(表面或層級)，N，定義軟性著陸墊(表面或層級)位置，且計算出一些蝕刻步驟，M，於此 M = [log2 N]。
【0041】
於其中[…]表示"大於或等於之最小整數"。於步驟510，可方便地將軟性著陸墊位置表示為P(0)、P(1)、…、P(N-1)並將這些號碼安排為一表中之第一列。
【0042】
於步驟515，做出關於N是否為奇數或偶數的判定。當N係為偶數時，蝕刻之深度整數的一列表係於步驟520中形成以下配置： 1、3、…、N-1、N-2、…、4、2、0。
【0043】
於此，注意N-1係為奇數而N-2係為偶數。蝕刻之深度整數表示於每個軟性著陸墊位置P(0)、P(1)、…、P(N-1)待被執行之蝕刻ED(.)之層級(以OP層對之數目量測)。方便的是將層級號碼配置在表格形式中，其藉由將它們插入作為於步驟510所建構之表之第二列。如所建構的，此表列出第一列中之軟性著陸焊位置；第二列表示於每個位置待被執行之蝕刻之深度。
【0044】
當N係為奇數時，整數之一列表係於步驟522以一類似的(但不同的)配置形成： 1、3、…、N-2、N-1、…、4、2、0。
【0045】
於此，注意N-2係為奇數，而N-1係為偶數。如前，當軟性著陸墊之數目係為奇數時，蝕刻之深度整數表示軟性著陸墊位置之層級。
【0046】
關於N = 10(偶數)及N = 11 (奇數)之例子係顯示於各個表1及2中，其中依據步驟510，這些表中之第一列確認一蝕刻位置(亦即，一軟性著陸墊位置)，而這些表中之第二列定義關於表示的位置之一層級(參照步驟520及522)。
表1
表2
【0047】
於步驟525，蝕刻之深度整數係被表示為M位二進位數，其係被插入作為蝕刻深度列ED(.)成為於步驟520或522開始的表。
【0048】
一M位二進位整數q，可從0至M-1取數值，對M = 5而言，譬如可以二進位形式被表示為b4 b3 b2 b1 b0 ，其中每一個"b"數字不是0就是1。這種表現被解釋成如下意義 q = b0 ×20 + b1 ×21 + b2 ×22 +…+ b4 ×24 。
【0049】
亦即，每個二進位數係與在q之二進位表現中的2之乘冪(1、2、4、8、…)相關。當M = 5時，b4 係為最顯著的二進位數；b0 係為最小顯著的二進位數。舉例而言，如果q = 21，則其二進位表現係為10011 (亦即，16 + 2 + 1)。
【0050】
關於在表1中所表示之例子，N = 10，而M = 4。關於每個蝕刻之深度整數之二進位表現，係被表示在具有形成此表之最後四個列之蝕刻深度(ED)列之一欄中。最顯著的數字係被設置於第三列；最小顯著的數字係被設置於此表之最後列。依據與每個蝕刻之深度整數之表現的數字相關的2之乘冪，蝕刻深度列係在此表之第一欄中貼上標籤ED(8)、ED(4)、ED(2)、ED(1)。
【0051】
同樣地，在表2例子中，N = 11而且，再者M = 4。關於蝕刻之深度整數之二進位表現係被加至此表用以以一種類似於在表1之構造中所採用的方式建立四個蝕刻深度列。
【0052】
依據二進位數之列，遮罩/曝光/蝕刻程序係接著於步驟530藉由蝕刻而依序被執行。M個蝕刻步驟係被執行(在表1及表2中，M = 4)，其中每個蝕刻步驟對應於此表中之一蝕刻深度列。於每個步驟待被蝕刻之位置係以在每個蝕刻深度列中之一"1"表示。蝕刻之深度係於每個步驟依據在OP厚度之單元中所測量之蝕刻深度列(亦即，2之乘冪)之標籤(label)而被執行。
【0053】
依據一個例子，步驟530之細節係被顯示為在第11A圖中之流程圖。於步驟532，此表中之蝕刻深度列之其中一個係被選擇，而於步驟534，於具有蝕刻深度列中之一"1"之位置執行一蝕刻到達一以蝕刻深度列之標籤(亦即，2之乘冪)所表示之深度。如果於步驟536，每一次檢查所有蝕刻深度列尚未被選擇，則於步驟538選擇一不同蝕刻深度列(亦即，一蝕刻深度列尚未被選擇)。於步驟534，重複此製程，直到蝕刻已被執行對應於所有蝕刻深度列為止。
【0054】
使用N(例如，N = 10)之偶數值之一個例子顯示使用表1及第12-16圖，以定義蝕刻之順序之方法之一實施例。於此例子中，包括10個OP層對之半導體堆疊係顯示於第12圖中。蝕刻位置P(0)-P(9)係被標示。首先，蝕刻深度被注意到是L(0)，對應於沒有已被執行之蝕刻。
【0055】
在第11A圖之流程圖以後，於步驟532選擇在表1中標示ED(1)之蝕刻深度列，且依據顯現在蝕刻深度列ED(1)中之每個"1"準備一遮罩600(第12圖)。待被蝕刻之軟性著陸墊位置係以第12圖中之虛線矩形605表示。於步驟534完成此蝕刻。第一蝕刻從位置P(5)-P(9)移除一層之材料，如第13圖所示。
【0056】
於步驟536，吾人可注意到不是所有的蝕刻深度列都尚未被選擇，所以於步驟538，藉由選擇譬如標示為ED(2)之蝕刻深度列繼續此製程，ED(2)具有在位置P(1)、P(3)、P(6)及P(8)中的一些蝕刻深度列。因此，於步驟534，建構出一遮罩配置610(第13圖)，且基於虛線矩形615執行深度2之蝕刻，藉以從位置P(1)、P(3)、P(6)及P(8)移除2個OP層對。第二蝕刻之結果係顯示於第14圖中，第14圖顯示位置P(0)、P(2)及P(4)尚未被蝕刻(亦即，層級L(0))，位置P(5)、P(7)及P(9)已被蝕刻至層級L(1)，位置P(1)及P(3)已被蝕刻至層級L(2)，以及位置P(6)及P(8)已被蝕刻至層級L(3)。
【0057】
藉由使用表1中之標示ED(4)之蝕刻深度列，以一種類似的方式繼續，依據以第14圖中之虛線矩形625表示之遮罩配置620執行一第三蝕刻(亦即，一四個層級蝕刻)。第三蝕刻步驟之結果係顯示於第15圖中。
【0058】
最後，依據包括一虛線矩形635之一遮罩配置630，藉由使用表1中之標示ED(8) (亦即，蝕刻深度為8)之蝕刻深度列中的那些執行一第四蝕刻步驟。最後的蝕刻結果係顯示於第16圖中。如前，沒有層級之高度與一鄰近層級之高度差異了2個OP厚度以上。
【0059】
第17-21圖顯示針對包括11個OP層對之一半導體堆疊所執行之一序列之蝕刻之結果，如於此參考表2所說明的。此實施例使用N (N = 11)之奇數值並遵循類似於上述參考第11A圖及第12-16圖所說明的那些之步驟。
【0060】
雖然剛剛提供的例子依一特定順序(亦即，依序執行深度1、2、4、8之蝕刻)執行蝕刻，但蝕刻之順序並非是重要的，且可改變。於此所提供之例子亦證明在連續編號的層級(例如，表1及2中之層級列)之間的層級差異係為一個OP層對之厚度。又，在所有情況中，L(0)被注意到是最高(亦即，最高)層級，及最高編號的層級，L(N-1)被注意到是最短(亦即，最低)層級。奇數層級係並列地被聚集，偶數層級偶數層級也是一樣。最高的奇數層級及最高的偶數層級係同樣地並列被安置。此外，最低的奇數層級(亦即，L(1))與零編號的層級(亦即，L(0))係被安置彼此相距最遠。
【0061】
由實施例所建立之方法實施例及造成的三維半導體記憶體結構之例子，證明了上述所標示之大型的最大的鄰近層級差異問題，可藉由在既存的製程中只做出較小的改變而獲得解決。
【0062】
此方法之實施例有效地重新配置軟性著陸墊之位置，以及在三維記憶體結構之較高的層(未顯示)中之對應的連接點。這個重新配置改善LC模組之可靠度，而不會、或實質上不會對其之功能具有不利的效果。亦即，對具有N LC模組位置之結構而言，ECD的縮減係被縮小了(N-1)/2之係數，從 (N-1)×(圓錐角)×(OP厚度) 至 2×(圓錐角)×(OP厚度)。
【0063】
所達成的相對改善隨著所採用之層數增加，這是因為在鄰近的軟性著陸墊層級之間的高度之最大差異總是2×(OP厚度)。第2圖中所標示之ECD的縮小藉以實際上被消除，如同接觸圖案覆蓋容限及不必要的蝕穿之議題之減少一樣。
【0064】
雖然於此之揭露書表示某些說明的實施例，但吾人應理解到這些實施例已經由舉例而非限制地被提供。跟隨這個揭露書之意義係用於讓配合熟習本項技藝者之知識來解釋而建構之實施例，用於覆蓋實施例之所有修改、變化、組合、互換、省略、代用、替代以及等效設計，達到並不相互排斥的程度，如可落在本發明之精神與範疇之內，並只受限於以下的申請專利範圍。
L(0)至L(7)‧‧‧層級
P(0)至P(7)‧‧‧位置
102‧‧‧基板
115‧‧‧氧化物層/基底層/絕緣材料
120‧‧‧絕緣材料/絕緣層/氧化物層
125‧‧‧導電(多晶矽)層/導電材料
130‧‧‧OP層對

Claims (20)

  1. 【第1項】
    一種三維半導體記憶體結構，包括： 複數個LC模組，該些模組包括： 複數個接觸墊；及 複數個逐層開口部，使與該些接觸墊連接，其中： 該些LC模組係被配置在複數個層級上，各該層級係由一個對或多個對之導電材料及絕緣材料之交替層所形成，形成該些交替層的該些對係為OP層對，其中在鄰近層級之表面之間的一高度差異係不超過兩該個OP層對之一厚度。
  2. 【第2項】
    如申請專利範圍第1項所提出之結構，其中該結構包括8個或更少的該些LC模組。
  3. 【第3項】
    如申請專利範圍第1項所提出之結構，其中該結構包括8個以上的該些LC模組。
  4. 【第4項】
    如申請專利範圍第1項所提出之結構，其中各該LC模組係指定為奇數或偶數，以零標示之該LC模組係指定為偶數。
  5. 【第5項】
    如申請專利範圍第4項所提出之結構，其中在連續編號的該些LC模組之該些表面之間的一高度差異係為一個該OP層對之一厚度。
  6. 【第6項】
    如申請專利範圍第4項所提出之結構，其中： 零編號的該LC模組之該表面係為最高表面；及 最高編號的該LC模組之該表面係為最低表面。
  7. 【第7項】
    如申請專利範圍第6項所提出之結構，其中該些奇數的該些LC模組係並列地被聚集，而該些偶數的該些LC模組係並列地被聚集，俾能使具有最高的奇數之該LC模組之該表面鄰近具有最高的偶數之該LC模組之該表面。
  8. 【第8項】
    如申請專利範圍第6項所提出之結構，其中最低奇數的該LC模組與該零編號的該LC模組係被定位成彼此相距最遠。
  9. 【第9項】
    一種形成供三維半導體記憶體用之複數個LC模組之方法，包括： 提供一個半導體堆疊形成於一基板上，該堆疊包括一基底層及交替排列的導電/絕緣層，該些導電/絕緣層為OP層對； 定義複數個蝕刻位置； 在該半導體堆疊上進行一序列之蝕刻，以暴露位於該些蝕刻位置之OP層對表面之表面，使任何鄰近層級之表面之間的一高度差異都不超過兩該個OP層對之一厚度。
  10. 【第10項】
    如申請專利範圍第9項所提出之方法，其中定義該些蝕刻位置包括指定數個軟性著陸墊之位置。
  11. 【第11項】
    如申請專利範圍第9項所提出之方法，其中定義該些蝕刻位置包括指定該些蝕刻位置之一偶數序編。
  12. 【第12項】
    如申請專利範圍第11項所提出之方法，其中定義該些蝕刻位置包括指定該些蝕刻位置之一數目序編，該數目係為2之全部正數乘冪。
  13. 【第13項】
    如申請專利範圍第9項所提出之方法，更包括： 依據奇數及偶數之整數來編號導電的該些表面； 將奇數導電的該些表面分組在一起；及 將偶數導電的該些表面分組在一起。
  14. 【第14項】
    如申請專利範圍第13項所提出之方法，其中該執行包括執行一數目之蝕刻，該數目並非是該複數個蝕刻位置之尺寸之基數2的對數以上。
  15. 【第15項】
    如申請專利範圍第9項所提出之方法，其中定義該些蝕刻位置包括指定該些蝕刻位置之一奇數序編。
  16. 【第16項】
    一種包括絕緣材料及導電材料之交替對的層之結構，以形成一三維半導體記憶體陣列之複數個LC模組，其中： 該些交替對的層係形成數個不同的表面；及 沒有任何兩個鄰近的表面在高度差異上的值會大於兩該個交替對之導電/絕緣層之一厚度。
  17. 【第17項】
    如申請專利範圍第16項所提出之結構，其中該導電材料包括多晶矽。
  18. 【第18項】
    如申請專利範圍第16項所提出之結構，其中該絕緣材料係選自於SiO2、SiOC、SiOF及其之組合。
  19. 【第19項】
    如申請專利範圍第16項所提出之結構，其中該些交替對之數目係為2之正整數乘冪。
  20. 【第20項】
    如申請專利範圍第16項所提出之結構，其中該些交替對之數目係為偶數。
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