CN103367258B - 半导体线路结构及其制作工艺 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 51
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 239000000463 material Substances 0.000 claims abstract description 53
- 238000005530 etching Methods 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims description 51
- 230000008569 process Effects 0.000 claims description 40
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- 238000010276 construction Methods 0.000 claims description 14
- 230000015654 memory Effects 0.000 claims description 14
- 238000001259 photo etching Methods 0.000 claims description 13
- 238000000101 transmission high energy electron diffraction Methods 0.000 claims description 9
- 239000004020 conductor Substances 0.000 abstract description 9
- 238000005516 engineering process Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000007687 exposure technique Methods 0.000 description 4
- 238000000671 immersion lithography Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000003475 lamination Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 239000004744 fabric Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000010023 transfer printing Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 206010010356 Congenital anomaly Diseases 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- ISQINHMJILFLAQ-UHFFFAOYSA-N argon hydrofluoride Chemical compound F.[Ar] ISQINHMJILFLAQ-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910021389 graphene Inorganic materials 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
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- Manufacturing & Machinery (AREA)
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- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
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Abstract
本发明公开一种半导体线路结构及其制作工艺，其制作工艺步骤包含提供一基底，该基底包含一目标层与一硬掩模层、在该硬掩模层上形成图形化的大小内核体群组、在该基底与该些大小内核体上共形地形成一间隙壁材质层、在间隙壁材质层的沟槽中形成多个填充体、进行一第一蚀刻制作工艺去除裸露的该间隙壁材质层、以该些填充体为掩模进行一第二蚀刻制作工艺图形化该硬掩模层、以及，以该图形化硬掩模层为掩模进行一第三蚀刻制作工艺图形化该导体层。
Description
技术领域
本发明涉及一种半导体结构及其制作工艺，特别是涉及一种存储型闪存存储器(NANDflash)线路结构及其制作工艺。
背景技术
光刻制作工艺为利用曝光显影步骤来将光掩模上的电路图案缩微转印至晶片上，用于制作出特定的线路图形。然，随着半导体制作工艺的微缩，传统的光学光刻技术已面临了实作瓶颈。以现今主流的193纳米(nm)波长的氟化氩(ArF)激光光源为例，其可达到的最小晶体管半间距(half-pitch)为65纳米，若再搭配业界现有的浸润式光刻(ImmersionLithography)技术，晶体管半间距则可以再推进至45纳米，但这已是其曝光光刻的物理极限。若要实现45纳米以下制作工艺半间距的要求，则需仰赖更高阶的光刻技术，如浸润式光刻搭配双重曝光(DoublePatterning)技术、极紫外光(ExtremeUltraViolet,EUV)技术、无光掩模光刻(MasklessLithography,ML2)技术，以及纳米转印(Nano-imprint)等技术。
在上述所提的各种光刻技术中，双重曝光技术是在商用化实作中最成熟的技术之一，其能够使用现有的设备来达成更微细的线路制作，而无需换购极为昂贵黄光机台或是进行大规模的资本投资。在业界双重曝光技术与相关设备逐渐成熟的环境下，原本面临物理极限的193纳米浸润式光刻因而得以延伸应用至32纳米与22纳米制作工艺节点，成为下一世代光刻制作工艺的主流技术。
所谓的双重曝光技术，即是将原本单一绸密的半导体线路图形分成两个交错或互补的图案，并通过浸润式光刻等的光刻技术分别转印，再将曝光在晶片上的两个图案结合达到最后完整的电路图案。在此技术中，其中又以负型的自对准双重曝光(negativeself-aligneddoublepatterning,N-SADP)技术为现今应用在存储型闪存存储器(NANDflash)制作工艺中较为成熟者，其可在存储区块(block)中制作出间距在28纳米以下的字符线(wordline)或位线(bitline)结构，有效地增进存储器在单位面积下所能达到的存储容量。
然，尽管一般的负型自对准双重曝光(negativeself-aligneddoublepatterning,N-SADP)技术能制作出等间距的微细字符线，然因其在先天在制作工艺上的制肘，其在一存储区块中所制作出的字符线数目一定为奇数条，无法满足单一存储区块中偶数字符线的规格标准。
是以，现今业界仍需对现有的双重曝光技术进行改良，以其能克服上述实作中所遭遇到的问题。
发明内容
有鉴于前述现有技术的缺失，本发明特以提出了一种新颖的半导体结构及其制作工艺。此制作工艺属半导体技术中负型自对准双重曝光制作工艺(negativeself-aligneddoublepatterning,N-SADP)的改良，其可于一单一的特征单元区域内形成多条等间距的小线路特征以及位于两侧的大线路特征。
本发明的目的之一在于提供一种半导体制作工艺，其步骤包含提供一基底，该基底包含一目标层与一硬掩模层、在该硬掩模层上形成图形化的大小内核体群组、在该基底与该些大小内核体上共形地形成一间隙壁材质层、在间隙壁材质层的沟槽中形成多个填充体、进行一第一蚀刻制作工艺去除裸露的该间隙壁材质层、以该些填充体为掩模进行一第二蚀刻制作工艺图形化该硬掩模层、以及，以该图形化硬掩模层为掩模进行一第三蚀刻制作工艺图形化该目标层。
本发明的另一目的在于提供一种半导体线路结构，其包含一基底、二选择栅，设在该基底上、以及偶数条间隔排列的字符线，其中该选择栅具有一第一部分与一第二部分，并且该第一部分与该第二部分厚度不同。
无疑地，本发明的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述的较佳实施例细节说明后将变得更为显见。
附图说明
本说明书含有附图并于文中构成了本说明书的一部分，以使阅者对本发明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：
图1-图10为本发明较佳实施例中一半导体制作工艺的截面示意图，其中图10还绘示出本发明所主张的存储型闪存存储器(NANDflash)线路结构；以及
图11为本发明半导体制作工艺的主要步骤流程图。
需注意本说明书中的所有图示都为图例性质。为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现。图中相同的参考符号一般而言会用来标示修改后或不同实施例中对应或类似的特征。
主要元件符号说明
100基底
101导体层
102硬掩模层
102a/b/c硬掩模体
103材料层
103a/b内核体
104特征单元
105间隙壁材质层
106沟槽
107a/b填充体
108沟槽
109光致抗蚀剂
110光致抗蚀剂
111字符线
112选择栅
112a第一部分
112b第二部分
S1~S7步骤
具体实施方式
在下文的细节描述中，元件符号会标示在随附的图示中成为其中的一部分，并且以可实行该实施例的特例方式来表示、描述。这类实施例会说明足够的细节以使该领域的一般技艺人士得以具以实施。阅者须了解到本发明中也可利用其他的实施例或是在不悖离所述实施例的前提下作出结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定，反之，其中所包含的实施例将由随附的权利要求来加以界定。再者，本发明通篇说明书与随附权利要求中会使用某些词汇来指称特定的组成元件。该领域的技艺人士将理解到，半导体元件制造商可能会以不同的名称来指称一相同的元件，如间隙壁与侧壁子(spacer)、绝缘层与介电层等。
现在下文中将提供实施例搭配图示来说明本发明的方法。其中，图1-图10依序绘示出根据本发明较佳实施例中一半导体制作工艺的截面示意图。本发明方法为现有的负型自对准双重曝光制作工艺(negativeself-aligneddoublepatterning,N-SADP)的改良，其中所主张的各细节步骤将可解决一般N-SADP制作工艺无法在一存储区块中制作出等间距且偶数条字符线的缺失。
请参照图1，首先提供一基底100，其作为本发明结构中半导体元件设置的基础。基底100上依序形成有一目标层，例如为一导体层101，以及一硬掩模层102。目标层被用来图案化以形成所需的各式半导体元件的组成结构或导电线路，而于本发明中，此导体层101用来形成导电线路，如字符线(wordline)、位线(bitline)、或选择栅(selectgate)等线路结构。硬掩模层102则于后续制作工艺中会形成一图形化的蚀刻掩模，以进一步作为下层的导体层101中蚀刻出导电线路图形的蚀刻掩模。在本发明中，基底100的材质可包含硅基底、含硅基底、三五族覆硅基底(例如GaN-on-silicon)、石墨烯覆硅基底(graphene-on-silicon)或硅覆绝缘(silicon-on-insulator，SOI)基底等，但不限定为半导体基底，本发明也可以应用于显示面板等的其他技术领域，故基底也可为绝缘的玻璃基板或石英基板等；导体层101的材质可包含多晶硅、非晶硅、金属硅化物或金属材料等，但本发明的目标层不限定为导体材料，其也可为半导体或绝缘材料；而硬掩模层102的材质可包含氮化硅、氧化硅等，但不限定为绝缘材料，其也可为氮化钛等的金属材料。
复参照图1，在接下来的步骤中，硬掩模层102上会形成一层材料层103。此材料层103作为定义形成核心电路(corecircuit)图形的核心元件之用，其在后续的制作工艺步骤中将在硬掩模层102上形成多个凸出的核心元件的组成结构，以建构出所欲的核心电路图形，后文的实施例中将有进一步的相关说明。在本发明中，材料层103的材质可包含氮化硅、氧化硅、多晶硅等，不加以限定，但需与硬掩模层102为不同蚀刻选择比，亦即对一蚀刻制作工艺而言，材料层103与硬掩模层102具有不同的蚀刻速率。
请参照图2，在形成材料层103后，接着进行一光刻蚀刻制作工艺来图形化此材料层103。在本发明实施例中，经过光刻蚀刻制作工艺的材料层103会被图形化成多个不同大小的内核体，如图中所示的小内核体103a群组与大内核体103b群组。该些内核体在俯瞰视角下呈间隔排列的线条态样，其共同界定出一特征单元104区域。整个基底100表面上可具有多个呈阵列分布的特征单元104，每一个特征单元104皆可代表一般存储器结构中的一存储区块(block)，而小内核体103a的数量为所需偶数条字符线的一半，例如结构中如需制备M数条字符线，小内核体103a的数量则为M/2。为清楚说明各步骤流程之故，本发明后述图示与实施例中都将以三个小内核体103a为例。上述的光刻蚀刻制作工艺为本领域中现有的技术手段，故于此不多予赘述。
再参照图2，就内核体而言，小内核体103a与大内核体103b的宽度分别为W1与W2。大内核体103b的宽度W2可为小内核体103a宽度W1的数倍，如二或三倍，大内核体103b的宽度W2需能提供足够的叠层对准裕度(OVLbudget)给后续的光刻制作工艺，以利形成所需的线路结构(如一选择栅)。再者，小内核体103a彼此等间隔一第一间距d1，大内核体103b彼此等间隔一第二间距d2，而小内核体103a群组的其中一侧与邻近的大内核体103b相隔第一间距d1，另一侧则与邻近的大内核体103b相隔第二间距d2。在本发明中，第一间距d1设定成小于第二间距d2。举例言之，在本发明一较佳实施例中，上述第一间距d1设定为最终所欲形成的线路结构(如字符线)之间的间距F(如28nm)的三倍值(3F，如84nm)，第二间距d2则设定为是其五倍值(5F，如140nm)。在本发明中，第一间距d1小于第二间距d2的设计将在后续的N-SADP制作工艺中使小内核体103a群组的两侧得以产生不同宽度的掩模体结构，并用于制出所需的线路结构(如具有相同间距的字符线以及位于两侧的选择栅结构)。上述特征为本发明的必要特征之一，其于后续实施例中将有进一步的说明。
接着请参照图3，在定义出大小内核体103a/b后，进行一沉积制作工艺在基底100面上形成一间隙壁材质层105。此间隙壁材质层105共形地形成在硬掩模层102及大小内核体103a/b的表面，其于基底100面的各位置处会具有一致的厚度。以此方式，各内核体103a/b之间的间隙位置将形成沟槽106，此些沟槽106在基底面上也呈间隔排列设置，与内核体103a/b相同。在本发明实施例中，间隙壁材质层105的材质可包含氮化硅、氧化硅、多晶硅等，不加以限定，但需与硬掩模层102及材料层103为不同蚀刻选择比，亦即对一蚀刻制作工艺而言，硬掩模层102、材料层103与间隙壁材质层105具有不同的蚀刻速率，以利后续制作工艺中可以具特定蚀刻选择比的非等向性蚀刻制作工艺来加以移除。
间隙壁材质层105在本发明方法中的功效为缩短内核体103a/b之间的间距。对N-SADP制作工艺而言，间隙壁材质层105的厚度W3设定为最终所欲形成的线路结构(如字符线)之间的间距。如在本发明一较佳实施例中，间隙壁材质层105所沉积的厚度W3设定为制作工艺中所使用的曝光机台的曝光极限的一半。举例言之，如在使用193nm的氟化氩(ArF)准分子激光步进机的环境下，其曝光极限为56nm，则间隙壁材质层105的厚度W3则设定为28nm。间隙壁材质层105的厚度W3也可设定为是小内核体103a之间的第一间距d1的三分之一或是大内核体103b之间的第二间距d2的五分之一。如此设置，将以利在后续制作工艺中形成等间距且等宽度的字符线，并在选择栅形成的过程中提供足够的叠层对准裕度给显影制作工艺，其于后续实施例中将有进一步的说明。
接下来请参照图4。在形成间隙壁材质层105后，随后，在沟槽106中填入一填充材质以形成多个不同宽度的大、小填充体107a/b。在本发明实施例中，填充体107a/b的功用在于作为后续制作工艺中部分的蚀刻掩模，以获得所欲的线路图形。填充体107a/b的材质可包含氮化硅、氧化硅、多晶硅等，但必须与周围的间隙壁材质层105、材料层103与硬掩模层102具有高度的蚀刻选择比，如此，才得以在后续的蚀刻制作工艺中移除间隙壁材质层105而留下填充体107a/b。
在本发明一较佳实施例中，小填充体107a的宽度W4与最终所欲形成的线路结构(如字符线)宽度相同，如28nm；大填充体107b的宽度W5则为小填充体107a宽度W4的三倍，如84nm。视制作工艺需求而定，流程中可选择性地进行一化学机械研磨(ChemicalMechanicalPolishing,CMP)或回蚀刻等步骤来平坦化填入填充材质的表面，以获得如图4所示的结构态样。
接着请参照图5，在形成填充体107a/b后，进行一非等向性的第一蚀刻制作工艺来进行蚀刻。该第一蚀刻制作工艺对于间隙壁材质层105、填充体107a/b与材料层103具有高度的蚀刻选择比，故裸露出的间隙壁材质层105会被蚀去，仅余下表面的大小内核体103a/b以及大小填充体107a/b等结构。上述余下的大小内核体103a/b与大小填充体107a/b会作为后续制作工艺中的掩模体，以蚀刻出所欲的图形。经此第一蚀刻制作工艺后，基底100表面会形成多个沟槽108分设于大小内核体103a/b与大小填充体107a/b之间，该些沟槽108裸露出下层的硬掩模层102。在本发明中，由于沟槽108是经由蚀去间隙壁材质层105而形成，故其宽度会与原本间隙壁材质层105所沉积的厚度W3相同，且每个沟槽108都会具有相同的宽度。
复参照图5，在进行第一蚀刻制作工艺去除间隙壁材质层105后，接着再以余下的大小内核体103a/b与大小填充体107a/b为掩模进行一第二蚀刻制作工艺。该第二蚀刻制作工艺会将从沟槽108裸露出的硬掩模层102蚀去。如此，原先呈现在基底面上的大小内核体103a/b与大小填充体107a/b图案特征便会转移到硬掩模层102上。于上述蚀刻制作工艺后再将作为掩模的大小内核体103a/b与大小填充体107a/b去除，即可得到如图6所示的结构。图形化后的硬掩模层102会具有多个不同大小的掩模体，如图中所示的小硬掩模体102a与大硬掩模体102b群组。以本发明方法流程所形成的硬掩模体102a/b会具有相同的间距(如W3)，小硬掩模体102a数目一定为偶数个且为先前制作工艺中所定义的小内核体103a数量的两倍，较佳者为2n个，n为正整数。
在接下来的步骤中，请参照图7，以光刻制作工艺在小硬掩模体102a群组及两侧邻近的数个大硬掩模体102b群组上覆盖一层光致抗蚀剂109。对本发明而言，覆盖此光致抗蚀剂109的目的在于保留位于单一特征单元104中的所需图形特征，如字符线、位线、或是选择栅等部位。之后如以此光致抗蚀剂109为掩模进行蚀刻制作工艺，将可去除线路图形外侧不需要的图形特征，如图7中的大硬掩模体102c群组，最后再去除光致抗蚀剂109，其结果将如图8所示，仅小硬掩模体102a群组以及两侧邻近的大硬掩模体102b群组留在基底表面上。须注意图7中所示的光致抗蚀剂109仅涵盖了小硬掩模体102a群组两侧邻近的两个大硬掩模体102b，然在其他实施例中，其也可能涵盖更大的范围，如两侧邻近的两个以上的大硬掩模体102b范围，端视小硬掩模体102a群组两侧所定义的线路图形(如一选择栅)的尺寸而定，本文仅以两个邻近的大硬掩模体102b作为实施范例。
在去除硬掩模层102中不需要的图形特征后，接着，如图9所示，在两侧剩余相邻的大硬掩模体102b上覆盖一层光致抗蚀剂110。覆盖此光致抗蚀剂110的目的在于掩蔽相邻的大硬掩模体102b之间的间隙，如此，相邻的大硬掩模体102b整体将可视作为一单一的硬掩模体，以于后续制作工艺中产生所欲的线路结构(如一选择栅)。就本发明而言，如前述者，由于所形成的大硬掩模体102b(特别是最靠近小硬掩模体102a的大硬掩模体102b)的宽度W2是小硬掩模体102a宽度W1的数倍，故光致抗蚀剂110在光刻制作工艺中有相当的叠层对准裕度可层叠在两大硬掩模体102b上，而不会因为对位偏移而超出了两大硬掩模体102b的范围，进而影响到后续所形成的线路图形。
最后，请参照图10，在覆盖上光致抗蚀剂110之后，以小硬掩模体102a、大硬掩模体102b、光致抗蚀剂110为掩模对导体层101进行蚀刻，如此，将可在一存储区块(即特征单元104)内得到偶数条相隔一定间距的字符线111，以及位于两侧的选择栅112。由于蚀刻过程中硬掩模体102a/b会被逐渐移除，因此光致抗蚀剂110覆盖区域定义出的部分选择栅112(此称为第一部分112a，如选择栅的中间部分)厚度较厚，而未被光致抗蚀剂110覆盖区域定义出的部分选择栅112(此称为第二部分112b，如选择栅两侧部分)厚度较薄，因此选择栅112中间部分厚度较厚且两侧部分厚度较薄而形成“凸”字型，并且被光致抗蚀剂110覆盖的部分大硬掩模体102b残留于选择栅112表面。
综合上述说明，图11所示的步骤流程总结了本发明半导体制作工艺，其步骤依序包含：提供一基底，该基底包含一导体层与一硬掩模层(S1)；在该硬掩模层上形成图形化的大小内核体群组(S2)；在该基底与该些大小内核体上共形地形成一间隙壁材质层(S3)；在间隙壁材质层的沟槽中形成多个填充体(S4)；进行一第一蚀刻制作工艺去除裸露的该间隙壁材质层(S5)；以该些内核体以及填充体为掩模进行一第二蚀刻制作工艺图形化该硬掩模层(S6)；以及，以该图形化硬掩模层为掩模进行一第三蚀刻制作工艺图形化该导体层(S7)。
上述本发明所主张制作工艺方法的特点在于，通过将小内核体群组其中一侧与邻近大内核体的间距设定成较另一侧为大，传统负型自对准双重曝光制作工艺(N-SADP)先天上所会产生的奇数条等间距的小线路图形中的其中一最外侧的小线路图形会变为较大的线路图形。如此，再将该较大的线路图形于邻近的大线路图形合并，便能得到所欲多条等间距的小线路图形(可作为字符线)以及位于两侧的大线路图形图案(可作为选择栅)。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (15)
1.一种用以形成特定图形特征的半导体制作工艺，其包含下列步骤：
提供一基底，该基底上依序包含目标层与硬掩模层；
在该硬掩模层上形成一图形化的材料层，该图形化的该材料层具有多个特征单元，每一该特征单元中包含多个小内核体与多个大内核体，该些大内核体分别位于该些小内核体的两侧，其中该些小内核体均具有第一宽度且彼此间隔一第一间距排列，在小内核体同一侧的该些大内核体均具有第二宽度且彼此间隔一第二间距排列；其中位于该些小内核体一侧的该大内核体与相邻的该小内核体相隔该第一间距，位于该些小内核体另一侧的该大内核体与相邻的该小内核体相隔该第二间距，其中该第一间距与该第二间距不相等；
在该硬掩模、该些小内核体、以及该些大内核体上共形地形成一间隙壁材质层，且该间隙壁材质层上具有多个沟槽，各该沟槽分别位于两相邻的内核体之间；
在该些沟槽内分别填入一填充材质，以形成多个填充体；
用该些填充体为掩模进行一第一蚀刻制作工艺去除裸露的该间隙壁材质层，以形成多个小填充体以及大填充体，其中一个小填充体与一个大填充体分别形成于该些小内核体的两侧并且分别位于相邻的该小内核体与该大内核体之间；
用该些小内核体以及该些小填充体为掩模进行一第二蚀刻制作工艺，以图形化该硬掩模层成为多个彼此间隔排列的小硬掩模体，同时用该些大内核体以及该些大填充体为掩模以图形化该硬掩模层成为多个大硬掩模体，其中该些大硬掩膜体分别位于该些小硬掩膜体的两侧；
分别在该些大硬掩模体上覆盖一光致抗蚀剂；以及
以该些小硬掩模体、该些大硬掩模体、以及该光致抗蚀剂为掩模进行一第三蚀刻制作工艺，以至少由两侧的该大硬掩模体刻蚀成二选择栅，并且至少由该小硬掩模体刻蚀成设在该二选择栅之间的字符线。
2.如权利要求1所述的半导体制作工艺，其中在图形化该硬掩模层后进行一光刻蚀刻步骤去除至少一该大硬掩模体。
3.如权利要求1所述的半导体制作工艺，其中该半导体制作工艺为一负型自对准双重曝光制作工艺(negativeself-aligneddoublepatterning,N-SADP)。
4.如权利要求1所述的半导体制作工艺，其中该些小硬掩模体的个数为该些小内核体的个数的两倍。
5.如权利要求4所述的半导体制作工艺，其中该些小硬掩模体的个数为2n个，n为正整数。
6.如权利要求1所述的半导体制作工艺，其中该图形特征包含多条字符线与多个选择栅。
7.如权利要求6所述的半导体制作工艺，其中该些小硬掩模体为偶数条间隔排列的字符线图形。
8.如权利要求6所述的半导体制作工艺，其中该些大硬掩模体与该些光致抗蚀剂分别构成一选择栅图形。
9.如权利要求1所述的半导体制作工艺，其中该第一间距大于该第二间距。
10.如权利要求9所述的半导体制作工艺，其中该第一间距为84nm，该第二间距为140nm。
11.如权利要求1所述的半导体制作工艺，其中该些小硬掩模体彼此相距28nm。
12.一种利用如权利要求1-11中任一项所述的半导体制作工艺制作的与非门型闪存存储器(NANDflash)线路结构，包含：
基底；
两个选择栅，设在该基底上；以及
偶数条间隔排列的字符线，设在该二选择栅之间，其中该选择栅具有第一部分与第二部分，并且该第一部分与该第二部分厚度不同，
其中，所述选择栅至少部分由所述大硬掩模体为掩模刻蚀而成，并且所述字符线至少部分由所述小硬掩模体为掩模刻蚀而成。
13.如权利要求12所述的与非门型闪存存储器线路结构，其中该第一部分为该选择栅的中间部分，该第二部分为该选择栅的两侧部分。
14.如权利要求13所述的与非门型闪存存储器线路结构，其中该第一部分的厚度大于该第二部分的厚度，该选择栅为凸字型。
15.如权利要求14所述的与非门型闪存存储器线路结构，其中该选择栅的该第一部分表面上包含有硬掩模层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW101112247 | 2012-04-06 | ||
| TW101112247A TWI517247B (zh) | 2012-04-06 | 2012-04-06 | 一種半導體線路結構暨其製程 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103367258A CN103367258A (zh) | 2013-10-23 |
| CN103367258B true CN103367258B (zh) | 2016-05-25 |
Family
ID=49291613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210146549.2A Active CN103367258B (zh) | 2012-04-06 | 2012-05-11 | 半导体线路结构及其制作工艺 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US9196623B2 (zh) |
| CN (1) | CN103367258B (zh) |
| TW (1) | TWI517247B (zh) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9318330B2 (en) * | 2012-12-27 | 2016-04-19 | Renesas Electronics Corporation | Patterning process method for semiconductor devices |
| US9230809B2 (en) | 2013-10-17 | 2016-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned double patterning |
| US9362119B2 (en) | 2014-04-25 | 2016-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for integrated circuit design and fabrication |
| CN103943469A (zh) * | 2014-05-08 | 2014-07-23 | 上海华力微电子有限公司 | 一种图形自对准形成方法 |
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| WO2015191102A1 (en) * | 2014-06-13 | 2015-12-17 | Intel Corporation | Unidirectional metal on layer with ebeam |
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-
2012
- 2012-04-06 TW TW101112247A patent/TWI517247B/zh active
- 2012-05-11 CN CN201210146549.2A patent/CN103367258B/zh active Active
- 2012-09-05 US US13/603,426 patent/US9196623B2/en active Active
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2015
- 2015-10-12 US US14/880,287 patent/US20160035733A1/en not_active Abandoned
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Also Published As
| Publication number | Publication date |
|---|---|
| TW201342471A (zh) | 2013-10-16 |
| CN103367258A (zh) | 2013-10-23 |
| US9196623B2 (en) | 2015-11-24 |
| US20130264622A1 (en) | 2013-10-10 |
| TWI517247B (zh) | 2016-01-11 |
| US20160035733A1 (en) | 2016-02-04 |
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
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|
| TR01 | Transfer of patent right |