TW201342471A - 一種半導體線路結構暨其製程 - Google Patents

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Abstract

本發明提出了一種半導體線路結構暨其製程，其製程步驟包含提供一基底，該基底包含一目標層與一硬遮罩層、在該硬遮罩層上形成圖形化的大小內核體群組、在該基底與該些大小內核體上共形地形成一間隙壁材質層、在間隙壁材質層的溝槽中形成複數個填充體、進行一第一蝕刻製程去除裸露的該間隙壁材質層、以該些填充體為遮罩進行一第二蝕刻製程圖形化該硬遮罩層、以及，以該圖形化硬遮罩層為遮罩進行一第三蝕刻製程圖形化該導體層。

Description

一種半導體線路結構暨其製程
本發明係關於一種半導體結構及其製程，特別係關於一種儲存型快閃記憶體(NAND flash)線路結構暨其製程。
微影製程係為利用曝光顯影步驟來將光罩上的電路圖案縮微轉印至晶圓上，藉以製作出特定的線路圖形。然，隨著半導體製程的微縮，傳統的光學微影技術已面臨了實作瓶頸。以現今主流的193奈米(nm)波長的氟化氬(ArF)雷射光源為例，其可達到的最小電晶體半間距(half-pitch)為65奈米，若再搭配業界習用的浸潤式微影(Immersion Lithography)技術，電晶體半間距則可以再推進至45奈米，但這已是其曝光微影的物理極限。若要實現45奈米以下製程半間距的要求，則須仰賴更高階的微影技術，如浸潤式微影搭配雙重曝光(Double Patterning)技術、極紫外光(Extreme Ultra Violet,EUV)技術、無光罩微影(Maskless Lithography,ML2)技術，以及奈米轉印(Nano-imprint)等技術。
在上述所提的各種微影技術中，雙重曝光技術是在商用化實作中最成熟的技術之一，其能夠使用現有的設備來達成更微細的線路製作，而無需換購極為昂貴黃光機台或是進行大規模的資本投資。在業界雙重曝光技術與相關設備逐漸成熟的環境下，原本面臨物理極限的193奈米浸潤式微影因而得以延伸應用至32奈米與22奈米製程節點，成為下一世代微影製程的主流技術。
所謂的雙重曝光技術，即是將原本單一綢密的半導體線路圖形分成兩個交錯或互補的圖案，並透過浸潤式微影等之微影技術分別轉印，再將曝光在晶圓上的兩個圖案結合達到最後完整的電路圖案。在此技術中，其中又以負型的自對準雙重曝光(negative self-aligned double patterning,N-SADP)技術為現今應用在儲存型快閃記憶體(NAND flash)製程中較為成熟者，其可在記憶區塊(block)中製作出間距在28奈米以下的字元線(word line)或位元線(bit line)結構，有效地增進記憶體在單位面積下所能達到的儲存容量。
然，儘管一般的負型自對準雙重曝光(negative self-aligned double patterning,N-SADP)技術能製作出等間距的微細字元線，然因其在先天在製程上的制肘，其在一記憶區塊中所製作出的字元線數目一定為奇數條，無法滿足單一記憶區塊中偶數字元線的規格標準。
是以，現今業界仍須對現有的雙重曝光技術進行改良，以其能克服上述實作中所遭遇到之問題。
有鑒於前述習知技術之缺失，本發明特以提出了一種新穎的半導體結構及其製程。此製程屬半導體技術中負型自對準雙重曝光製程(negative self-aligned double patterning,N-SADP)之改良，其可於一單一的特徵單元區域內形成複數條等間距的小線路特徵以及位於兩側的大線路特徵。
本發明的目的之一在於提供一種半導體製程，其步驟包含提供一基底，該基底包含一目標層與一硬遮罩層、在該硬遮罩層上形成圖形化的大小內核體群組、在該基底與該些大小內核體上共形地形成一間隙壁材質層、在間隙壁材質層的溝槽中形成複數個填充體、進行一第一蝕刻製程去除裸露的該間隙壁材質層、以該些填充體為遮罩進行一第二蝕刻製程圖形化該硬遮罩層、以及，以該圖形化硬遮罩層為遮罩進行一第三蝕刻製程圖形化該目標層。
本發明的另一目的在於提供一種半導體線路結構，其包含一基底、二選擇閘，設在該基底上、以及偶數條間隔排列的字元線，其中該選擇閘具有一第一部分與一第二部分，並且該第一部分與該第二部分厚度不同。
無疑地，本發明的這類目的與其他目的在閱者讀過下文以多種圖示與繪圖來描述的較佳實施例細節說明後將變得更為顯見。
在下文的細節描述中，元件符號會標示在隨附的圖示中成為其中的一部份，並且以可實行該實施例之特例方式來表示、描述。這類實施例會說明足夠的細節俾使該領域之一般技藝人士得以具以實施。閱者須瞭解到本發明中亦可利用其他的實施例或是在不悖離所述實施例的前提下作出結構性、邏輯性、及電性上的改變。因此，下文之細節描述將不欲被視為是一種限定，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。再者，本發明通篇說明書與隨附申請專利範圍中會使用某些詞彙來指稱特定的組成元件。該領域的技藝人士將理解到，半導體元件製造商可能會以不同的名稱來指稱一相同的元件，如間隙壁與側壁子(spacer)、絕緣層與介電層等。
現在下文中將提供實施例搭配圖示來說明本發明之方法。其中，第1-10圖係依序繪示出根據本發明較佳實施例中一半導體製程的截面示意圖。本發明方法為習知的負型自對準雙重曝光製程(negative self-aligned double patterning,N-SADP)之改良，其中所主張的各細節步驟將可解決一般N-SADP製程無法在一記憶區塊中製作出等間距且偶數條字元線之缺失。
請參照第1圖，首先提供一基底100，其作為本發明結構中半導體元件設置的基礎。基底100上依序形成有一目標層，例如為一導體層101，以及一硬遮罩層102。目標層係被用來圖案化以形成所需的各式半導體元件之組成結構或導電線路，而於本發明中，此導體層101係用來形成導電線路，如字元線(word line)、位元線(bit line)、或選擇閘(select gate)等線路結構。硬遮罩層102則於後續製程中會形成一圖形化的蝕刻遮罩，以進一步作為下層的導體層101中蝕刻出導電線路圖形的蝕刻遮罩。在本發明中，基底100之材質可包含矽基底、含矽基底、三五族覆矽基底(例如GaN-on-silicon)、石墨烯覆矽基底(graphene-on-silicon)或矽覆絕緣(silicon-on-insulator，SOI)基底等，但不限定為半導體基底，本發明也可以應用於顯示面板等之其他技術領域，故基底亦可為絕緣的玻璃基板或石英基板等；導體層101之材質可包含多晶矽、非晶矽、金屬矽化物或金屬材料等，但本發明之目標層不限定為導體材料，其亦可為半導體或絕緣材料；而硬遮罩層102之材質可包含氮化矽、氧化矽等，但不限定為絕緣材料，其亦可為氮化鈦等之金屬材料。
復參照第1圖，在接下來的步驟中，硬遮罩層102上會形成一層材料層103。此材料層103係作為定義形成核心電路(core circuit)圖形的核心元件之用，其於後續的製程步驟中將在硬遮罩層102上形成多個凸出的核心元件之組成結構，以建構出所欲之核心電路圖形，後文的實施例中將有進一步的相關說明。於本發明中，材料層103之材質可包含氮化矽、氧化矽、多晶矽等，不加以限定，但需與硬遮罩層102為不同蝕刻選擇比，亦即對一蝕刻製程而言，材料層103與硬遮罩層102具有不同的蝕刻速率。
請參照第2圖，在形成材料層103後，接著進行一微影蝕刻製程來圖形化此材料層103。在本發明實施例中，經過微影蝕刻製程的材料層103會被圖形化成複數個不同大小的內核體，如圖中所示的小內核體103a群組與大內核體103b群組。該些內核體在俯瞰視角下係呈間隔排列的線條態樣，其共同界定出一特徵單元104區域。整個基底100表面上可具有多個呈陣列分佈的特徵單元104，每一個特徵單元104皆可代表一般記憶體結構中的一記憶區塊(block)，而小內核體103a的數量為所需偶數條字元線的一半，例如結構中如需製備M數條字元線，小內核體103a的數量則為M/2。為清楚說明各步驟流程之故，本發明後述圖示與實施例中都將以三個小內核體103a為例。上述的微影蝕刻製程為本領域中習用之技術手段，故於此不多予贅述。
復參照第2圖，就內核體而言，小內核體103a與大內核體103b的寬度分別為W1與W2。大內核體103b的寬度W2可為小內核體103a寬度W1的數倍，如二或三倍，大內核體103b的寬度W2需能提供足夠的疊層對準裕度(OVL budget)給後續的微影製程，以利形成所需之線路結構(如一選擇閘)。再者，小內核體103a係彼此等間隔一第一間距d1，大內核體103b係彼此等間隔一第二間距d2，而小內核體103a群組的其中一側與鄰近的大內核體103b係相隔第一間距d1，另一側則與鄰近的大內核體103b相隔第二間距d2。在本發明中，第一間距d1係設定成小於第二間距d2。舉例言之，在本發明一較佳實施例中，上述第一間距d1係設定為最終所欲形成之線路結構(如字元線)之間的間距F(如28nm)的三倍值(3F，如84nm)，第二間距d2則設定為是其五倍值(5F，如140nm)。在本發明中，第一間距d1小於第二間距d2之設計將在後續的N-SADP製程中使小內核體103a群組的兩側得以產生不同寬度的遮罩體結構，並藉以製出吾人所需之線路結構(如具有相同間距的字元線以及位於兩側的選擇閘結構)。上述特徵為本發明的必要特徵之一，其於後續實施例中將有進一步的說明。
接著請參照第3圖，在定義出大小內核體103a/b後，進行一沉積製程在基底100面上形成一間隙壁材質層105。此間隙壁材質層105係共形地形成在硬遮罩層102及大小內核體103a/b的表面，其於基底100面的各位置處會具有一致的厚度。以此方式，各內核體103a/b之間的間隙位置將形成溝槽106，此些溝槽106在基底面上亦呈間隔排列設置，與內核體103a/b相同。在本發明實施例中，間隙壁材質層105之材質可包含氮化矽、氧化矽、多晶矽等，不加以限定，但需與硬遮罩層102及材料層103為不同蝕刻選擇比，亦即對一蝕刻製程而言，硬遮罩層102、材料層103與間隙壁材質層105具有不同的蝕刻速率，以利後續製程中可以具特定蝕刻選擇比的非等向性蝕刻製程來加以移除。
間隙壁材質層105在本發明方法中的功效為縮短內核體103a/b之間的間距。對N-SADP製程而言，間隙壁材質層105的厚度W3係設定為最終所欲形成之線路結構(如字元線)之間的間距。如在本發明一較佳實施例中，間隙壁材質層105所沉積之厚度W3係設定為製程中所使用之曝光機台的曝光極限的一半。舉例言之，如在使用193nm的氟化氬(ArF)準分子雷射步進機的環境下，其曝光極限為56nm，則間隙壁材質層105之厚度W3則設定為28nm。間隙壁材質層105之厚度W3亦可設定為是小內核體103a之間的第一間距d1的三分之一或是大內核體103b之間的第二間距d2的五分之一。如此設置，將以利在後續製程中形成等間距且等寬度的字元線，並在選擇閘形成的過程中提供足夠的疊層對準裕度給顯影製程，其於後續實施例中將有進一步的說明。
接下來請參照第4圖。在形成間隙壁材質層105後，隨後，於溝槽106中填入一填充材質以形成複數個不同寬度之大、小填充體107a/b。在本發明實施例中，填充體107a/b的功用在於作為後續製程中部分的蝕刻遮罩，以獲得吾人所欲之線路圖形。填充體107a/b的材質可包含氮化矽、氧化矽、多晶矽等，但必須與周遭的間隙壁材質層105、材料層103與硬遮罩層102具有高度的蝕刻選擇比，如此，才得以在後續的蝕刻製程中移除間隙壁材質層105而留下填充體107a/b。
在本發明一較佳實施例中，小填充體107a的寬度W4與最終所欲形成之線路結構(如字元線)寬度相同，如28nm；大填充體107b的寬度W5則為小填充體107a寬度W4的三倍，如84nm。視製程需求而定，流程中可選擇性地進行一化學機械研磨(Chemical Mechanical Polishing,CMP)或回蝕刻等步驟來平坦化填入填充材質的表面，以獲得如第4圖所示之結構態樣。
接著請參照第5圖，在形成填充體107a/b後，進行一非等向性的第一蝕刻製程來進行蝕刻。該第一蝕刻製程對於間隙壁材質層105、填充體107a/b與材料層103具有高度的蝕刻選擇比，故裸露出的間隙壁材質層105會被蝕去，僅餘下表面的大小內核體103a/b以及大小填充體107a/b等結構。上述餘下的大小內核體103a/b與大小填充體107a/b會作為後續製程中的遮罩體，以蝕刻出所欲之圖形。經此第一蝕刻製程後，基底100表面會形成多個溝槽108分設於大小內核體103a/b與大小填充體107a/b之間，該些溝槽108係裸露出下層的硬遮罩層102。在本發明中，由於溝槽108是經由蝕去間隙壁材質層105而形成，故其寬度會與原本間隙壁材質層105所沉積的厚度W3相同，且每個溝槽108都會具有相同的寬度。
復參照第5圖，在進行第一蝕刻製程去除間隙壁材質層105後，接著再以餘下的大小內核體103a/b與大小填充體107a/b為遮罩進行一第二蝕刻製程。該第二蝕刻製程會將從溝槽108裸露出之硬遮罩層102蝕去。如此，原先呈現在基底面上的大小內核體103a/b與大小填充體107a/b圖案特徵便會轉移到硬遮罩層102上。於上述蝕刻製程後再將作為遮罩的大小內核體103a/b與大小填充體107a/b去除，即可得到如第6圖所示之結構。圖形化後的硬遮罩層102會具有複數個不同大小的遮罩體，如圖中所示的小硬遮罩體102a與大硬遮罩體102b群組。以本發明方法流程所形成的硬遮罩體102a/b會具有相同的間距(如W3)，小硬遮罩體102a數目一定為偶數個且為先前製程中所定義之小內核體103a數量的兩倍，較佳者為2n個，n為正整數。
在接下來的步驟中，請參照第7圖，以微影製程在小硬遮罩體102a群組及兩側鄰近的數個大硬遮罩體102b群組上覆蓋一層光阻109。對本發明而言，覆蓋此光阻109的目的在於保留位於單一特徵單元104中的所需圖形特徵，如字元線、位元線、或是選擇閘等部位。之後如以此光阻109為遮罩進行蝕刻製程，將可去除線路圖形外側不需要的圖形特徵，如第7圖中的大硬遮罩體102c群組，最後再去除光阻109，其結果將如第8圖所示，僅小硬遮罩體102a群組以及兩側鄰近的大硬遮罩體102b群組留在基底表面上。須注意第7圖中所示的光阻109僅涵蓋了小硬遮罩體102a群組兩側鄰近的兩個大硬遮罩體102b，然在其他實施例中，其亦可能涵蓋更大的範圍，如兩側鄰近的兩個以上的大硬遮罩體102b範圍，端視小硬遮罩體102a群組兩側所定義之線路圖形(如一選擇閘)的尺寸而定，本文僅以兩個鄰近的大硬遮罩體102b作為實施範例。
在去除硬遮罩層102中不需要的圖形特徵後，接著，如第9圖所示，在兩側剩餘相鄰的大硬遮罩體102b上覆蓋一層光阻110。覆蓋此光阻110之目的在於掩蔽相鄰的大硬遮罩體102b之間的間隙，如此，相鄰的大硬遮罩體102b整體將可視作為一單一的硬遮罩體，以於後續製程中產生所欲之線路結構(如一選擇閘)。就本發明而言，如前述者，由於所形成的大硬遮罩體102b(特別是最靠近小硬遮罩體102a的大硬遮罩體102b)的寬度W2是小硬遮罩體102a寬度W1的數倍，故光阻110在微影製程中有相當的疊層對準裕度可層疊在兩大硬遮罩體102b上，而不會因為對位偏移而超出了兩大硬遮罩體102b之範圍，進而影響到後續所形成的線路圖形。
最後，請參照第10圖，在覆蓋上光阻110之後，以小硬遮罩體102a、大硬遮罩體102b、光阻110為遮罩對導體層101進行蝕刻，如此，將可在一記憶區塊(即特徵單元104)內得到偶數條相隔一定間距的字元線111，以及位於兩側的選擇閘112。由於蝕刻過程中硬遮罩體102a/b會被逐漸移除，因此光阻110覆蓋區域定義出的部分選擇閘112(此稱為第一部份112a，如選擇閘的中間部分)厚度較厚，而未被光阻110覆蓋區域定義出的部分選擇閘112(此稱為第二部份112b，如選擇閘兩側部分)厚度較薄，因此選擇閘112中間部分厚度較厚且兩側部分厚度較薄而形成〝凸〞字型，並且被光阻110覆蓋之部分大硬遮罩體102b係殘留於選擇閘112表面。
綜合上述說明，第11圖所示之步驟流程總結了本發明半導體製程，其步驟依序包含：提供一基底，該基底包含一導體層與一硬遮罩層(S1)；在該硬遮罩層上形成圖形化的大小內核體群組(S2)；在該基底與該些大小內核體上共形地形成一間隙壁材質層(S3)；在間隙壁材質層的溝槽中形成複數個填充體(S4)；進行一第一蝕刻製程去除裸露的該間隙壁材質層(S5)；以該些內核體以及填充體為遮罩進行一第二蝕刻製程圖形化該硬遮罩層(S6)；以及，以該圖形化硬遮罩層為遮罩進行一第三蝕刻製程圖形化該導體層(S7)。
上述本發明所主張製程方法的特點在於，藉由將小內核體群組其中一側與鄰近大內核體的間距設定成較另一側為大，傳統負型自對準雙重曝光製程(N-SADP)先天上所會產生的奇數條等間距的小線路圖形中的其中一最外側的小線路圖形會變為較大的線路圖形。如此，再將該較大的線路圖形於鄰近的大線路圖形合併，便能得到吾人所欲複數條等間距的小線路圖形(可作為字元線)以及位於兩側的大線路圖形圖案(可作為選擇閘)。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100．．．基底
101．．．導體層
102．．．硬遮罩層
102a/b/c．．．硬遮罩體
103．．．材料層
103a/b．．．內核體
104．．．特徵單元
105．．．間隙壁材質層
106．．．溝槽
107a/b．．．填充體
108．．．溝槽
109．．．光阻
110．．．光阻
111．．．字元線
112．．．選擇閘
112a．．．第一部分
112b．．．第二部分
S1~S7．．．步驟
本說明書含有附圖併於文中構成了本說明書之一部分，俾使閱者對本發明實施例有進一步的瞭解。該些圖示係描繪了本發明一些實施例並連同本文描述一起說明了其原理。在該些圖示中：
第1-10圖係依序繪示出根據本發明較佳實施例中一半導體製程的截面示意圖，其中第10圖亦繪示出本發明所主張之儲存型快閃記憶體(NAND flash)線路結構；以及
第11圖繪示出本發明半導體製程的主要步驟流程。
須注意本說明書中的所有圖示皆為圖例性質。為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被誇大或縮小地呈現。圖中相同的參考符號一般而言會用來標示修改後或不同實施例中對應或類似的特徵。
S1~S7．．．步驟

Claims (15)

  1. 一種用以形成特定圖形特徵的半導體製程，其包含下列步驟：提供一基底，該基底上依序包含一目標層與一硬遮罩層；在該硬遮罩層上形成一圖形化之材料層，該圖形化之該材料層具有複數個特徵單元，每一該特徵單元中包含複數個小內核體與複數個大內核體，其中該些小內核體彼此間隔排列且相隔一第一間距，該些大內核體分別位於該些小內核體的兩側，且兩相鄰之該小內核體與該大內核體分別相隔該第一間距與一第二間距，其中該第一間距與該第二間距不相等；在該硬遮罩、該些小內核體、以及該些大內核體上共形地形成一間隙壁材質層，且該間隙壁材質層上具有複數個溝槽，各該溝槽係分別位於兩相鄰的內核體之間；在該些溝槽內分別填入一填充材質，以形成複數個填充體；用該些填充體為遮罩進行一第一蝕刻製程去除裸露的該間隙壁材質層，使該硬遮罩層上形成有該些大內核體、該些填充體、以及該些小內核體；用該些小內核體、該些大內核體、以及該些填充體為遮罩進行一第二蝕刻製程，以圖形化該硬遮罩層成為複數個彼此間隔排列的小硬遮罩體以及分別位於該些小硬遮罩體兩側之複數個大硬遮罩體；分別在該些大硬遮罩體上覆蓋一光阻；以及以該些小硬遮罩體、該些大硬遮罩體、以及該兩光阻為遮罩進行一第三蝕刻製程，藉以圖形化該目標層構成該特定圖形特徵。
  2. 如申請專利範圍第1項所述之半導體製程，其中在圖形化該硬遮罩層後進行一微影蝕刻步驟去除至少一該大硬遮罩體。
  3. 如申請專利範圍第1項所述之半導體製程，其中該半導體製程為一負型自對準雙重曝光製程(negative self-aligned double patterning,N-SADP)。
  4. 如申請專利範圍第1項所述之半導體製程，其中該些小硬遮罩體的個數為該些小內核體的個數的兩倍。
  5. 如申請專利範圍第4項所述之半導體製程，其中該些小硬遮罩體的個數為2n個，n為正整數。
  6. 如申請專利範圍第1項所述之半導體製程，其中該圖形特徵包含複數條字元線與複數個選擇閘。
  7. 如申請專利範圍第6項所述之半導體製程，其中該些小硬遮罩體為偶數條間隔排列的字元線圖形。
  8. 如申請專利範圍第6項所述之半導體製程，其中該些大硬遮罩體與該些光阻分別構成一選擇閘圖形。
  9. 如申請專利範圍第1項所述之半導體製程，其中該第一間距大於該第二間距。
  10. 如申請專利範圍第9項所述之半導體製程，其中該第一間距為84 nm，該第二間距為140 nm。
  11. 如申請專利範圍第1項所述之半導體製程，其中該些小硬遮罩體彼此相距28 nm。
  12. 一種儲存型快閃記憶體(NAND flash)線路結構，包含：一基底；二選擇閘，設在該基底上；以及偶數條間隔排列的字元線，設在該二選擇閘之間，其中該選擇閘具有一第一部分與一第二部分，並且該第一部分與該第二部分厚度不同。
  13. 如申請專利範圍第12項所述之儲存型快閃記憶體線路結構，其中該第一部分係為該選擇閘之中間部分，該第二部分係為該選擇閘之兩側部分。
  14. 如申請專利範圍第13項所述之儲存型快閃記憶體線路結構，其中該第一部分之厚度係大於該第二部分之厚度，該選擇閘為凸字型。
  15. 如申請專利範圍第14項所述之儲存型快閃記憶體線路結構，其中該選擇閘之該第一部份表面上包含有一硬遮罩層。
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