CN104124137B - 半导体器件的形成方法 - Google Patents

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Abstract

一种半导体器件的形成方法，包括：提供半导体衬底；在所述半导体衬底上形成第一掩膜层，并形成贯穿所述第一掩膜层部分厚度的第一凹槽；在所述第一凹槽内填充满第一硬掩膜层，并形成贯穿所述第一硬掩膜层厚度的第二凹槽；以第一硬掩膜层为掩模，刻蚀所述第一掩膜层和半导体衬底，直至在半导体衬底中形成通孔或者沟槽。本发明半导体器件的形成方法在通过双重图形技术形成通孔或者沟槽时仅需进行一次刻蚀工艺，降低了形成双重图形的工艺难度和制作成本，进而降低形成半导体器件的成本。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。
背景技术
为了在芯片上集成数目更多、尺寸更小的晶体管，必须开发出新的光刻技术以不断地缩减晶体管尺寸。
光刻技术的一个发展方向是从根本上缩短光学光刻所采用的光波波长。目前的光刻技术致力发展波长为13.5nm的极紫外（EUV）光刻技术。采用EUV光刻技术可能会得到特征尺寸小于32nm的芯片。即使与目前处理能力最强大的芯片相比，采用EUV光刻的芯片最终速度也会快100倍，存储量会高100倍。然而，目前EUV光刻技术还有很多问题没有解决，无法将EUV光刻技术进行量产。
另一个发展方向是双重图形技术。双重图形技术的原理是将一套高密度的电路图形分解成两套分立的、密度低一些的图形，然后将它们印制到目标晶圆上。基本步骤是先印制一半的图形，显影后重新旋涂一层光刻胶，再印制另一半的图形，最后利用硬掩膜或选择性刻蚀来完成整个光刻过程。
目前，实现双重图形的方法主要包括：自对准双重图形和二次刻蚀双重图形。
自对准型双重图形（SADP）技术有能力实现拥有优异线宽和节距控制效果的高密度平行线条。对于任意给定的可以用光刻方法定义的线条，可以在每个侧边使用间隔层，当去除最初的模板材料后，就能有效实现线条密度的加倍。根据具体工艺流程，可以使用间隔层在正胶模式下定义线条或者在负胶模式下定义槽结构。
因为线条（或槽结构）并不一定在最初光刻印制的线条（或槽结构）区域形成，因此芯片和掩膜版设计者在工作中都需要紧密配合。另外，侧壁间隔层通常会形成闭合体，因而至少需要一步额外的切割掩膜版来完成电路的制作。使用两个掩膜版的SADP工艺流程将对设计者有所限制，要么在正胶模式下获得具有可变间距的线条尺寸，要么在负胶模式下获得具有可变隔离（线条）宽度的槽结构尺寸。对于存储器制造商来说，成本控制是至关重要的。SADP将使很多现有的成熟淀积设备有用武之地，因此该方法正成为3X甚至2X节点存储器制造的首选方案。
二次刻蚀双重图形法（DEDP）采用曝光-刻蚀-曝光-刻蚀（LELE）的双重图形方法，需要将32nm的设计分解为两组64nm的亚设计，而64nm通过目前最先进的单次曝光技术就可以实现。分解设计的原理是将两组亚设计相重叠，这样就可以重构出初始的设计。两组设计重叠的图形化可以通过LELE的顺序实现。该方法的难点在于获得具有可重复性的工艺，并需要采用低成本的工艺流程、自动设计分解、掩膜的设计和制造，以及套刻的对准精度。完整的LELE工艺比较耗时并且昂贵。耗时是因为在进行第二次曝光之前需要将第一次曝光的晶圆进行一次刻蚀。昂贵是因为要重复曝光步骤。
因此，如何提供一种半导体器件的形成方法，以在形成半导体器件过程中降低形成双重图形的工艺难度和制作成本，成为本领域技术人员亟待解决的问题之一。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，在形成半导体器件过程中减少形成双重图形所需进行刻蚀工艺的次数，降低形成双重图形的工艺难度和制作成本，进而降低形成半导体器件的成本，提高所形成半导体器件的性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：
提供半导体衬底；
在所述半导体衬底上形成第一掩膜层，并形成贯穿所述第一掩膜层部分厚度的第一凹槽；
在所述第一凹槽内填充满第一硬掩膜层，并形成贯穿所述第一硬掩膜层厚度的第二凹槽；
以所述第一硬掩膜层为掩模，刻蚀所述第一掩膜层和所述半导体衬底，直至在所述半导体衬底中形成通孔或者沟槽。
可选的，所述第一掩膜层为多层结构。
可选的，形成所述第一掩膜层包括：在所述半导体衬底上由下至上依次形成有机分布层、第二硬掩膜层和光刻胶层；形成所述第一凹槽包括：图形化所述光刻胶层，形成贯穿所述光刻胶层厚度的第一凹槽。
可选的，在所述第一凹槽内填充满第一硬掩膜层，并形成贯穿所述第一硬掩膜层厚度的第二凹槽包括：形成填充满所述第一凹槽并覆盖第一凹槽周围光刻胶层的第一硬掩膜材料层；在所述第一硬掩膜材料层上形成第二掩膜层，并形成贯穿所述第二掩膜层部分厚度的第三凹槽，所述第三凹槽与所述第一凹槽的中部对应；以所述第二掩膜层为掩模，去除第三凹槽下方部分厚度的第一硬掩膜材料层；去除剩余的第二掩膜层；去除第三凹槽下方以及第三凹槽周围光刻胶层上的第一硬掩膜材料层，以形成包括第二凹槽的第一硬掩膜层。
可选的，所述第一硬掩膜材料层的材料为旋涂玻璃，形成所述第一硬掩膜材料层包括：在所述第一凹槽内以及第一凹槽周围光刻胶层上形成旋涂玻璃的聚合物；对所述旋涂玻璃的聚合物进行固化处理。
可选的，形成旋涂玻璃的聚合物的方法为旋涂工艺；所述固化处理的方法为紫外线照射或者烘烤。
可选的，以所述第一硬掩膜层为掩模，刻蚀所述第一掩膜层和所述半导体衬底，直至在所述半导体衬底中形成通孔或者沟槽包括：去除所述光刻胶层；以所述第一硬掩膜层为掩模，刻蚀所述第二硬掩膜层、有机分布层和半导体衬底，直至在所述半导体衬底中形成通孔或者沟槽。
可选的，在去除所述光刻胶层之后，且在刻蚀所述第二硬掩膜层、有机分布层和半导体衬底之前，还包括：在所述第二硬掩膜层上形成覆盖所述第一硬掩膜层侧壁的侧墙。
可选的，以所述第一硬掩膜层为掩模，刻蚀所述第一掩膜层和所述半导体衬底，直至在所述半导体衬底中形成通孔或者沟槽包括：去除部分所述光刻胶层，至第一硬掩膜层侧壁上剩余预定厚度的光刻胶层；以所述第一硬掩膜层和剩余的所述光刻胶层为掩模，刻蚀所述第二硬掩膜层、有机分布层和半导体衬底，直至在所述半导体衬底中形成通孔或者沟槽。
可选的，在形成所述第一凹槽之后，且在所述第一凹槽内填充满第一硬掩膜层之前，还包括：在所述第一掩膜层表面形成保护层。
与现有技术相比，本发明的技术方案具有以下优点：
在半导体衬底上形成包括第一凹槽的第一掩膜层后，先在第一凹槽内填充满第一硬掩膜层，以通过第一凹槽在第一硬掩膜中定义出后续形成于半导体衬底中的一部分通孔或者沟槽图形，再形成贯穿第一硬掩膜层厚度的第二凹槽，在第一硬掩膜层中定义出后续形成于半导体衬底中的另一部分通孔或者沟槽图形；最后，以第一硬掩膜层为掩模，刻蚀所述第一掩膜层和半导体衬底，在半导体衬底中形成通孔或者沟槽。在通过双重图形技术形成通孔或者沟槽过程中，仅需对半导体衬底进行了一次刻蚀，降低了形成通孔或者沟槽的工艺难度和制作成本，进而降低形成半导体器件的成本。
进一步的，所述第一掩膜层为多层结构，在半导体衬底中形成通孔或者沟槽过程中，使第一硬掩膜层中通孔或者沟槽图形逐步向其下方的第一掩膜层中各层转移，防止过薄的第一硬掩膜层在刻蚀形成沟槽或者通孔之前被消耗掉，保证第一硬掩膜层中通孔或者沟槽图形能够完整、准确的转移至半导体衬底中，提高了所形成半导体器件的性能。
进一步的，在去除第一掩膜层中光刻胶层时，在第一硬掩膜层的侧壁上剩余预定厚度的光刻胶层，以进一步缩小形成于半导体衬底中通孔或者沟槽的尺寸，在不增加工艺难度的前提下，使半导体器件的形成工艺能够适应半导体器件特征尺寸不断减小的需求。
进一步的，在完全去除第一掩膜层中光刻胶层后，通过在第一硬掩膜层的侧壁上形成侧墙来进一步缩小形成于半导体衬底中通孔或者沟槽的尺寸，在不增加工艺难度的前提下，使半导体器件的形成工艺能够适应半导体器件特征尺寸不断减小的需求。
进一步的，所述第一硬掩膜层的材料为旋涂玻璃，通过先在所述第一掩膜层上形成旋涂玻璃的聚合物，再对所述旋涂玻璃的聚合物进行固化处理形成第一硬掩膜层时，由于旋涂玻璃的聚合物为液态，其具有良好的填充能力，使得固化处理后形成的第一硬掩膜层也具有良好的填充能力，保证了所形成第一硬掩膜层的形貌，进而保证了后续形成的通孔或者沟槽的形貌，所形成半导体器件的性能较佳。另外，由于第一硬掩膜层的硬度高，保证第一硬掩膜层中通孔或者沟槽图形能够完整、准确的转移至第一掩膜层以及半导体衬底中，进一步提高了所形成半导体器件的性能。
进一步的，在形成第一硬掩膜层之前，在第一掩膜层上形成保护层，以避免形成第一硬掩膜层过程中所使用的有机物对第一掩膜层的形貌造成影响，相应的，保证所形成第一硬掩膜层的形貌较佳，进而保证所形成通孔或者沟槽的形貌，提高了包含通孔或者沟槽的半导体器件的性能。
附图说明
图1至图7是本发明半导体器件的形成方法第一实施例的示意图；
图8至图12是本发明半导体器件的形成方法第二实施例的示意图。
具体实施方式
正如背景部分所述，现有工艺在实现双重图形时，自对准型双重图形技术虽然易于控制套准精度和线宽尺寸，但需要使用的掩模版较多，进行更复杂的图形布局拆分，且至少需要一步额外的切割掩膜版；而二次刻蚀双重图形法（曝光-刻蚀-曝光-刻蚀的双重图形方法）需对晶圆进行两次刻蚀，耗费时间，且需要重复曝光步骤，工艺成本高。
发明人经过研究发现，可先在半导体衬底上形成包括第一凹槽的第一掩膜层，再在第一凹槽内形成包括第二凹槽的第一硬掩膜层，然后以第一硬掩膜层为掩模，刻蚀所述第一掩膜层和半导体衬底，在半导体衬底中形成通孔或者沟槽。由于仅需对半导体衬底进行一次刻蚀工艺，节约了形成通孔或者沟槽时间以及工艺成本。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
需要说明的是，以下仅以在半导体衬底中形成沟槽为例，对本发明半导体器件的形成方法进行说明，在半导体衬底中形成通孔的方法形成沟槽的方法类似，在此不做赘述。
第一实施例
参考图1，提供半导体衬底200a，并在所述半导体衬底200a上形成第一掩膜层。
本是实施例中，所述半导体衬底200a的材料可以为单晶硅、单晶锗或者单晶锗硅、绝缘体上硅、III-V族元素化合物、单晶碳化硅等本领域技术人员公知的其他材料。
此外，所述半导体衬底200a中还可形成有器件结构（图未示），所述器件结构可为半导体前段工艺中形成的器件结构，例如MOS晶体管等。
本实施例中，所述第一掩膜层为多层结构，在所述半导体衬底200a上形成第一掩膜层包括：在半导体衬底200a上由下至上依次形成有机分布层202a、第二硬掩膜层204、底部抗反射层206和光刻胶层。具体的，所述有机分布层202a的厚度为500埃～3000埃，形成方法可为旋涂工艺或者沉积工艺；所述第二硬掩膜层204的材料可为含硅的抗反射材料（Si-ARC）、低温氧化物材料（Low Tempreture Oxide，简称为LTO）、氮化硅或者氮化钛，厚度为50埃～1000埃；所述底部抗反射层206的厚度为100埃～1000埃；所述光刻胶层的厚度为300埃～1500埃。
需要说明的是，在其他实施例中，还可省略所述底部抗反射层206，在第二硬掩膜层204上直接形成光刻胶层。
在其他实施例中，所述第一掩膜层还可为单层结构，此时所述第一掩膜层的材料可为光刻胶。
继续参考图1，对所述光刻胶层进行曝光和显影工艺，形成包括第一凹槽（图未示）的光刻胶层208a，所述第一凹槽贯穿所述光刻胶层208a厚度。
在对所述光刻胶层进行曝光和显影工艺，形成所述第一凹槽时，所述底部抗反射层206能够避免曝光装置中的光线发生反射，进而避免对第一凹槽之外的光刻胶层进行曝光，保证所形成第一凹槽的形貌。
继续参考图1，在所述第一凹槽的底部和侧壁以及第一凹槽周围光刻胶层208a上形成保护层210a。
本实施例中，所述保护层210a的材料可为氧化硅或者氮化硅；所述保护层210a的厚度为10埃～100埃；形成所述保护层210a的方法可为物理气相沉积工艺、原子层沉积工艺或者化学气相沉积工艺。
继续参考图1，在所述保护层210a上形成第一硬掩膜材料层212a。
本实施例中，所述第一硬掩膜材料层212a的材料为旋涂玻璃（Spin On Glass，简称为SOG，主要成分为SiOCH）。具体的，形成所述第一硬掩膜材料层212a包括：在所述保护层210a上形成旋涂玻璃的聚合物；对所述旋涂玻璃的聚合物进行固化处理。形成旋涂玻璃的聚合物的方法可为旋涂工艺；所述固化处理的方法可为紫外线照射或者烘烤。由于旋涂玻璃的聚合物具有较好的填充能力，保证包括保护层210a的第一凹槽能够被所述旋涂玻璃的聚合物完全填满，使所形成第一硬掩膜材料层212a的形貌较佳，进而使后续形成沟槽的形貌较佳，提高了包含所形成沟槽的半导体器件的性能。
本实施例中，由于旋涂玻璃的聚合物为有机物，其具有较强的腐蚀性，所述保护层210a能够有效保护所述光刻胶层208a，避免因光刻胶层208a被腐蚀而导致的所形成沟槽的形状不准确，提高了包括所形成沟槽的半导体器件的性能。
在其他实施例中，还可以省略所述保护层210a，在所述第一凹槽的底部和侧壁以及第一凹槽周围光刻胶层208a上直接形成旋涂玻璃的聚合物，并采用紫外线照射或者烘烤对旋涂玻璃的聚合物进行固化处理，形成第一硬掩膜材料层212a。
参考图2，在图1中所述第一硬掩膜材料层212a上形成第二掩膜层。
所述第二掩膜层可为多层结构，也可为单层结构。本实施例中，所述第二掩膜层为多层结构，形成第二掩膜层的方法与形成第一掩膜层的形成方法相同。具体的，形成所述第二掩膜层包括：在所述第一硬掩膜材料层212a上由下至上依次形成有机分布层214a、第二硬掩膜层216、底部抗反射层218和光刻胶层。继续参考图2，对第二掩膜层中位于底部抗反射层218上的光刻胶层进行曝光和显影工艺，以形成第三凹槽219，所述第三凹槽219贯穿光刻胶层220的厚度。
所述第三凹槽219与所述第一凹槽的中部对应，即所述第三凹槽219的开口位置与所述光刻胶层208a中第一凹槽的开口位置正对，且第三凹槽219的开口尺寸（宽度W2和长度）小于第一凹槽的开口尺寸（宽度W1和长度），第三凹槽219的侧壁与第一凹槽的侧壁在与半导体衬底200a表面垂直的方向上不重合。
本实施例中，在形成第三凹槽219时，所述底部抗反射层218能够避免曝光装置中的光线发生反射，进而避免对第三凹槽219之外的光刻胶层进行曝光，使所形成第三凹槽219的形貌较佳。
在其他实施例中，第二掩膜层还可以不包括所述底部抗反射层218，在第二掩膜层中的第二硬掩膜层216形成之后，在所述第二硬掩膜层216上直接形成包括第三凹槽219的光刻胶层220。
参考图3，以图2中光刻胶层220为掩模，对所述底部抗反射层218、第二硬掩膜层216、有机分布层214a和第一硬掩膜材料层212a进行刻蚀，至暴露出所述保护层210a，形成第四凹槽223。
本实施例中，对所述底部抗反射层218、第二硬掩膜层216、有机分布层214a和第一硬掩膜材料层212a进行刻蚀的方法为干法刻蚀，其具体刻蚀工艺为本领域技术人员所熟知，在此不再赘述。
所述底部抗反射层218能够进一步增大第二掩膜层的厚度，以在形成第四凹槽223时，保证第一硬掩膜材料层212b仍被部分厚度的第二掩膜层覆盖。
需要说明的是，由于光刻胶层220、底部抗反射层218和第二硬掩膜层216的厚度较薄，在对所述底部抗反射层218、第二硬掩膜层216、有机分布层214a和第一硬掩膜材料层212a进行刻蚀的过程中，消耗了所述光刻胶层220、底部抗反射层218、第二硬掩膜层216以及部分厚度的有机分布层214a，仅在第一硬掩膜材料层212b上剩余部分厚度的有机分布层214b。
参考图4，去除图3中所述有机分布层214b。
本实施例中，去除所述有机分布层214b的方法可为干法刻蚀，其具体工艺为本领域技术人员所熟知，在此不再赘述。
继续参考图4，对图3中第一硬掩膜材料层212b和保护层210a进行刻蚀，至暴露出所述光刻胶层208a的上表面。
本实施例中，对第一硬掩膜材料层212b和保护层210a进行刻蚀的方法为干法刻蚀，如各向异性干法刻蚀；所述干法刻蚀的气体为含氟气体，如CF4、CF3H等。
需要说明的是，在去除位于光刻胶层208a上表面的保护层210a时，还去除了位于第四凹槽223底部的保护层210a，暴露出了第四凹槽223下方的底部抗反射层206，形成底部为底部抗反射层206、侧壁为第一硬掩膜层212c和保护层210b的第二凹槽221。
还需要说明的是，即使第二凹槽221底部还剩余部分厚度的保护层210a，但由于其厚度较薄，可在后续刻蚀底部抗反射层206、第二硬掩膜层204、有机分布层202a和半导体衬底200a，形成沟槽过程中一并去除，不会对沟槽的形成工艺以及所形成沟槽的形貌造成影响。
参考图5，去除图4中部分所述光刻胶层208a，至所述保护层210b的侧壁上剩余部分厚度的光刻胶层208b。
本实施例中，去除部分所述光刻胶层208a的方法为灰化工艺，可通过控制灰化工艺的时间来控制保护层210b上光刻胶层208b的厚度。
参考图6，以图5中所述光刻胶层208b、保护层210b和第一硬掩膜层212c为掩模，依次刻蚀所述底部抗反射层206、第二硬掩膜层204、有机分布层202a和半导体衬底200a，在所述半导体衬底200b中形成沟槽222。
具体的，先以光刻胶层208b、保护层210b和第一硬掩膜层212c共同作为掩模，刻蚀所述底部抗反射层206、第二硬掩膜层204、有机分布层202a和半导体衬底200a；在光刻胶层208b、保护层210b和第一硬掩膜层212c被消耗完之后，以底部抗反射层206为掩模，刻蚀第二硬掩膜层204、有机分布层202a和半导体衬底200a；在底部抗反射层206被消耗完之后，以第二硬掩膜层204为掩模，刻蚀有机分布层202a和半导体衬底200a；在第二硬掩膜层204被消耗完之后，以有机分布层202a为掩模，刻蚀所述半导体衬底200a，直至将光刻胶层208b、保护层210b和第一硬掩膜层212c构成的沟槽图形逐步转移至半导体衬底200b中，形成沟槽222。
由于包括底部抗反射层206、第二硬掩膜层204和有机分布层202a的第一掩膜层较厚，在半导体衬底200b中形成沟槽222时，保证由光刻胶层208b、保护层210b和第一硬掩膜层212c构成的沟槽图形能够完整、准确的转移至半导体衬底200b中，保证了包括所形成沟槽222的半导体器件的性能。另外，由于第一硬掩膜层212c较光刻胶层硬，与相同厚度的光刻胶层相比，消耗完第一硬掩膜层212c所需要的时间更长，在第一硬掩膜层212c被消耗完之前，保证光刻胶层208b、保护层210b和第一硬掩膜层212c构成的沟槽图形能够完整、准确的转移至底部抗反射层206中，并通过刻蚀工艺逐步转移至半导体衬底200b，使所形成沟槽222的形貌较佳。
在其他实施例中，还可以将图4中所述光刻胶层208a完全去除，仅以剩余的保护层210b和第一硬掩膜层212c为掩模，对底部抗反射层206、第二硬掩膜层204、有机分布层202a和半导体衬底200a进行刻蚀，在半导体衬底200b中形成沟槽222。
与仅以剩余的保护层210b和第一硬掩膜层212c为掩模相比，以光刻胶层208b、保护层210b和第一硬掩膜层212c共同作为掩模形成沟槽222的线宽更小，在不增加工艺难度的前提下，所形成沟槽222能够适应半导体器件特征尺寸不断减小的需求。
需要说明的是，由于底部抗反射层206和第二硬掩膜层204的厚度较薄，其远小于有机分布层202a的厚度，在对所述底部抗反射层206、第二硬掩膜层204和有机分布层202a进行刻蚀的过程中，所述底部抗反射层206和第二硬掩膜层204被完全消耗，仅在半导体衬底200b上剩余部分厚度的有机分布层202b。
参考图7，去除图6中所述有机分布层202b。
本实施例中，去除有机分布层202b的方法可为干法刻蚀，其具体工艺为本领域技术人员所熟知，在此不再赘述。
至此，在半导体衬底200b中形成了多个沟槽222，后续还可以在图7中所述沟槽222内填充满金属（图未示），以形成金属互连线。
本实施例中，所述金属互连线的材料为铜，其具体形成工艺为本领域技术人员所熟知，在此不再赘述。
第二实施例
参考图8，提供半导体衬底300a，并在所述半导体衬底300a上形成第一掩膜层。
本实施例中，所述第一掩膜层为多层结构，在所述半导体衬底300a上形成第一掩膜层包括：在所述半导体衬底300a上由下至上依次形成有机分布层302、第二硬掩膜层304和光刻胶层。
本实施例中，所述半导体衬底300a、有机分布层302、第二硬掩膜层304和光刻胶层的结构和形成工艺请参考第一实施例，在此不再赘述。
在另一个实施例中，在形成所述第二硬掩膜层304之后，且在形成所述光刻胶层之前，还可包括在所述第二硬掩膜层304上形成底部抗反射层（图未示）。
继续参考图8，对第一掩膜层中光刻胶层进行曝光和显影工艺，形成包括第一凹槽的光刻胶层306，所述第一凹槽贯穿所述光刻胶层306；形成填充满所述第一凹槽并覆盖第一凹槽周围光刻胶层306的第一硬掩膜材料层308a；在所述第一硬掩膜材料层308a上形成包括第三凹槽315的第二掩膜层。
本实施例中，所述第一硬掩膜材料层308a的材料以及方法分别与第一实施例中第一硬掩膜材料层212a的材料和形成方法相同，在此不做赘述。所述第二掩膜层为多层结构，形成第二掩膜层包括：在所述第一硬掩膜材料层308a上由下至上依次形成有机分布层310a、第二硬掩膜层312和光刻胶层；对第二掩膜层中的光刻胶层进行曝光和显影工艺，形成包括第三凹槽315的光刻胶层314，所述第三凹槽315贯穿所述光刻胶层314，且所述第三凹槽315与第一掩膜层中光刻胶层306中第一凹槽的中部对应。
参考图9，以图8中光刻胶层314为掩模，对第二硬掩膜层312、有机分布层310a和第一硬掩膜材料层308a进行刻蚀，至剩余部分厚度的第一硬掩膜材料层308b，形成第四凹槽313。
需要说明的是，在形成第四凹槽313之后，第四凹槽313周围第一硬掩膜层308b上还剩余部分厚度的有机分布层310b，其具体原因请参考第一实施例中的相应步骤，在此不做赘述。此时，位于第四凹槽313下方第一硬掩膜材料层308b的厚度为50埃～500埃，其能在后续去除剩余的有机分布层310b时保护位于第四凹槽313下方的第二硬掩膜层304。
本实施例中，以图8中光刻胶层314为掩模，对第二硬掩膜层312、有机分布层310a和第一硬掩膜材料层308a进行刻蚀的方法可为干法刻蚀，其具体刻蚀工艺为本领域技术人员所熟知，在此不再赘述。
参考图10，去除图9中剩余的有机分布层310b，并对图9中所述第一硬掩膜材料层308b进行刻蚀，至暴露出所述光刻胶层306的上表面。
本实施例中，去除图9中剩余的有机分布层310b的方法可为干法刻蚀。对图9中所述第一硬掩膜材料层308b进行刻蚀的方法为干法刻蚀；所述干法刻蚀的气体为含氟气体，如CF4、CF3H等。
需要说明的是，由于位于图9中第四凹槽313底部第一硬掩膜材料层308b的厚度较薄，在对图9中所述第一硬掩膜材料层308b进行刻蚀时，第四凹槽313底部的第一硬掩膜材料层308b也被刻蚀去除，剩余上表面基本与所暴露出的光刻胶层306齐平的第一硬掩膜层308c。
参考图11，去除图10中所述光刻胶层306，并在第一硬掩膜层308c的侧壁上形成侧墙316。
本实施例中，去除光刻胶层306的方法可为灰化工艺。所述侧墙316的材料可为氮化硅或者氧化硅；形成所述侧墙316的方法可采用现有工艺中任意一种侧墙的形成工艺，本发明对此不做限制。
参考图12，以图11中侧墙316和第一硬掩膜层308c为掩模，对第一掩膜层中第二硬掩膜层304、有机分布层302和半导体衬底300a进行刻蚀，直至在半导体衬底300b形成层沟槽318；并在沟槽318形成之后，去除剩余的第一掩膜层。
在其他实施例中，还可以省略上述形成侧墙316的步骤，直接以第一硬掩膜层308c为掩模，在所述半导体衬底300b中形成沟槽。
与仅以第一硬掩膜层308c为掩模相比，以侧墙316和第一硬掩膜层308c共同作为掩模形成沟槽318的线宽更小，在不增加工艺难度的前提下，所形成沟槽318能够适应半导体器件特征尺寸不断减小的需求。
至此，在半导体衬底300b中形成了多个沟槽318，后续还可以在图12中所述沟槽318内填充满金属（图未示），以形成金属互连线。所述金属互连线的材料为铜，其具体形成工艺为本领域技术人员所熟知，在此不再赘述。
需要说明的是，本实施例中，所述第一掩膜层和第二掩膜层均为多层结构；在其他实施例中，所述第一掩膜层和第二掩膜层还可均为单层结构，或者所述第一掩膜层为多层结构，所述第二掩膜层为单层结构；再或者，所述第一掩膜层为单层结构，所述第二掩膜层为多层结构；其不限制本发明的保护范围。
在上述实施例中，先在半导体衬底上形成包括第一凹槽的第一掩膜层，并在第一凹槽内填充满第一硬掩膜层，以通过第一凹槽在第一硬掩膜中定义出后续形成于半导体衬底中的一部分沟槽图形；再在第一硬掩膜层中形成贯穿其厚度的第二凹槽，在第一硬掩膜层中定义出后续形成于半导体衬底中的另一部分沟槽图形；然后以包括所有沟槽图形的第一硬掩膜层为掩模，通过一步刻蚀工艺在半导体衬底中形成沟槽，降低了通过双重图形技术形成沟槽时的工艺难度和制作成本，进而降低了形成半导体器件的成本。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体器件的形成方法，其特征在于，形成双重图形，所述形成方法包括：
提供半导体衬底；
在所述半导体衬底上形成具有第一凹槽的光刻胶层，形成填充满所述第一凹槽并覆盖第一凹槽周围光刻胶层的第一硬掩膜材料层；
在第一硬掩膜材料层上形成具有第三凹槽的第二掩膜层，所述第三凹槽与所述第一凹槽的中部对应；
去除第三凹槽下方以及第三凹槽周围光刻胶层上的第一硬掩膜材料层，以形成具有第二凹槽的第一硬掩膜层；
以所述第一硬掩膜层为掩模，刻蚀第一掩膜层和所述半导体衬底，直至在所述半导体衬底中形成通孔或者沟槽。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一掩膜层为多层结构。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，在所述半导体衬底上形成具有第一凹槽的光刻胶层包括：在所述半导体衬底上由下至上依次形成有机分布层、第二硬掩膜层和光刻胶层，图形化所述光刻胶层，形成贯穿所述光刻胶层厚度的第一凹槽。
4.如权利要求3所述的半导体器件的形成方法，其特征在于，在第一硬掩膜材料层上形成具有第三凹槽的第二掩膜层包括：在所述第一硬掩膜材料层上形成第二掩膜层，并形成贯穿所述第二掩膜层部分厚度的第三凹槽；以所述第二掩膜层为掩模，去除第三凹槽下方部分厚度的第一硬掩膜材料层；去除剩余的第二掩膜层。
5.如权利要求4所述的半导体器件的形成方法，其特征在于，形成所述第二掩膜层的方法与形成所述第一掩膜层的方法相同。
6.如权利要求4所述的半导体器件的形成方法，其特征在于，去除第三凹槽下方以及第三凹槽周围光刻胶层上的第一硬掩膜材料层的方法为干法刻蚀。
7.如权利要求4所述的半导体器件的形成方法，其特征在于，所述第一硬掩膜材料层的材料为旋涂玻璃，形成所述第一硬掩膜材料层包括：在所述第一凹槽内以及第一凹槽周围光刻胶层上形成旋涂玻璃的聚合物；对所述旋涂玻璃的聚合物进行固化处理。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，形成旋涂玻璃的聚合物的方法为旋涂工艺；所述固化处理的方法为紫外线照射或者烘烤。
9.如权利要求3所述的半导体器件的形成方法，所述光刻胶层的厚度为300埃～1500埃；所述有机分布层的厚度为500埃～3000埃；所述第二硬掩膜层的材料为含硅的抗反射材料、低温氧化物材料、氮化硅或者氮化钛，厚度为50埃～1000埃。
10.如权利要求3所述的半导体器件的形成方法，其特征在于，以所述第一硬掩膜层为掩模，刻蚀所述第一掩膜层和所述半导体衬底，直至在所述半导体衬底中形成通孔或者沟槽包括：去除所述光刻胶层；以所述第一硬掩膜层为掩模，刻蚀所述第二硬掩膜层、有机分布层和半导体衬底，直至在所述半导体衬底中形成通孔或者沟槽。
11.如权利要求10所述的半导体器件的形成方法，其特征在于，在去除所述光刻胶层之后，且在刻蚀所述第二硬掩膜层、有机分布层和半导体衬底之前，还包括：在所述第二硬掩膜层上形成覆盖所述第一硬掩膜层侧壁的侧墙。
12.如权利要求3所述的半导体器件的形成方法，其特征在于，以所述第一硬掩膜层为掩模，刻蚀所述第一掩膜层和所述半导体衬底，直至在所述半导体衬底中形成通孔或者沟槽包括：去除部分所述光刻胶层，至第一硬掩膜层侧壁上剩余预定厚度的光刻胶层；以所述第一硬掩膜层和剩余的所述光刻胶层为掩模，刻蚀所述第二硬掩膜层、有机分布层和半导体衬底，直至在所述半导体衬底中形成通孔或者沟槽。
13.如权利要求3～12任一项所述的半导体器件的形成方法，其特征在于，在形成所述第二硬掩膜层之后，且在形成所述光刻胶层之前，还包括：在所述第二硬掩膜层上形成底部抗反射层。
14.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述第一凹槽之后，且在所述第一凹槽内填充满第一硬掩膜层之前，还包括：在所述第一掩膜层表面形成保护层。
15.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述通孔或者沟槽之后，还包括：在所述通孔或者沟槽内填充满金属，以形成金属插塞或者金属互连线。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10026645B2 (en) * 2016-08-31 2018-07-17 Globalfoundries Inc. Multiple patterning process for forming pillar mask elements
US10163633B2 (en) * 2017-03-13 2018-12-25 Globalfoundries Inc. Non-mandrel cut formation
CN109427651B (zh) * 2017-08-24 2021-05-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111092014A (zh) * 2018-10-24 2020-05-01 中电海康集团有限公司 半导体器件的制造方法
CN111640666B (zh) * 2019-03-01 2023-06-13 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN112133625B (zh) * 2019-06-24 2024-05-21 长鑫存储技术有限公司 掩膜结构及其形成方法、存储器及其形成方法
CN112151608B (zh) * 2019-06-28 2023-12-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113113349A (zh) * 2020-01-10 2021-07-13 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN112133626B (zh) * 2020-10-12 2023-06-06 成都海威华芯科技有限公司 一种金属硬掩膜的制作方法和晶圆
CN115621119A (zh) * 2021-07-13 2023-01-17 长鑫存储技术有限公司 一种半导体结构制作方法、半导体结构及存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1614764A (zh) * 2003-11-06 2005-05-11 株式会社瑞萨科技 半导体器件的制造方法
CN101996925A (zh) * 2009-08-14 2011-03-30 中芯国际集成电路制造(上海)有限公司 在沟槽底部形成通孔的方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1614764A (zh) * 2003-11-06 2005-05-11 株式会社瑞萨科技 半导体器件的制造方法
CN101996925A (zh) * 2009-08-14 2011-03-30 中芯国际集成电路制造(上海)有限公司 在沟槽底部形成通孔的方法

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