CN106057665A - 结合不同图案材料的光学光刻技术 - Google Patents

结合不同图案材料的光学光刻技术 Download PDF

Info

Publication number
CN106057665A
CN106057665A CN201510859123.5A CN201510859123A CN106057665A CN 106057665 A CN106057665 A CN 106057665A CN 201510859123 A CN201510859123 A CN 201510859123A CN 106057665 A CN106057665 A CN 106057665A
Authority
CN
China
Prior art keywords
fin
group
material layer
interval
workpiece
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510859123.5A
Other languages
English (en)
Other versions
CN106057665B (zh
Inventor
曾晋沅
洪继正
陈俊光
陈德芳
刘如淦
高蔡胜
林纬良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN106057665A publication Critical patent/CN106057665A/zh
Application granted granted Critical
Publication of CN106057665B publication Critical patent/CN106057665B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

本发明涉及结合不同图案材料的光学光刻技术。具体的，本发明提供一种用于图案化工件的技术，所述工件例如集成电路工件。在示范性实施例中，所述方法包含接收工件，所述工件具有设置在衬底上的材料层。第一组鳍形成在所述材料层上，并且第二组鳍形成在所述材料层上，穿插在所述第一组鳍之间。所述第二组鳍具有与所述第一组鳍不同的蚀刻剂灵敏度。在所述第一组鳍上实施第一蚀刻工艺并且经配置以避免实质上蚀刻所述第二组鳍。在所述第二组鳍上实施第二蚀刻工艺并且经配置以避免实质上蚀刻所述第一组鳍。所述材料层被蚀刻以转移图案，所述图案由所述第一蚀刻工艺和所述第二蚀刻工艺界定。

Description

结合不同图案材料的光学光刻技术
技术领域
本发明涉及光学光刻技术，特别地，涉及结合不同图案材料的光学光刻技术。
背景技术
半导体集成电路(IC)工业已经历了快速的发展。在IC发展期间，随着几何尺寸(即，通过采用制造程序的最小部件(或线))的减小，功能密度(即，每一个芯片的互连元件的数量)普遍地增加。这种按比例缩小工艺通常提供了增加生产效率以及降低相关成本的有益效果。然而，这种按比例缩小同时也伴随着增加了包括这种IC元件在设计和制造中的复杂性，同时，为了实现这些有益效果，也同样需要在元件制造中的类似发展。
仅举一例，光刻技术的发展在降低元件尺寸方面至为重要。一般来说，光刻技术用于在目标上形成图案。在一种光刻技术类型中，其被称为“光学光刻技术”，在目标上预镀光阻涂覆之前，辐射(例如紫外光)在穿过遮罩或照射到遮罩时被反射。光学光刻技术将图案传递到光阻，所述光阻在之后被选择性地移除以显示所述图案。所述目标然后接受工艺步骤，其利用移除光阻后的形状而在目标上形成特征。光刻技术的另一种类型，其被称为“直写式光刻技术”，采用激光、电子束(e-beam)、离子束或其它狭窄聚焦式辐射，以暴露涂层阻剂或直接图案化材料层。电子束光刻技术是直写式光刻技术中最常见的类型之一，并且通过引导电子的平行束到所要暴露的区域，电子束光刻技术可以优良的精确性移除、增加或改变材料层。
为了追求元件特征更小的临界尺寸(CD)，可实施多次的光学光刻图案化技术，从而界定一种图案。同样地，可通过包含沉积和蚀刻的其它技术而补充所述阻剂的光学光刻图案化技术，以便在将所述图案传递到基底层之前进一步界定所述图案。将这种组合增加到制造步骤的同时，也提供了更好的控制以及用于形成所述图案的更大范围。因此，尽管其造成了一些挑战，但图案化技术和材料的新组合也同时具有进一步提高CD控制、克服现有CD的局限性并且由此而使所要制造的电路元件更加稳健的潜质。
发明内容
本发明提供一种图案化工件的方法，所述方法包含：接收工件，所述工件具有待图案化的材料层；在所述材料层上形成第一组鳍；在所述材料层上形成第二组鳍，所述第二组鳍穿插在所述第一组鳍之间，其中第二组鳍具有与所述第一组鳍不同的蚀刻剂灵敏度；在所述第一组鳍上实施第一蚀刻工艺，经配置以避免实质上蚀刻所述第二组鳍；在所述第二组鳍上实施第二蚀刻工艺，经配置以避免实质上蚀刻所述第一组鳍；以及蚀刻所述材料层，从而将图案转移到所述材料层，所述图案由所述第一蚀刻工艺和所述第二蚀刻工艺界定。
本发明还提供一种制造方法，其包含：接收衬底，所述衬底具有设置其上的材料层；在所述材料层上沉积第一鳍材料，以界定第一组鳍；在所述材料层上所述第一组鳍之间的沉积第二组鳍材料，以界定第二组鳍，其中所述第二组鳍具有与所述第一材料不同的蚀刻剂灵敏度；采用选择性蚀刻所述第一组鳍的蚀刻程序，在所述第一组鳍上实施第一鳍切割工艺；采用选择性蚀刻所述第二组鳍的蚀刻程序，在所述第二组鳍上实施第二鳍切割工艺；以及将所述图案转移到材料层，所述图案由在所述第一鳍切割工艺之后剩余的所述第一组鳍的部分以及所述第二鳍切割工艺之后剩余的所述第二组鳍的部分而界定。
本发明更提供一种图案化方法，其包含：接收包含材料层的工件；在所述材料层上形成第一组鳍和第二组鳍，其中所述第二组鳍中的鳍穿插在所述第一组鳍的鳍之间，并且其中所述第一组鳍具有与所述第二组鳍不同的蚀刻剂灵敏度；在所述第一组鳍上实施第一图案化工艺，以移除所述第一组鳍的子集合，并且蚀刻所述材料层的第一暴露部分，所述材料层在所述第一组鳍所述移除的子集合的下方，其中所述第一图案化工艺经配置以避免移除所述第二组鳍的暴露部分；以及在所述第二组鳍上实施第二图案化工艺，以移除所述第二组鳍的子集合，并且蚀刻所述材料层的第一暴露部分，所述材料层在所述第二组鳍所述移除的子集合的下方，其中所述第二图案化工艺经配置以避免移除所述第一组鳍的暴露部分。
附图说明
为协助读者达到最佳理解效果，建议在阅读本揭露时同时应阅读以下具体描述。应理解的是，根据工业中的常规标准，各种特征并未按比例示出。事实上，为更清楚地论述，各种特征尺寸可任意地增大或减小。
图1是根据本揭露不同方面的可操作实施光刻技术的光学光刻系统框图。
图2是根据本揭露不同方面的用于图案化工件的方法流程图。
图3-10是根据本揭露不同方面的接受图案化方法的工件部分截面图。
图11A和11B是根据本揭露不同方面的接受图案化方法的工件部分俯视图。
图12-17是根据本揭露不同方面接受图案化方法的工件部分的其它截面图。
图18是根据本揭露不同方面采用定向自组装材料而图案化工件的第二方法流程图。
图19-21是根据本揭露不同方面的接受第二图案化方法的工件部分截面图。
图22是根据本揭露不同方面的用于图案化工件的第三方法流程图。
图23-30是根据本揭露不同方面的接受第三图案化方法的工件部分截面图。
具体实施方式
本揭露主要涉及IC元件的制造，并且更具体来说，涉及用于以光学光刻图案化工件以形成一组特征的系统和技术。
本说明书提供了数个不同的实施方法或实施例，可用于实现本发明的不同特征。以下所描述的组件和装置的具体示例用以简化本揭露。当然，这些只是示例并且旨在不局限于此。例如，以下所描述的在第二特征之上或在第二特征上形成第一特征，那么包含了以直接接触的方式形成所述第一和第二特征的实施例，并且也包含了在所述第一和第二特征之间形成附加特征的实施例，而这样的所述第一和第二特征可以不是直接接触的。另外，本揭露在不同示例中可重复参考数字和/或参考字母。所述重复的目的在于简明及清楚，但其本身不决定所描述的实施例和/或构造之间的关系。
此外，空间上的相关术语，例如“在…的下面”、“在…的下方”、“低于”、“在…的上方”以及“上面”等，此处可用于简单地描述如图中所示的一个元件或特征相对于另一(多个)元件或另一(多个)特征的关系。所述空间上的相关术语旨在包含除了图中所描述的方向外，还包含在使用或操作中的元件的不同方向。另外，装置可被定向(旋转90度或以其它方向定向)，并且此处所用的空间上的相关描述符号可同样作相应地说明。
本揭露涉及采用光刻技术图案化例如半导体衬底等工件。本揭露的技术同样适用于范围更广的光刻技术，包含光学光刻和直写式光刻技术。根据上下文，参照图1，所描述的是一种适合用于实施一种光刻技术的光学光刻系统。为此，图1是根据本揭露的各方面可操作实施光刻技术的光学光刻系统100的框图。
光学光刻系统100，通常也可被称为“扫描器”，其可经操作而采用特征式辐射源和曝光模式以实施光学光刻曝光工艺。在所示的实施例中，光学光刻系统100是极紫外(EUV)光学光刻系统，其设计为采用波长范围在约1nm和约100nm之间的EUV辐射而对工件曝光。在一些示范性实施例中，光学光刻系统100包含产生EUV辐射的辐射源102，其波长在约为13.5nm的附近范围内。在一个这类的实施例中，EUV辐射源102采用激光式等离子体(LPP)以产生EUV辐射，其用激光使介质(例如锡微滴)加热成为高温等离子体。
光学光刻系统100还包含照明装置104，所述照明装置104将经由辐射源102产生的辐射聚焦并塑形。照明装置104可包含具有单片式镜片和/或阵列式镜片(例如，波带片)的折射光学部件，并且可包含具有单片式反光镜和/或反光镜阵列的反射光学部件。尽管在实际的实施例中，照明装置104可包含数十个(dozens)或甚至数百个镜片和/或反光镜，然而为了清楚起见，图1所示的光学部件的数量已经减少。光学部件经设置并对准以将由辐射源102放射的辐射投影到被固定在遮罩平台108中的遮罩106上。照明装置104的光学部件也可使所述辐射沿光路塑形，从而产生在遮罩106上的特定照明图案。
遮罩106包含多个反射区域和吸收区域(在反射遮罩的情况下)和/或多个透射区域和吸收区域(在透射遮罩的情况下)。在穿过遮罩106或由遮罩106反射后，辐射被导向通过投影光学模块110，也被称为投影光学框(POB)。与照明装置104类似，投影光学模块110可包含具有单片式镜片和/或阵列式镜片(例如，波带板)的折射光学部件，并且可包含具有单片式反光镜和/或反光镜阵列的反射光学部件。投影光学模块110的光学部件设置并调整为指向传输穿过遮罩106或由遮罩106反射的辐射，并且将其投影在工件112上，例如所示的半导体衬底或任何适合的工件，所述工件保留在衬底平台114中。
由遮罩106反射或传输的辐射用于暴露工件112。在工件112上由投影光学模块110投影的辐射引起目标的感光部件的变化。在普遍的示例中，工件112包含具有感光光阻层的半导体衬底。感光光阻层暴露到辐射的部分经受化学转变，使其或多或少对发展工艺又较高的灵敏度。在示范性实施例中，在暴露之后，感光光阻层经受显影后烘烤、发展、冲洗和干化的过程，从而移除感光光阻层的部分并且使剩余的部分硬化。在工件112上实施的后续工艺阶段可采用图案化的光阻从而选择性地加工工件112部分。
参照图2-17，现将描述一种用于光学光刻图案化的技术，其采用光学光刻系统100和/或任何其它适合的直写式或光学光刻系统而实施。如以下更详细的描述，通过利用图案化材料中不同蚀刻剂灵敏度，所述技术可以减少光学光刻技术之间(例如线形成和线切割)对于对准方面的要求。图2是根据本揭露的各方面用于图案化工件112的方法200的流程图。应理解的是，额外的步骤可在方法200之前、期间和在其之后实施，并且为了描述方法200的其它实施例，此处所描述的一些所述步骤可被代替或被省略。图3-10是根据本揭露的各方面工件112经过图案化方法的部分的截面图。图11A和11B是根据本揭露的各方面工件112经过图案化方法的部分的俯视图。图12-17是根据本揭露的各方面工件112经过图案化方法的部分的截面图。为了清楚且容易地理解，省略了图中的一些元件。
参照图2中的方框202和图3，接收工件112用于将其图案化。示范性工件112包含其上可形成其它材料的衬底302。用于制造集成电路(IC)的衬底302的一种常用类型是整体硅衬底。另外或作为选择，衬底302可包含另一元素(单一元素)半导体，例如晶体结构中的锗；化合物半导体，例如锗化硅、碳化硅、砷化锗、磷化锗、磷化铟、砷化铟和/或锑化铟；非半导体材料，例如钠钙玻璃、熔硅、熔石英和/或氟化钙(CaF2)；和/或其组合。可能性衬底302还包含硅上绝缘(SOI)衬底。SOI衬底采用氧离子植入硅晶隔离法(SIMOX)、晶圆结合和/或其它适合的方法制造而成。在其它示例中，衬底302可包含多层半导体结构。
衬底302可包含(例如，p型阱(wells)或n型阱(wells))的各种掺杂区域，例如源极/汲极区域。掺杂区域可掺杂以(例如磷或砷)的p型掺杂剂，和/或根据设计需求掺杂以(例如硼或BF2)的n型掺杂剂。掺杂区域可采用P阱结构、N阱结构、双阱结构或采用凸起结构而形成在衬底上。掺杂区域可采用本位掺杂磊晶生长和/或其它适合的技术通过布植掺杂剂原子而形成。在一些实施例中，掺杂区域包含白圈/口袋型区域，其可以减少短沟道效应(例如，穿通效应)，并且可通过倾角离子布植或其它适合的技术而形成。
衬底302还可包含各种形成在其上的材料层。在所示的实施例中，工件112包含所要被图案化的材料层304和设置在材料层304上的牺牲层306。应理解的是，衬底302可具有任何数量的材料层、遮罩层、牺牲层、阻剂层和/或形成在其上的其它层。可根据部分有选择性的蚀刻剂而选择用于这些层的适合的材料。例如，所要被图案化的材料层304和牺牲层306可构造为具有不同蚀刻剂灵敏度的，从而可采用其对应的蚀刻剂在不充分蚀刻其它层的情况下而移除每一层。例如，所给出的蚀刻剂的两种材料可具有10:1的灵敏度比，其允许第一材料蚀刻一定的深度，即移除与第二材料等同的10％。因此，在各种实施例中，材料层304包含半导体和/或介电材料，例如半导体氧化物、半导体氮化物和/或半导体氮氧化物，而牺牲层306则包含具有不同蚀刻剂灵敏度的不同材料，例如不同的半导体、不同的半导体氧化物、不同的半导体氮化物、不同的半导体氮氧化物和/或其它介电材料。在这种实施例中，材料层304包含氧化硅，并且牺牲层306包含非晶硅，同时这些材料显示出不同的蚀刻剂灵敏度。
光学光刻感光阻剂(例如，光阻)308可形成在牺牲层306上。可采用任何适合阻剂308的材料或化合物，并且所示的三层光阻阻剂308是一种这样的示例。示范性三层阻剂308包含底层310、中间层312和顶层314，其每一个都具有不同的或至少独立的材料。例如，底层310可包含CxHyOz材料、中间层312可包含SiCxHyOz聚合物材料，并且顶层314可包含具有光敏化合物的CxHyOz材料，其在暴露到辐射时引起顶层314的性质改变。这种性质改变可用于选择性地移除阻剂308的暴露部分(在正型阻剂的情况下)或非暴露部分(在负型阻剂的情况下)。应理解的是，在其它实施例中，三层光阻中的一个或多个层可被省略，并且其额外的层可提供作为三层光阻的一部分。
参照图2中的方框204和图4，图案化阻剂层，并且在所示的实施例中，阻剂层308的顶层314首先被图案化。图案化可采用任何适合的光刻技术而实施，其包含光学光刻和/或直写式光刻技术。一种示范性的光学光刻图案化工艺包含阻剂层308的柔性烘烤、遮罩对准、曝光、显影后烘烤、发展阻剂层308、冲洗和干化(例如，硬质烘烤)。一种示范性直写式图案化工艺包含采用电子束或其它能源扫描阻剂层308的表面以改变能源的密度，从而改变由阻剂层308的各种区域接收的剂量。以下将清楚地说明，在材料层308中形成的最终图案是基于所述第一图案，但其它中间图案化步骤在方法200完成之前可以更改。图4中的实施例示出了第一区域402和第二区域404，其中第一区域中第一图案的形状具有第一间距和宽度(例如，最小间距和宽度)，并且第二区域中的形状具有第二间距和宽度(由虚线界定的边界)从而表现本技术的灵活性以形成具不同间隔的特征。
参照图2中的方框206和图5，将图案从阻剂层308转移到牺牲层306以在牺牲层中形成心轴(mandrel)。心轴是特征形状，其可用于对准后续形成的间隔，而非直接用于图案化材料层304。将图案转移到牺牲层306可包含一个或多个蚀刻工艺以使形成阻剂层308中的开口向下扩展。以这种方式，阻剂层308(和/或其顶层314)是用于蚀刻工艺中的遮罩。所述转移过程可包含任何适合的蚀刻工艺，包含湿蚀刻、干蚀刻、反应离子蚀刻、灰化和/或其它适合的技术。可选择蚀刻工艺和/或蚀刻试剂在不明显蚀刻材料层304的情况下用以蚀刻牺牲层306。任何剩余的阻剂308可随着牺牲层306的图案化而被剥除。
参照图2中的方框208和图6A和6B，在牺牲层306心轴的侧壁上形成第一间隔602。一部分是由于其形状之故，第一间隔602的结构被称之为“鳍”。第一间隔602鳍的材料可包含任何适合的半导体、半导体氧化物、半导体氮化物、半导体氮氧化物、其它介电材料和/或其它适合的材料，并且可选择为具有不同的蚀刻剂灵敏度的材料层304和牺牲层306。例如，在一种具有氧化硅材料层304和非晶硅牺牲层306的实施例中，第一间隔602鳍包含氮化硅。
如图6A和6B所示，在工件112的水平表面上没有实质上保留间隔材料的情况下，用于在牺牲层306的侧壁上形成第一间隔602鳍的一种技术是沉积和蚀刻工艺。首先参照图6A，在一个实施例中，第一间隔602的材料通过任何适合的工艺(包含原子层沉积(ALD)、化学蒸镀(CVD)、等离子体增强CVD(PECVD)和/或其它适合的沉积技术)而沉积在牺牲层306和材料层304上。尽管图6A中已示出在水平面上沉积的材料，但也可采用保形沉积技术。为了移除这种额外的材料，可实施例如干蚀刻或等离子蚀刻等非等向性蚀刻，从而回蚀且移除沉积在牺牲层306和材料层304的水平面上的第一间隔602的所述部分，如图6B所示。以这种方式，只保留了沉积在牺牲层306心轴的垂直表面上的第一间隔602的所述部分。在各种示例中，沉积厚度和蚀刻技术调整为控制第一间隔602鳍的水平厚度(以参考标记604示出)。所述第一间隔602的厚度与形成在材料层304中的特征厚度相关，并且在一些实施例中，沉积和蚀刻技术比起单独光学光刻技术，可更精准地操控特征厚度。
参照图2中的方框210和图7，可选择性地移除牺牲层306的心轴，留下设置在材料层304上的第一间隔602鳍。可采用任何适合的蚀刻技术选择性地移除心轴，包含湿蚀刻、干蚀刻、反应离子蚀刻、灰化和/或其它适合的技术，并且在没有实质性蚀刻第一间隔602或材料层304的情况下，蚀刻技术和蚀刻剂的化学过程可利用牺牲层306的蚀刻选择性而移除心轴。
参照图2中的方框212和图8，在第一间隔602鳍的侧壁上形成第二间隔802材料，以形成一组第二间隔802鳍。第二间隔802材料可包含任何适合的半导体、半导体氧化物、半导体氮化物、半导体氮氧化物和/或其它适合的材料，并且可选择地具有不同于第一间隔602和材料层304蚀刻剂灵敏度的。在一种示范性实施例中，第二间隔802包含非晶硅以提供所需的蚀刻剂选择性。与第一间隔602类似，第二间隔802的材料可通过沉积和回蚀工艺而形成。对此，第二间隔802可通过任何适合的工艺保形沉积在工件112上，所述工艺包含ALD、CVD、PE CVD和/或其它适合的沉积技术，并且采用例如非等向性干蚀刻或等离子蚀刻技术等非等向性蚀刻而随后蚀刻所述第二间隔802。在各种示例中，通过沉积厚度和蚀刻技术的调整以控制第二间隔802鳍的水平厚度，而这与在材料层304中最终形成的所述些特征厚度以及与特征之间的间隔有关。
参照图2中的方框214和图9，在由第一间隔602和第二间隔802界定的凹陷中形成第三间隔902。第三间隔902可包含任何适合的半导体、半导体氧化物、半导体氮化物、半导体氮氧化物和/或其它适合的材料，并且可选择为具有与第一间隔602、第二间隔802和材料层304不同蚀刻剂灵敏度的。例如，第三间隔902可包含灰化移除介电材料(ARD)。在一些实施例(例如，在所述实施例中第三间隔鳍以最小间距而形成)中，沉积工艺在没有回蚀工艺的情况下可足以形成第三间隔902鳍。在一些实施例中(例如，在所述实施例中鳍以不规则间距而形成，参照标记904)，沉积是在回蚀工艺之后，从而使第三间隔902鳍在没有实质上沉积在水平面上的情况下而形成在工件112的垂直侧壁上。沉积和任何回蚀工艺可以基本上如文中第一间隔602和第二间隔802所描述的方式实施。在沉积第三间隔902之后，可实施化学机械抛光/研磨(CMP)工艺，以研磨由第一、第二和第三间隔而界定的工件112的顶面。
参照图2中的方框216和图10，选择性地移除第二间隔802而留下第一间隔602鳍和第三间隔902鳍，同时暴露材料层304的一部分。可采用任何适合的蚀刻技术而选择性地移除第二间隔802，所述技术包含湿蚀刻、干蚀刻、反应离子蚀刻、灰化和/或其它适合的技术，并且在没有实质上蚀刻周围结构的情况下，所述蚀刻技术和蚀刻剂的化学过程可利用第二间隔802的选择性蚀刻而移除心轴。第一间隔602和第三间隔902的剩余鳍延纵轴1102以平行线路延伸，如图11A和11B所示。
在后续的步骤中，移除第一间隔602鳍和第三间隔902所选择的部分，所述步骤称为“鳍切割”(fin-cut)或“线切割”(line-cut)步骤。鳍切割防止相对应的特征形成在材料层304中。在一些实施例中，光学光刻图案化技术用于界定移除第一间隔602和/或第三间隔902的切割区域。图11A示出了由边界框限定的示范性切割区域。在采用光学光刻技术界定切割区域时，由于应用了多种图案化技术，所以对准方面的甚至微小误差也能导致工件112不能使用。然而，所确定的是，通过采用改变用于每一种材料的间隔材料和各自的切割工艺，而降低了在对准方面的要求。例如，如图11A所示，如果单一鳍切割用于移除所有的目标鳍(即，如果仅使用单一鳍材料或如果示范性切割区域1104用于切割第一间隔602鳍和第三间隔902鳍)，切割区域1104的纵向边缘将在间隔之间对准。误差范围最多是在鳍之间的间隔，所述鳍是由垂直于纵向的方向测量而得。此外，弯曲的部分(例如，由参考标记1106所示的弯曲部分)应非常小心地控制，以避免鳍的非故意进入。
相比之下，如果采用多种鳍切割程序，每个程序以不同的鳍材料作为目标，那么将大大降低对准的要求。例如，图11B示出了采用两个切割区域以获得相同效果的技术。具体来说，切割区域1108仅用于移除第一间隔602鳍，并且切割区域1110仅用于移除第三间隔902鳍。在图11B中，为了标明清楚起见，在纵向上偏移切割区域1110。可以看出，待切割的特征(切割区域1108的第一间隔602鳍，以及切割区域1110的第二间隔802鳍)，其切割区域的纵向边缘之间任何位置均可对准。因此，误差范围即为相同材料类型的相邻鳍间的间隔。切割区域的曲线区域可不修整鳍而有更大的余地。这种在对准方面要求的降低可用于提高收益，从而进一步减少CD和/或在材料层304中制造完整的新图案。
参照方框218-224，实施两个独立的切割工艺，其每一个可蚀刻特殊的间隔材料。应理解的是，本揭露的理念应用与任何数量的独立特殊材料的鳍切割工艺，并且可采用任何顺序而蚀刻间隔材料。在一个这样的实施例中，如方框218-220所示，第一鳍切割工艺实施在第三间隔902鳍上。参照图12中的方框218，阻剂1202，例如三层光阻，形成在工件112上并且以图13所示的方式进行图案化从而暴露第三间隔902将要被移除的部分。所述图案化可采用任何适合的光刻技术(包含光学光刻技术和/或直写式光刻)而实施。图案化的阻剂1202也可暴露第一间隔602鳍的部分。然而，由于随后的蚀刻选择性地移除了第三间隔902的材料，所以第一间隔602的部分将在基本上未蚀刻的情况下而保留。
参照图2中的方框220和图14，可通过蚀刻工艺或其它适合的技术而移除第三间隔902鳍的暴露部分。例如，第三间隔902可通过湿蚀刻、干蚀刻、反应离子蚀刻、灰化和/或其它适合的技术而被移除。蚀刻工艺和/或蚀刻化学过程可选择为在不实质上蚀刻第一间隔602或在下方的材料层304的情况下而蚀刻第三间隔902。阻剂1202的任何剩余部分可通过以下蚀刻而被移除。
如方框222-224所示，然后在第一间隔602鳍上实施切割工艺。所要重复的是，可以任何顺序切割第一间隔602和第三间隔902。参照图2中的方框222和图15，另一阻剂1502，例如三层光阻，可形成在工件112上，并且图案化所述阻剂1502以暴露第一间隔602将要被移除的部分。图案化技术可采用任何适合的光学光刻技术(包含光学光刻和/或直写式光刻)而实施。图案化阻剂1502还可暴露第三间隔902和/或材料层304的部分。然而，由于后续蚀刻技术选择性地移除了第一间隔602材料，所以围绕的结构可维持实质上未蚀刻。
参照图2中的方框224和图16，第一间隔602鳍的暴露部分可通过蚀刻工艺或其它适合的技术而被移除。例如，其可包含湿蚀刻、干蚀刻、反应离子蚀刻、灰化和/或其它适合的技术。蚀刻工艺和/或蚀刻试剂可选择为在不实质上蚀刻第三间隔902或在下方的材料层304的情况下而蚀刻第一间隔602。阻剂1502的任何剩余部分可通过以下蚀刻工艺而被移除。
参照图2中的方框226和图17，采用第一间隔602和/或第三间隔902的剩余部分作为硬质遮罩而图案化材料层304。图案化所述材料层可包含任何适合的蚀刻技术，例如湿蚀刻、干蚀刻、反应离子蚀刻、灰化和/或其它适合的技术。以这种方式，最终图案形成在材料层304上。然后，移除了第一间隔602和/或第三间隔902的剩余部分。如上所述，通过采用具有不同蚀刻剂灵敏度的材料，这种改进的图案化技术降低了在对准方面的要求，减少了切割区域中因应曲线的修剪，并可使最终图案更清晰。当然，这些有益效果仅是示范性的，并且所述有益效果不适用于任何特殊的实施例。
在图案化材料层304之后，工件112进入到方框228中的后续制造工艺。图案化材料层304可结合任何蚀刻工艺(沉积工艺、布置工艺、磊晶工艺和/或其它制造工艺)使用。在各种示例中，图案化材料层304用于制造栅极堆叠、用于制造互连结构、用于形成非平面元件，其通过蚀刻而暴露鳍或通过磊晶生长的鳍材料和/或其它适合的应用。
在前述的示例中，第二间隔802和第三间隔902采用独立的沉积工艺而形成。与之相反，在一些实施例中，采用定向自组装(Directed Self-Assembly，DSA)材料，是其分成第二间隔802材料和第三间隔902材料作为调制工艺的一部分。为了更详细的介绍，DSA材料利用一些共聚物材料的优势以规律的且重复图案化的方式对准，例如球形、圆柱形、薄层状(分层状)和/或双连续的螺旋十二面体结构，所述术语称之为微相分离。微相分离的共聚物的晶体形态依赖于所用的聚合物、与组成聚合物相关的量、包含温度在内的工艺变化和其它因素。通过控制DSA材料的组分和比例以及其固化工艺，可应用一种无差别的DSA层，其以特定的间距分离成可个别加以蚀刻的第二间隔802鳍和第三间隔902鳍。
以下将参照图18-21描述采用DSA材料而制造的技术。图18是根据本发明的各方面采用定向自组装材料而图案化工件112的第二方法1800的流程图。应理解的是，额外的步骤可在方法1800之前、期间和在方法1800之后实施，并且此处描述的一些步骤可被方法1800的其它实施例代替或被省略。图19-21是根据本揭露的各方面工件112经过第二图案化方法的部分的截面图。为了清楚且容易地理解，此处简化图中的一些元件。
参照图18中方框1802和图19，所接受的工件112包含衬底302、待图案化的材料层304和一组第一间隔602鳍，其每一个与图2-7中所述的基本上相同。对此，第一间隔602鳍可采用与图2中方框202-210基本上相同的方式而形成。参照图18中的方框1804和图20，定向自组装(DSA)材料2002沉积在工件112上并且沉积在第一间隔602鳍之间。如上所述，在实施固化工艺时，DSA材料2002包含聚合物或组装成具有均匀成分区域的化合物。在一些实施例中，DSA材料2002选择为使这些区域可以选择性被蚀刻并且使这些区域具有所希望的尺寸和形状。具体来说，通过调整DSA材料2002组分的分子重量，可控制所产生区域的水平宽度，通过控制鳍宽度和特征尺寸而给设计者更精确的机制。各种适合的DSA材料包含一个或多个聚苯乙烯块聚二甲硅氧烷(PS-b-PDMS)、聚苯乙烯块有机玻璃(PS-b-PMMA)、氧化聚乙烯块聚异戊二烯(PEO-b-PI)、氧化聚乙烯块聚丁二烯(PEO-b-PBO)、氧化聚乙烯块聚苯乙烯(PEO-b-PS)、氧化聚乙烯块有机玻璃(PEO-b-PMMA)、聚醚乙烯氧化聚乙烯块(PEO-b-PEE)、聚乙烯块多边形吡啶(PS-b-PI)、聚苯乙烯块聚丁二烯(PS-b-PBD)、聚苯乙烯块聚二茂铁二甲基硅烷(PS-b-PFS)、聚丁二烯块聚-2-氨基吡啶(PBD-b-PVP)和聚异戊二烯块有机玻璃(PI-b-PMMA)。DSA材料可通过适合的方法沉积而成，其中一些包含旋涂式涂覆、溅射、浸渍涂敷和其它适合的方法。
参照图18中的方框1806和图21，在DSA材料2002上实施固化工艺。固化工艺使DSA材料2002的组分自组装到第二间隔2102鳍和第三间隔2104鳍中。可以定制关于DSA材料的特殊固化工艺，并且在一些示例中包含加热工件112和暴露DSA材料2002到紫外光。与其它参数一起，可调整加热工艺期间的加热和温度参数以控制第二间隔2102鳍和第三鳍2104鳍的水平宽度(如参考标记2106所示)。与图2-17中的第二间隔802鳍和第三间隔902鳍类似，第二间隔2102鳍和第三间隔2104鳍可具有蚀刻灵敏度，其不同于第一间隔602材料和材料层304的每一个的灵敏度。
参照图18中的方框1808，进入到固化工艺，提供工件112以利用第一间隔鳍602和第三间隔鳍2104图案化材料层304。基本上如图2中方框216-224和图10-16所述，其可包含移除第二间隔2102鳍以及一个或多个选择性材料鳍切割工艺。剩余的第一间隔602鳍和第三间隔2104鳍的图案可转移到材料层304，基本上如图2中方框226和图17所述。随后，工件112可提供用于制造栅极堆叠、用于制造互连结构、用于形成非平面元件，通过蚀刻以暴露鳍或通过磊晶生长鳍材料和/或其它适合的应用，基本上如图2中方框228所示。
在前述的示例中，第一间隔鳍和第三间隔鳍形成在保留的材料层上。参照图22-30，描述了所述技术的变化，即第一间隔鳍和第三间隔鳍形成在待蚀刻材料层的区域上。图22是根据本揭露的各方面用于图案化工件112的第三方面2200的流程图。应理解的是，额外的步骤可在方法2200之前、期间以及在方法200之后实施，并且此处描述的一些步骤可被方法2200的其它实施例代替或被省略。图23-30是根据本揭露的各方面工件112经过第三图案化方法的部分的截面图。为了清楚且容易地理解，此处简化图中的一些元件。
参照图22中的方框2202和图23，工件112接收为包含衬底302、待图案化的材料层304、一组第一间隔602材料鳍、一组第二间隔802材料鳍和一组第三间隔902材料鳍。每一个原件与图2-21中的上述元件基本上类似，并且可通过上述技术或任何其它适合的技术而形成(例如，图2中的方框202-214，图18中的方框1802-1806等)。例如，第二间隔802鳍和第三间隔902鳍可通过图2中方框212-214的沉积和回蚀技术而形成，和/或通过图18中方框1804-1806所述的DSA材料沉积和固化而成。
当接收工件112，实施独立的鳍切割工艺，选择性地将第一间隔602材料或第三间隔902材料作为目标。应理解的是，本揭露的理念适用于任何数量的独立材料特殊鳍切割工艺并且可以用任何顺序蚀刻任何间隔材料。在一个这种实施例中，第一鳍切割工艺实施在第三间隔902鳍上，如方框2204-2206所示。首先参照图22中的方框2204和图24，阻剂2402，例如三层光阻，形成在工件112上，并且图案化所述阻剂以暴露第三间隔902鳍的一部分，其界定了待蚀刻材料层304的区域。这与所述示例不同：在不将图案转移到材料层304的情况下阻剂暴露了待移除的第三间隔902的部分。也与前述的一些示例不同，即，第二间隔802鳍可在鳍切割工艺期间呈现在工件112上，如图24所示。阻剂2402的图案也可暴露第一间隔602鳍的部分。然而，后续蚀刻选择性地移除了第三间隔902材料和材料层304，所以第一间隔602的暴露部分基本上未蚀刻。
对此，参照图22中的方框2206和图25，可移除第三间隔902鳍的暴露部分以暴露材料层304的部分，并且然后材料层304的暴露部分被蚀刻。这可通过单独的蚀刻步骤或组合的蚀刻步骤而实施，并且任何适合的湿蚀刻、干蚀刻、反应离子蚀刻、灰化和/或其它适合的技术科实施在方框2206的工件上。在不实质上蚀刻第一间隔602和第二间隔802的情况下，蚀刻工艺和/或蚀刻化学过程可选择性地蚀刻第三间隔902和材料层304。阻剂2402的任何剩余部分可通过方框2206的以下蚀刻工艺而被移除。
然后，可在第一间隔602鳍上实施第二鳍切割工艺。所重复的是，第一间隔602和第三间隔902可以用任何顺序切割。参照方框2208和图26，另一阻剂2602，例如三层光阻，可形成在工件112上。阻剂2602可沉积在材料层304中，并且可填充形成在方框2206中的凹陷。图案化阻剂2602以暴露第一间隔602的所述部分，从而将其转移到材料层304。所述图案化技术科采用任何适合的光学光刻技术而实施，其包含光学光刻技术和/或直写式光刻技术。阻剂2602的图案也可暴露第二间隔802和/或第三间隔902的部分。然而，由于后续的蚀刻选择性地将第一间隔602材料作为目标，所以围绕结构可基本上保持为被蚀刻。
参照图22中的方框2210和图27，可移除第一间隔602的暴露部分以暴露材料层304的部分，并且通过蚀刻工艺或其它适合的技术而蚀刻材料层304的暴露部分。这可通过独立的蚀刻步骤或采用组合式蚀刻工艺而实施，并且任何适合的湿蚀刻、干蚀刻、反应离子蚀刻、灰化和/或其它适合的技术科实施在方框2210中的工件上。在不完全蚀刻第二间隔802或第三间隔902的情况下，蚀刻工艺和/或蚀刻化学过程可选择性地蚀刻第一间隔602和材料层304。阻剂2602的任何剩余部分可通过方框2210中的以下蚀刻技术而被移除。
参照图22中方框2212和图28，一个或多个填充材料2802可沉积在方框2204-2210中材料层304所形成的凹陷中。任何适合的填充材料2802可沉积在凹陷中，并且，尽管示出了各种示范性实施例，但应理解的是本揭露的技术可用于任何填充材料2802作为制造工艺的一部分。在一个示例中，即材料层304是用于形成互连结构的中间层介电材料，填充材料2802包含导体，例如Ti、TiN、W、Al、其它金属导体和/或非金属导体。在一个示例中，即材料层304用于界定栅极结构，填充材料2802包含接口介电材料、高介电系数栅极材料、栅极电极材料和/或一个或多个封盖材料。在一个示例中，即材料层304用于形成鳍(其用于非平面的元件)，填充材料2802包含磊晶生长的半导体材料。在这些示例和其它示例中，填充材料2802可通过任何适合的工艺而形成，所述工艺包含旋涂式沉积、溅射、ALD、CVD、物理气相沉积(PVD)和/或其它适合的工艺。
参照图22的方框2214和图29，移除了剩余的第一间隔602鳍、第二间隔802鳍和第三间隔902鳍。这可在方框2212中的沉积填充材料2802之前或之后实施。蚀刻循序具有不同的效果和公平性。例如，当呈现间隔鳍的同时，待填充的凹陷也更深。在凹陷底部的化学试剂的流动性降低的同时，更高的纵横比使间隔鳍的沉积更具挑战性。然而，在沉积前移除间隔鳍可缓解形成在材料层304中的形状。因此，方框2212和2214可以任何适合的方式实施。
如图22中的方框2216和图30所示，同样依赖于其应用，移除剩余的材料层304而在衬底上留下填充材料2802。参照图22中的方框2218，提供工件112用于进一步的制造工艺，其基本上如图2中的方框228所示。
因此，本揭露提供一种用于在工件上形成特征的技术，其提供了较低的覆盖要求以及较高的设计灵活性。在一些实施例中，所提供的方法包含接收工件，所述工件具有待图案化的材料层。在所述材料层上形成第一组鳍。在所述材料层上形成第二组鳍，所述第二组鳍穿插在所述第一组鳍之间。第二组鳍具有与所述第一组鳍不同的蚀刻剂灵敏度。在所述第一组鳍上实施第一蚀刻工艺，经配置以避免实质上蚀刻所述第二组鳍。在所述第二组鳍上实施第二蚀刻工艺，经配置以避免实质上蚀刻所述第一组鳍。蚀刻所述材料层，从而将图案转移到所述材料层，所述图案由所述第一蚀刻工艺和所述第二蚀刻工艺界定。在一些这种实施例中，形成第二组鳍包含将定向自组装材料施加于所述工件的所述第一组鳍之间，以及在所述定向自组装材料上实施固化工艺，所述固化工艺使得所述定向自组装材料组件对准而作为所述第二组鳍。在一些这种实施例中，形成第二组鳍还包含在不实质上蚀刻所述第二组鳍和所述第一组鳍的情况下，从所述第二组鳍和所述第一组鳍之间选择性地移除所述定向自组装材料的另一组件。
在另一实施例中，提供了制造的方法，其包含接收衬底，所述衬底具有设置其上的材料层。在所述材料层上沉积第一鳍材料，以界定第一组鳍。在所述材料层上所述第一组鳍之间沉积第二组鳍材料，以界定第二组鳍。所述第二组鳍具有与所述第一材料不同的蚀刻剂灵敏度。采用选择性蚀刻所述第一组鳍的蚀刻程序，在所述第一组鳍上实施第一鳍切割工艺。采用选择性蚀刻所述第二组鳍的蚀刻程序，在所述第二组鳍上实施第二鳍切割工艺。将图案转移到材料层，所述图案由在所述第一鳍切割工艺之后剩余的所述第一组鳍的部分以及所述第二鳍切割工艺之后剩余的所述第二组鳍的部分而界定。在一些这种实施例中，牺牲材料形成在材料层上并且被图案化。为了界定第一组鳍，在所述图案化的牺牲材料的侧壁上沉积所述第一鳍材料，以界定所述第一组鳍。采用蚀刻技术移除所述牺牲材料，所述蚀刻技术经配置以保留剩余在所述材料层上的所述第一组鳍。
在另一实施例中，提供了图案方法，其包含接收包含材料层的工件。在所述材料层上形成第一组鳍和第二组鳍。所述第二组鳍中的鳍穿插在所述第一组鳍的鳍之间，并且所述第一组鳍具有与所述第二组鳍不同的蚀刻剂灵敏度。在所述第一组鳍上实施第一图案化工艺，以移除所述第一组鳍的子集合，并且蚀刻所述材料层的第一暴露部分，所述材料层在所述第一组鳍所述移除的子集合的下方。所述第一图案化工艺经配置以避免移除所述第二组鳍的暴露部分。在所述第二组鳍上实施第二图案化工艺，以移除所述第二组鳍的子集合，并且蚀刻所述材料层的第一暴露部分，所述材料层在所述第二组鳍所述移除的子集合的下方。所述第二图案化工艺经配置以避免移除所述第一组鳍的暴露部分。在一些这种实施例中，方法还包含在所述衬底上的所述材料层的所述第一被蚀刻部分中以及所述材料层的所述第二被蚀刻部分中沉积填充材料。在一些这种实施例中，在沉积填充材料之后选择性地移除材料层。
上述概括了几个实施例的特征，从而使本领域技术人员可以更好地理解本揭露的各方面。本领域技术人员应理解的是，其可容易地将本揭露作为设计或修改其它工艺的基础，从而达到此处所引用的实施例的相同目的和/或实现相同的有益效果。本领域技术人员还应理解的是，这种等同的构造不能背离本揭露的精神和范围，并且在不背离本揭露的精神和范围的情况下可进行各种改变、替换和更改。

Claims (10)

1.一种图案化工件的方法，所述方法包含：
接收工件，所述工件具有待图案化的材料层；
在所述材料层上形成第一组鳍；
在所述材料层上形成第二组鳍，所述第二组鳍穿插在所述第一组鳍之间，其中第二组鳍具有与所述第一组鳍不同的蚀刻剂灵敏度；
在所述第一组鳍上实施第一蚀刻工艺，经配置以避免实质上蚀刻所述第二组鳍；
在所述第二组鳍上实施第二蚀刻工艺，经配置以避免实质上蚀刻所述第一组鳍；
以及
蚀刻所述材料层，从而将图案转移到所述材料层，所述图案由所述第一蚀刻工艺和所述第二蚀刻工艺界定。
2.根据权利要求1所述的方法，其中形成所述第二组鳍包含：
将定向自组装材料施加于所述工件的所述第一组鳍之间；以及
在所述定向自组装材料上实施固化工艺，所述固化工艺使得所述定向自组装材料组件对准而作为所述第二组鳍。
3.根据权利要求2所述的方法，其中形成所述第二组鳍还包含：
在不实质上蚀刻所述第二组鳍和所述第一组鳍的情况下，从所述第二组鳍和所述第一组鳍之间选择性地移除所述定向自组装材料的另一组件。
4.根据权利要求1所述的方法，
其中实施所述第一蚀刻工艺包含图案化阻剂，以暴露待移除的所述第一组鳍的子集合，
其中所述图案化阻剂的步骤暴露所述第二组鳍中的至少一个鳍，并且
其中所述第一蚀刻工艺还经配置以在所述第一蚀刻工艺之后保留所述第二组鳍中暴露的所述至少一个鳍。
5.根据权利要求4所述的方法，
其中所述阻剂是第一阻剂，
其中实施所述第二蚀刻工艺包含图案化第二阻剂，以暴露待移除的所述第二组鳍的子集合，
其中所述图案化第二阻剂的步骤暴露所述第一组鳍中的至少一个鳍，并且
其中所述第二蚀刻工艺还经配置以在所述第二蚀刻工艺之后保留所述第一组鳍中暴露的所述至少一个鳍。
6.根据权利要求1所述的方法，其中形成所述第一组鳍包含：
蚀刻设置在所述材料层上的心轴材料，以界定垂直侧壁；
在所述心轴材料的所述垂直侧壁上形成所述第一组鳍的材料；以及
选择性地移除所述心轴材料，同时保留剩余的所述第一组鳍的所述材料。
7.根据权利要求6所述的方法，其中在所述垂直侧壁上形成所述第一组鳍的所述材料包含：
在所述心轴材料上以及在所述材料层上实施所述材料的保形沉积；
实施所述材料的非等向性蚀刻，以移除设置在所述工件水平面上的所述材料部分。
8.根据权利要求1所述的方法，其中形成所述第二组鳍包含在所述第一组的所述侧壁上形成间隔材料，并且在所述间隔材料之间以及在所述第一组鳍的鳍之间沉积所述第二组鳍的材料。
9.一种制造方法，其包含：
接收衬底，所述衬底具有设置其上的材料层；
在所述材料层上沉积第一鳍材料，以界定第一组鳍；
在所述材料层上所述第一组鳍之间沉积第二组鳍材料，以界定第二组鳍，其中所述第二组鳍具有与所述第一材料不同的蚀刻剂灵敏度；
采用选择性蚀刻所述第一组鳍的蚀刻技术，在所述第一组鳍上实施第一鳍切割工艺；
采用选择性蚀刻所述第二组鳍的蚀刻技术，在所述第二组鳍上实施第二鳍切割工艺；以及
将图案转移到材料层，所述图案由在所述第一鳍切割工艺之后剩余的所述第一组鳍的部分以及所述第二鳍切割工艺之后剩余的所述第二组鳍的部分所界定。
10.一种图案化方法，其包含：
接收包含材料层的工件；
在所述材料层上形成第一组鳍和第二组鳍，其中所述第二组鳍中的鳍穿插在所述第一组鳍的鳍之间，并且其中所述第一组鳍具有与所述第二组鳍不同的蚀刻剂灵敏度；
在所述第一组鳍上实施第一图案化工艺，以移除所述第一组鳍的子集合，并且蚀刻所述材料层的第一暴露部分，所述材料层在所述第一组鳍所述移除的子集合的下方，其中所述第一图案化工艺经配置以避免移除所述第二组鳍的暴露部分；以及
在所述第二组鳍上实施第二图案化工艺，以移除所述第二组鳍的子集合，并且蚀刻所述材料层的第一暴露部分，所述材料层在所述第二组鳍所述移除的子集合的下方，其中所述第二图案化工艺经配置以避免移除所述第一组鳍的暴露部分。
CN201510859123.5A 2015-04-17 2015-11-30 结合不同图案材料的光学光刻技术 Active CN106057665B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/689,288 US9991132B2 (en) 2015-04-17 2015-04-17 Lithographic technique incorporating varied pattern materials
US14/689,288 2015-04-17

Publications (2)

Publication Number Publication Date
CN106057665A true CN106057665A (zh) 2016-10-26
CN106057665B CN106057665B (zh) 2021-01-29

Family

ID=57129909

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510859123.5A Active CN106057665B (zh) 2015-04-17 2015-11-30 结合不同图案材料的光学光刻技术

Country Status (4)

Country Link
US (2) US9991132B2 (zh)
KR (1) KR101895662B1 (zh)
CN (1) CN106057665B (zh)
TW (1) TWI614805B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9991132B2 (en) 2015-04-17 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Lithographic technique incorporating varied pattern materials
US9911611B2 (en) * 2016-03-17 2018-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming openings in a material layer
US9728635B1 (en) * 2016-10-13 2017-08-08 International Business Machines Corporation Uniform gate length in vertical field effect transistors
US10388644B2 (en) 2016-11-29 2019-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing conductors and semiconductor device which includes conductors
US10312103B2 (en) * 2017-02-28 2019-06-04 International Business Machines Corporation Alternating hardmasks for tight-pitch line formation
US10157776B2 (en) 2017-03-15 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
US10734238B2 (en) 2017-11-21 2020-08-04 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for critical dimension control
US10515815B2 (en) 2017-11-21 2019-12-24 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for fin field effect transistor formation
US10446394B2 (en) * 2018-01-26 2019-10-15 Lam Research Corporation Spacer profile control using atomic layer deposition in a multiple patterning process
CN112447513A (zh) * 2019-08-30 2021-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112542385A (zh) * 2019-09-20 2021-03-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
WO2021231138A1 (en) * 2020-05-11 2021-11-18 Lam Research Corporation Automated feedforward and feedback sequence for patterning cd control

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030210065A1 (en) * 2002-05-09 2003-11-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating microelectronic fabrication electrical test apparatus electrical probe tip
CN1799131A (zh) * 2003-06-20 2006-07-05 国际商业机器公司 具有包括半导体纳米晶体的浮栅的非易失存储器件
FR2963477A1 (fr) * 2010-11-30 2012-02-03 Commissariat Energie Atomique Procédé de réalisation amélioré d'un motif a partir du transfert par espaceurs latéraux
CN102760179A (zh) * 2011-04-29 2012-10-31 台湾积体电路制造股份有限公司 用于将平面设计转换为FinFET设计的系统和方法
TW201342471A (zh) * 2012-04-06 2013-10-16 Powerchip Technology Corp 一種半導體線路結構暨其製程
US20140110817A1 (en) * 2012-10-24 2014-04-24 International Business Machines Corporation Sub-lithographic semiconductor structures with non-constant pitch
US20140227879A1 (en) * 2013-02-08 2014-08-14 GlobalFoundries, Inc. Methods for fabricating integrated circuits with improved semiconductor fin structures
US20140264601A1 (en) * 2013-03-13 2014-09-18 International Business Machines Corporation Strained silicon nfet and silicon germanium pfet on same wafer

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7394155B2 (en) 2004-11-04 2008-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Top and sidewall bridged interconnect structure and method
EP2092393A2 (en) 2006-11-14 2009-08-26 Nxp B.V. Double patterning for lithography to increase feature spatial density
KR100886219B1 (ko) * 2007-06-07 2009-02-27 삼성전자주식회사 자기정렬된 이중 패터닝을 채택하는 미세 패턴 형성 방법
US20090001045A1 (en) 2007-06-27 2009-01-01 International Business Machines Corporation Methods of patterning self-assembly nano-structure and forming porous dielectric
US8003281B2 (en) 2008-08-22 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd Hybrid multi-layer mask
US7862962B2 (en) 2009-01-20 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout design
US8563410B2 (en) 2009-11-25 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. End-cut first approach for critical dimension control
US8764999B2 (en) 2010-11-23 2014-07-01 Tokyo Electron Limited Sidewall image transfer pitch doubling and inline critical dimension slimming
US8621406B2 (en) 2011-04-29 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
KR20120126442A (ko) 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 반도체 소자의 패턴 형성 방법
KR20130005185A (ko) 2011-07-05 2013-01-15 에스케이하이닉스 주식회사 미세 홀 배열 및 미세 전극 배열 형성 방법
US8664679B2 (en) 2011-09-29 2014-03-04 Toshiba Techno Center Inc. Light emitting devices having light coupling layers with recessed electrodes
US8741776B2 (en) 2012-02-07 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning process for fin-like field effect transistor (finFET) device
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8524605B1 (en) 2012-04-16 2013-09-03 Vigma Nanoelectronics Fabrication and mask design methods using spatial frequency sextupling technique
WO2013158527A1 (en) 2012-04-16 2013-10-24 Brewer Science Inc. Silicon hardmask layer for directed self-assembly
US8850369B2 (en) 2012-04-20 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Metal cut process flow
US8728332B2 (en) 2012-05-07 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of patterning small via pitch dimensions
US20130320451A1 (en) 2012-06-01 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Semiconductor device having non-orthogonal element
US8518836B1 (en) 2012-11-19 2013-08-27 Taiwan Semiconductor Manufacturing Company Limited Semiconductor patterning
WO2014088918A1 (en) 2012-12-03 2014-06-12 Applied Materials, Inc Semiconductor device processing tools and methods for patterning substrates
US8956808B2 (en) 2012-12-04 2015-02-17 Globalfoundries Inc. Asymmetric templates for forming non-periodic patterns using directed self-assembly materials
US8987142B2 (en) 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US8799834B1 (en) 2013-01-30 2014-08-05 Taiwan Semiconductor Manufacturing Company Limited Self-aligned multiple patterning layout design
US9501601B2 (en) 2013-03-14 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Layout optimization of a main pattern and a cut pattern
US9054159B2 (en) 2013-03-14 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning a feature of a semiconductor device
US9153478B2 (en) 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
US9985030B2 (en) * 2014-04-07 2018-05-29 International Business Machines Corporation FinFET semiconductor device having integrated SiGe fin
US9305845B2 (en) * 2014-09-04 2016-04-05 International Business Machines Corporation Self-aligned quadruple patterning process
US9431265B2 (en) * 2014-09-29 2016-08-30 International Business Machines Corporation Fin cut for tight fin pitch by two different sit hard mask materials on fin
US9991132B2 (en) 2015-04-17 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Lithographic technique incorporating varied pattern materials

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030210065A1 (en) * 2002-05-09 2003-11-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating microelectronic fabrication electrical test apparatus electrical probe tip
CN1799131A (zh) * 2003-06-20 2006-07-05 国际商业机器公司 具有包括半导体纳米晶体的浮栅的非易失存储器件
FR2963477A1 (fr) * 2010-11-30 2012-02-03 Commissariat Energie Atomique Procédé de réalisation amélioré d'un motif a partir du transfert par espaceurs latéraux
CN102760179A (zh) * 2011-04-29 2012-10-31 台湾积体电路制造股份有限公司 用于将平面设计转换为FinFET设计的系统和方法
TW201342471A (zh) * 2012-04-06 2013-10-16 Powerchip Technology Corp 一種半導體線路結構暨其製程
US20140110817A1 (en) * 2012-10-24 2014-04-24 International Business Machines Corporation Sub-lithographic semiconductor structures with non-constant pitch
US20140227879A1 (en) * 2013-02-08 2014-08-14 GlobalFoundries, Inc. Methods for fabricating integrated circuits with improved semiconductor fin structures
US20140264601A1 (en) * 2013-03-13 2014-09-18 International Business Machines Corporation Strained silicon nfet and silicon germanium pfet on same wafer

Also Published As

Publication number Publication date
US20160307769A1 (en) 2016-10-20
KR101895662B1 (ko) 2018-09-05
TW201709311A (zh) 2017-03-01
KR20160123960A (ko) 2016-10-26
CN106057665B (zh) 2021-01-29
US10312109B2 (en) 2019-06-04
US9991132B2 (en) 2018-06-05
US20180286698A1 (en) 2018-10-04
TWI614805B (zh) 2018-02-11

Similar Documents

Publication Publication Date Title
CN106057665A (zh) 结合不同图案材料的光学光刻技术
US11177138B2 (en) Double patterning method
US9818611B2 (en) Methods of forming etch masks for sub-resolution substrate patterning
JP5244793B2 (ja) 位置合せおよびフィーチャの成形に対してフレキシビリティが向上したナノインプリント技術
CN106206264B (zh) 用于增加工艺裕度的鳍图案化方法
US20080292991A1 (en) High fidelity multiple resist patterning
TWI381447B (zh) 超自對準接觸部及其形成方法
JP6630896B2 (ja) ダミーゲートを用いないパターニング方法
JP4264075B2 (ja) 不透明なゲート層の位置合わせ用マーカ、このようなマーカの製作方法、及びリソグラフィ機器でのこのようなマーカの使用
KR20110081833A (ko) 하드 마스크와 이중 노광에 의해 형성된 반도체 디바이스의 콘택과 비아들
US9735011B2 (en) Metal interconnect structure and fabrication method thereof
CN104681410A (zh) 形成图案的机制
US20090024978A1 (en) Semiconductor device mask, method of forming the same and method of manufacturing semiconductor device using the same
US10734284B2 (en) Method of self-aligned double patterning
KR102230086B1 (ko) 분해능이하 기판 패터닝 방법
CN110556298A (zh) 场效应晶体管的制造方法
CN104051274A (zh) 一种用于加工载体的方法
KR100741926B1 (ko) 폴리실리콘 패턴 형성 방법
KR102002991B1 (ko) 개구 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
US9329471B1 (en) Achieving a critical dimension target based on resist characteristics
US20070099127A1 (en) Compact integrated capacitor
US10186542B1 (en) Patterning for substrate fabrication
US20110250530A1 (en) Semiconductor Devices and Methods of Manufacturing Thereof
CN117080054B (zh) 半导体结构的制备方法
KR100811270B1 (ko) 단일 포토마스크를 이용한 패턴 형성방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant