KR101895662B1 - 다양한 패턴 재료를 포함하는 리소그래피 기술 - Google Patents

다양한 패턴 재료를 포함하는 리소그래피 기술 Download PDF

Info

Publication number
KR101895662B1
KR101895662B1 KR1020150164669A KR20150164669A KR101895662B1 KR 101895662 B1 KR101895662 B1 KR 101895662B1 KR 1020150164669 A KR1020150164669 A KR 1020150164669A KR 20150164669 A KR20150164669 A KR 20150164669A KR 101895662 B1 KR101895662 B1 KR 101895662B1
Authority
KR
South Korea
Prior art keywords
pins
material layer
spacer
etching
etch
Prior art date
Application number
KR1020150164669A
Other languages
English (en)
Other versions
KR20160123960A (ko
Inventor
친-유안 쳉
치-쳉 헝
웨이-리앙 린
춘-쿠앙 첸
러-군 리우
차이-셍 가우
데-팡 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20160123960A publication Critical patent/KR20160123960A/ko
Application granted granted Critical
Publication of KR101895662B1 publication Critical patent/KR101895662B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H01L21/30621—Vapour phase etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Thin Film Transistor (AREA)
  • Drying Of Semiconductors (AREA)
  • Micromachines (AREA)

Abstract

본 발명에 따르면, 집적 회로 가공물 등과 같은 가공물을 패터닝하는 기술이 제공된다. 예시적인 실시형태에서, 방법은 기판 상에 배치되어 있는 재료층을 구비하는 가공물을 수용하는 것을 포함한다. 제1 세트의 핀이 재료층 상에 형성되고, 제2 세트의 핀이 재료층 상에 형성되며 제1 세트의 핀 사이에 배치된다. 제2 세트의 핀은 제1 세트의 핀과는 다른 에칭제 감도를 갖는다. 제2 세트의 핀의 실질적인 에칭을 방지하도록 되어 있는 제1 에칭 프로세스가 제1 세트의 핀에 행해진다. 제1 세트의 핀의 실질적인 에칭을 방지하도록 되어 있는 제2 에칭 프로세스가 제2 세트의 핀에 행해진다. 제1 에칭 프로세스 및 제2 에칭 프로세스에 의해 획정된 패턴을 전사하도록 재료층이 에칭된다.

Description

다양한 패턴 재료를 포함하는 리소그래피 기술{LITHOGRAPHIC TECHNIQUE INCORPORATING VARIED PATTERN MATERIALS}
반도체 집적 회로(IC) 산업은 급속한 성장을 이루었다. IC의 발전 과정에서, 기하학적 크기[즉, 제조 프로세스를 이용하여 형성될 수 있는 가장 작은 구성요소(또는 라인)]는 감소하고 있는 반면에, 기능 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 일반적으로 증가하고 있다. 이러한 크기 축소 프로세스는 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 그러나, 이와 같은 크기 축소에는, 이러한 IC를 포함하는 디바이스의 설계 및 제조에서의 복잡성 증가가 수반되고, 이러한 진보를 실현하기 위해서는, 디바이스 제조에서 유사한 발전이 필요하다.
단지 하나의 예로서, 디바이스 크기를 줄이는 데 있어서 리소그래피의 발전이 중요하다. 일반적으로, 리소그래피는 타켓 상에 패턴을 형성하는 것이다. 포토리소그래피라고 하는 리소그래피의 한 가지 타입에서, 자외선 등과 같은 방사선은 타겟 상의 포토레지스트 코팅에 부딪치기 전에 마스크를 통과하거나 혹은 마스크에서 반사된다. 포토리소그래피는 패턴을 마스크로부터 포토레지스트 상으로 전사하고, 그 후에 포토레지스트를 선택적으로 제거하여 패턴을 드러나게 한다. 그 후에, 잔류 포토레지스트의 형상을 이용하여 타겟 상에 피처를 형성하는 처리 단계들이 타겟에 실시된다. 직접 기록 리소그래피라고 하는 다른 타입의 리소그래피는, 레이저, 전자빔(e-빔), 이온 빔, 또는 좁게 초점이 맞춰지는 그 밖의 발광을 이용하여, 레지스트 코팅을 노광하거나 또는 재료층을 직접 패터닝한다. e-빔 리소그래피는, 가장 보편적인 타입의 직접 기록 리소그래피 중의 하나로서, 콜리메이트된 전자의 흐름을 노광 대상 영역으로 안내함으로써, 재료층을 매우 정확하게 제거하거나, 덧붙이거나, 또는 다른 식으로 변형하는 데 사용될 수 있다.
디바이스 피처의 임계 치수(CD)를 계속해서 더 축소시키려면, 리소그래피 패터닝을 복수 회 반복하여 패턴을 획정할 수 있다. 마찬가지로, 레지스트의 리소그래피 패터닝은, 패턴을 하지층에 전사하기 이전에 패턴을 더 획정하도록, 증착 및 에칭을 비롯한 다른 기술로 보충될 수 있다. 상기한 조합을 통해 제조 단계들이 추가되며, 또한 보다 잘 제어할 수 있게 되고, 보다 다양한 패턴을 형성할 수 있게 된다. 따라서, 상기한 조합을 통해 제기될 수 있는 과제가 늘어남에도 불구하고, 패터닝 기술 및 재료의 신규 조합은, CD 제어를 더 향상시키고, 기존의 CD 한계를 극복하여, 보다 더 견고한 회로 디바이스를 제조할 수 있게 될 가능성을 갖는다.
본원은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 업계에서 일반적인 관례에 따라, 여러 피처(feature)는 축척에 맞춰 도시되어 있지 않고 단지 예시를 목적으로 이용되고 있다는 점을 강조한다. 실제로, 여러 피처의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본원의 여러 양태에 따라 리소그래피 기술을 실시하도록 작동 가능한 포토리소그래피 시스템의 블록도이다.
도 2는 본원의 여러 양태에 따라 가공물을 패터닝하는 방법의 흐름도이다.
도 3~도 10은 본원의 여러 양태에 따라 패터닝 방법이 행해지는 가공물의 일부분의 단면도이다.
도 11a 및 도 11b는 본원의 여러 양태에 따라 패터닝 방법이 행해지는 가공물의 일부분의 평면도이다.
도 12~도 17은 본원의 여러 양태에 따라 패터닝 방법이 행해지는 가공물의 일부분의 추가적인 단면도이다.
도 18은 본원의 여러 양태에 따라 유도 자기-조립 재료를 이용하여 가공물을 패터닝하는 제2 패터닝 방법의 흐름도이다.
도 19~도 21은 본원의 여러 양태에 따라 제2 패터닝 방법이 행해지는 가공물의 일부분의 단면도이다.
도 22는 본원의 여러 양태에 따라 가공물을 패터닝하는 제3 패터닝 방법의 흐름도이다.
도 23~도 30은 본원의 여러 양태에 따라 제3 패터닝 방법이 행해지는 가공물의 일부분의 단면도이다.
본원은 일반적으로는 IC 디바이스 제조에 관한 것이고, 보다 구체적으로는 피처의 세트를 형성하도록 가공물을 리소그래피에 의해 패터닝하는 시스템 및 기술에 관한 것이다.
이하에 개시된 내용은 본 발명의 여러 피처를 구현하는 다수의 서로 다른 실시형태, 또는 예를 제공한다. 본원을 간략히 보여주는 구성요소 및 배치 구성의 특정 실시예가 이하에 설명되어 있다. 물론, 이들 특정 실시예는 단지 예에 불과하고 제한을 의도로 한 것은 아니다. 예컨대, 이어지는 설명에서, 제2 피처 상에 또는 위에 제1 피처를 형성하는 것은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성될 수 있는 실시형태도 또한 포함할 수 있다. 게다가, 본원은 여러 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은, 간단명료성을 위한 것으로, 본질적으로 거론되는 여러 실시형태 및/또는 구성 사이의 관계를 지시하고 있지는 않다.
또한, "아래", "밑", "하부", "위", "상부" 등의 공간 관련 용어는, 도면에 예시된 바와 같이, 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 묘사하는 설명의 편의를 기하기 위해 본원에 사용될 수 있다. 이러한 공간 관련 용어는 도면에 도시된 방위 뿐만 아니라 사용 또는 작동시의 디바이스의 다양한 방위를 망라하는 것을 의도하고 있다. 예컨대, 도면의 디바이스가 뒤집어지면, 다른 요소 또는 피처들의 "아래" 또는 "밑"에 있는 것으로 설명된 요소는, 다른 엘리먼트 또는 피처들의 "위"를 향해 있게 될 것이다. 따라서, 예시적인 용어 "아래"는 위와 아래의 두 배향을 모두 포함할 수 있다. 장치는 다르게 배향(90도 회전 또는 다른 방위로)될 수 있고, 이에 따라 여기서 이용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
본원은 반도체 기판 등과 같은 가공물을 리소그래피를 이용하여 패터닝하는 것에 관한 것이다. 본원의 기술은 포토리소그래피 및 직접 기록 리소그래피를 비롯한 다양한 리소그래피 기술에 동일하게 적용된다. 맥락상, 이러한 어느 하나의 리소그래피 기술을 구현하는 데 사용하기에 적합한 포토리소그래피 시스템을 도 1을 참조로 하여 설명한다. 이러한 점에 있어서, 도 1은 본원의 여러 양태에 따라 리소그래피 기술을 실시하도록 작동 가능한 포토리소그래피 시스템(100)의 블록도이다.
일반적으로 스캐너라고도 할 수도 있는 리소그래피 시스템(100)은, 특유의 방사선 소스 및 노광 모드를 이용하여 리소그래피 노광 프로세스를 실시하도록 작동 가능하다. 도시된 실시형태에서, 리소그래피 시스템(100)은 약 1 ㎚ 내지 약 100 ㎚ 범위의 파장을 갖는 EUV 방사선을 이용하여 가공물을 노광하도록 되어 있는 극자외선(EUV) 리소그래피 시스템이다. 몇몇 예시적인 실시형태에서, 리소그래피 시스템(100)은 약 13.5 ㎚를 중심으로 하는 파장을 갖는 EUV 방사선을 생성하는 방사선 소스(102)를 포함한다. 이러한 어느 하나의 실시형태에서, EUV 방사선 소스(102)는, 주석의 방울 등과 같은 매체를 레이저를 이용하여 가열하여 고온 플라즈마로 만듦으로써, EUV 방사선을 생성하는 레이저 생성 플라즈마(LPP)를 이용한다.
리소그래피 시스템(100)은 또한 방사선 소스(102)에 의해 생성된 방사선을 집광하고 조형하는 조명기(104)를 포함할 수 있다. 조명기(104)는 모놀리식 렌즈 및/또는 어레이 렌즈(예컨대, 존 플레이트)를 포함하는 굴절 광학 소자를 포함할 수 있고, 모놀리식 미러 및/또는 미러 어레이를 포함하는 반사 광학 소자를 포함할 수 있다. 도 1에 도시된 광학 소자의 수는 명료성을 위해 축소되어 있지만, 실제 실시형태에서는 조명기(104)는 수십 개 또는 심지어 수백 개의 렌즈 및/또는 미러를 포함할 수 있다. 광학 소자는 방사선 소스(102)에 의해 출사된 방사선을 마스크 스테이지(108)에 유지된 마스크(106) 쪽으로 투사하도록 배치 및 정렬되어 있다. 조명기(104)의 광학 소자는 또한 특정 조명 패턴을 마스크(106) 상에 생성하기 위해 방사선을 광 경로를 따라 조형할 수 있다.
마스크(106)는 (반사 마스크의 경우에는) 다수의 반사 영역 및 흡수 영역과 (투과 마스크의 경우에는) 다수의 투과 영역 및 흡수 영역을 포함한다. 방사선은, 마스크(106)를 통과하거나 또는 반사한 이후에, 투사 광학 상자(POB)라고도 하는, 투사 광학 모듈(110)을 통해 안내된다. 조명기(104)와 유사하게, 투사 광학 모듈(110)은 모놀리식 렌즈 및/또는 어레이 렌즈(예컨대, 존 플레이트)를 포함하는 굴절 광학 소자를 포함할 수 있고, 모놀리식 미러 및/또는 미러 어레이를 포함하는 반사 광학 소자를 포함할 수 있다. 투사 광학 모듈(110)의 광학 소자는, 마스크(106)를 투과한 또는 마스크(106)에서 반사된 방사선을, 기판 스테이지(114)에 유지되어 있는 예시된 반도체 기판 등과 같은 가공물(112) 또는 임의의 다른 적절한 가공물 쪽으로, 안내하고 투사하도록 배치 및 정렬되어 있다. 또한, 투사 광학 모듈(110)의 광학 소자는, 방사선을 가이드할 뿐만 아니라, 방사선을 광 경로를 따라 확장하거나, 축소하거나, 집광하거나, 및/또는 그 밖으로 방식으로 조형할 수 있다.
마스크(106)에 의해 반사 또는 투과된 방사선은 가공물(112)을 노광하는 데 사용된다. 투사 광학 모듈(110)에 의해 가공물(112) 상에 투사된 방사선은, 타겟의 감광성 성분을 변화시킨다. 일반적인 예에서, 가공물(112)은 감광성 레지스트층을 갖는 반도체 기판을 포함한다. 감광성 레지스트층에 있어서 방사선에 노광된 부분에는 화학적 전이가 일어나고, 그 결과 노광된 부분은 현상 프로세스에 대해 더 민감해지거나 덜 민감해진다. 예시적인 실시형태에서, 노광 이후에는, 감광성 레지스트층의 일부분을 제거하고 나머지 부분을 경화시키기 위해, 노광후 베이킹, 현상, 세척 및 건조가 감광성 레지스트층에 실시된다. 이후에 가공물(112)에 실시되는 처리 단계들은, 패터닝된 레지스트를 이용하여, 가공물(112)의 일부분을 선택적으로 처리할 수 있다.
이제, 리소그래피 시스템(100) 및/또는 임의의 그 밖의 적절한 직접 기록 혹은 포토리소그래피 시스템을 이용하여 실시 가능한 리소그래피 패터닝에 관한 기술을 도 2 내지 도 18을 참조로 하여 설명한다. 이하에 보다 상세히 설명되는 바와 같이, 에칭제에 대한 감도가 서로 다른 패터닝 재료를 이용하여, 라인 형성 및 라인 커팅 등과 같은 리소그래피 프로세스 사이에서의 얼라인먼트 요건을 완화시키는 기술이 가능하다. 도 2는 본원의 여러 양태에 따라 가공물(112)을 패터닝하는 패터닝 방법(200)의 흐름도이다. 부가적인 단계는 상기 방법(200) 이전에, 도중에, 그리고 이후에 제공될 수 있고, 기술된 단계 중의 일부는 상기 방법(200)의 다른 실시형태에서 대체되거나 삭제될 수 있는 것으로 이해된다. 도 3~도 10은 본원의 여러 양태에 따라 패터닝 방법이 행해지는 가공물(112)의 일부분의 단면도이다. 도 11a 및 도 11b는 본원의 여러 양태에 따라 패터닝 방법이 행해지는 가공물(112)의 일부분의 평면도이다. 도 12~도 17은 본원의 여러 양태에 따라 패터닝 방법이 행해지는 가공물(112)의 일부분의 또 다른 단면도이다. 설명의 명료성 및 용이성을 위해, 도면들 중의 일부 요소는 간략화되어 있다.
도 2의 블록 202와 도 3을 참조해 보면, 패터닝하기 위해 가공물(112)이 수용된다. 예시적인 가공물(112)은 기판(302)으로서, 다른 재료들이 그 위에 형성될 수 있는 것인 기판을 포함한다. 집적 회로(IC) 제조에 사용되는 한 가지 보편적인 타입의 기판(302)이 벌크 실리콘 기판이다. 추가적으로 또는 대안적으로, 기판(302)은 결정 구조의 게르마늄과 같은 다른 기본(단일 성분) 반도체; 실리콘 게르마늄, 탄화 규소, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬 등과 같은 화합물 반도체; 소다 석회 유리, 용융 실리카, 용융 석영, 및/또는 플루오르화 칼슘(CaF2) 등과 같은 비반도체 재료; 및/또는 이들의 조합물을 포함할 수 있다. 또한, 가능한 기판(302)은 SOI(silicon-on-insulator) 기판을 포함한다. SOI 기판은 SIMOX(산소의 주입에 의한 분리), 웨이퍼 본딩, 및/또는 다른 적절한 방법들을 사용하여 제조된다. 다른 실시예들에서, 기판(102)은 다층 반도체 구조를 포함할 수 있다.
기판(302)은 소스/드레인 영역 등과 같은 다양한 도핑 영역(예컨대, p형 웰 또는 n형 웰)을 포함할 수 있다. 설계 요건에 따라, 도핑 영역에는, 인 또는 비소 등과 같은 p형 도펀트, 및/또는 붕소 또는 BF2 등과 같은 n형 도펀트가 도핑될 수 있다. 도핑 영역은 기판에 직접 형성되거나, P-웰 구조로 형성되거나, N-웰 구조로 형성되거나, 이중-웰 구조로 형성되거나, 또는 융기 구조를 이용하여 형성될 수 있다. 도핑 영역은 도펀트 원자의 주입, 인시츄(in-situ) 도핑 에피택셜 성장, 및/또는 그 밖의 적절한 기술에 의해 형성될 수 있다. 일부 실시형태에서, 도핑 영역은 짧은 채널 효과(예컨대, 펀치-스루 효과)를 줄일 수 있는 할로/포켓 영역을 포함하며, 경사각 이온 주입 또는 그 밖의 적절한 기술에 의해 형성될 수 있다.
기판(302)은 또한 그 위에 형성되는 여러 재료층을 포함할 수 있다. 예시된 실시형태에서, 가공물(112)은 패터닝되는 재료층(304)과, 이 재료층(304) 상에 배치되는 희생층(306)을 포함한다. 기판(302)은 많은 재료층, 마스킹층, 희생층, 레지스트층, 및/또는 기판 위에 형성되는 그 밖의 층을 가질 수 있는 것으로 인지될 것이다. 이러한 층용으로 적절한 재료는 부분적으로는 에칭제 선택도에 의거하여 선택될 수 있다. 예를 들어, 패터닝되는 재료층(304)과 희생층(306)은, 각 층이 다른 층의 현저한 에칭을 수반하지 않는 대응 에칭제를 이용하여 제거될 수 있도록, 에칭제에 대한 감도가 서로 다르게 조직될 수 있다. 예를 들어, 두 재료는 소정의 에칭제에 대해 10:1의 감도비를 가져서, 제1 재료는 선택 깊이까지 에칭될 수 있는 반면에 제2 재료는 약 10% 정도만 제거될 수 있게 된다. 따라서, 여러 실시형태에서, 재료층(304)은 반도체 및/또는 유전체 재료, 예컨대 반도체 산화물, 반도체 질화물 및/또는 반도체 산질화물 등을 포함하는 반면에, 희생층(306)은 에칭제에 대한 감도가 다른 상이한 재료, 예컨대 다른 반도체, 반도체 산화물, 반도체 질화물, 반도체 산질화물 및/또는 다른 유전체를 포함한다. 이러한 어느 하나의 실시형태에서, 재료층(304)은 산화 규소를 포함하고, 희생층(306)은 비정질 실리콘을 포함하며, 이들 재료는 에칭제에 대한 감도가 서로 다르게 나타난다.
리소그래피-감응성 레지스트(예컨대, 포토레지스트)(308)가 희생층(306) 상에 형성될 수 있다. 임의의 적절한 레지스트(308) 재료 또는 조성이 사용될 수 있으며, 예시된 3층 포토레지스트(308)는 이러한 어느 하나의 실시예이다. 예시적인 3층 레지스트(308)는 하층(310), 중간층(312) 및 상층(314)을 포함하고, 이들 층 각각은 서로 다른 혹은 적어도 독자적인 재료를 갖는다. 예를 들어, 하층(310)은 CxHyOz 재료를 포함할 수 있고, 중간층(312)은 SiCxHyOz 폴리머 재료를 포함할 수 있으며, 상층(314)은 감광성 성분을 갖는 CxHyOz 재료를 포함할 수 있고, 감광성 성분으로 인해 상층(314)은 방사선에 노광될 때 특성 변화가 일어난다. 이러한 특성 변화는 레지스트(308) 중에서 (포지티브형 레지스트의 경우에는) 노광된 부분 또는 (네거티브형 레지스트의 경우에는) 노광되지 않은 부분을 선택적으로 제거하는 데 사용될 수 있다. 다른 실시형태에서, 3층 포토레지스트의 하나 이상의 층이 생략될 수 있고, 추가적인 층이 3층 포토레지스트의 일부분으로서 제공될 수 있는 것으로 이해된다.
도 2의 블록 204와 도 4를 참조해 보면, 레지스트층(308)은 패터닝되고, 예시된 실시형태에서는 레지스트(308)의 상층(314)이 먼저 패터닝된다. 포토리소그래피 및/또는 직접 기록 리소그래피를 비롯한 임의의 적절한 리소그래피 기술을 이용하여 패터닝이 실시될 수 있다. 예시적인 포토리소그래피 패터닝 프로세스는, 레지스트층(308)의 소프트 베이킹, 마스크 정렬, 노광, 노광후 베이킹, 레지스트층(308)의 현상, 세척 및 건조(예컨대, 하드 베이킹)를 포함한다. 예시적인 직접 기록 패터닝 프로세스는, 레지스트층(308)의 여러 영역에서 받는 노광량을 변경하기 위해 에너지원의 강도를 변경하면서 e-빔 또는 다른 에너지원으로 레지스트층(308)의 표면을 스캐닝하는 것을 포함한다. 이하의 설명에서 분명히 드러나는 바와 같이, 재료층(3040에 형성되는 최종 패턴은 상기한 제1 패턴에 기초한 것이지만, 패터닝 방법(200)이 완료되기 전에 다른 중간 패터닝 단계들에서 패턴이 바뀐다. 도 4의 실시형태에서는, 본 발명의 기술이 갖는 융통성에 의해 피처를 다양한 간격으로 형성 가능하다고 하는 것을 실증하기 위해, 패턴의 형상이 제1 피치와 폭(예컨대, 최소 피치와 폭)을 갖는 제1 영역(402)과, 패턴의 형상이 제2 피치와 폭(경계가 점선으로 나타내어짐)을 갖는 제2 영역(404)이 예시되어 있다.
도 2의 블록 206과 도 5를 참조해 보면, 희생층에 맨드럴을 형성하도록, 패턴이 레지스트층(308)으로부터 희생층(306)으로 전사된다. 맨드럴은, 재료층(304)을 직접적으로 패터닝하는 데 사용되는 것이 아니라 이후에 형성되는 스페이서를 정렬하는 데 사용될 수 있는 피처 형상의 것이다. 패턴을 희생층(306)에 전사하는 것은, 레지스트층(308)에 형성된 개구를 내리 확장시키는 하나 이상의 에칭 프로세스를 포함할 수 있다. 이러한 방식에서, 레지스트층(308)[및/또는 그 상층(314)]은 에칭 프로세스(들)용의 마스크이다. 상기한 전사는 습식 에칭, 건식 에칭, 반응성 이온 에칭, 애싱, 및/또는 그 밖의 적절한 기술을 비롯한 임의의 적절한 에칭 프로세스를 포함할 수 있다. 에칭 프로세스 및/또는 에칭제는, 재료층(304)의 현저한 에칭을 수반하지 않으면서 희생층(306)을 에칭하도록 선택될 수 있다. 임의의 잔류 레지스트(308)는 희생층(306)의 패터닝 이후에 박리될 수 있다.
도 2의 블록 208과 도 6a 및 도 6b를 참조해 보면, 희생층(306)의 맨드럴의 측벽에 제1 스페이서(602)가 형성된다. 제1 스페이서(602) 구조는, 어느 정도 그 형상으로 인해, 핀(fin)이라 칭해질 수 있다. 제1 스페이서(602)의 재료는, 임의의 적절한 반도체, 반도체 산화물, 반도체 질화물, 반도체 산질화물, 다른 유전체, 및/또는 다른 적절한 재료를 포함할 수 있고, 에칭제에 대한 감도가 재료층(304)과 희생층(306)과는 다르도록 선택될 수 있다. 예를 들어, 산화 규소 재료층(304)과 비정질 실리콘 희생층(306)을 갖는 실시형태에서, 제1 스페이서(602) 핀은 질화 규소를 포함한다.
스페이서 재료를 가공물(112)의 수평면에 실질적으로 남겨두지 않으면서, 희생층(306)의 측벽에 제1 스페이서(602) 핀을 형성하는 한 가지 기술로는, 도 6a 및 도 6b에 도시된 증착 및 에칭 프로세스가 있다. 도 6a를 먼저 참조해 보면, 원자층 증착(ALD), 화학적 기상 증착(CVD), 플라즈마 강화 CVD(PECVD) 및/또는 그 밖의 적절한 증착 기술을 비롯한 임의의 적절한 프로세스에 의해, 희생층(306)과 재료층(304) 상에 제1 스페이서(602)의 재료가 증착된다. 도 6a에 도시된 바와 같이 수평면 상에 재료를 증착함에도 불구하고, 등각 증착 기술이 사용될 수 있다. 이러한 부착 물질을 제거하기 위해, 건식 또는 플라즈마 에칭 등과 같은 비등방성 에칭이 실시되어, 제1 스페이서(602) 중에서 도 6b에 도시된 바와 같은 희생층(306) 및 재료층(304)의 수평면 상에 증착되어 있는 부분을 에치백하고 제거할 수 있다. 이렇게 하여, 제1 스페이서(602) 중에서 희생층(306) 맨드럴의 수직면 상에 증착된 부분들만이 남는다. 여러 실시예에서는, 제1 스페이서(602) 핀의 가로 두께(도면부호 604로 표시됨)를 제어하기 위해, 증착 두께와 에칭 기술이 조율된다. 이러한 제1 스페이서(602) 핀의 두께는 재료층(304)에 형성되는 피처의 두께와 연관성이 있고, 많은 실시형태에서, 리소그래피 단독으로 달성 가능한 피처 두께의 제어보다는 더 정확하게 피처의 두께의 제어가 이루어지도록, 증착 및 에칭이 조작될 수 있다.
도 2의 블록 210과 도 7을 참조해 보면, 희생층(306)의 맨드럴이 선택적으로 제거되고, 재료층(304) 상에 배치된 제1 스페이서(602) 핀은 남겨질 수 있다. 맨드럴을 선택적으로 제거하는 데, 습식 에칭, 건식 에칭, 반응성 이온 에칭, 애싱, 및/또는 그 밖의 적절한 기술을 비롯한 임의의 적절할 에칭 기술이 사용될 수 있고, 에칭 기술과 에칭제의 화학적 성질은, 제1 스페이서(602) 또는 재료층(304)의 현저한 에칭을 수반하지 않으면서 맨드럴을 에칭하도록 희생층(306)의 에칭 선택성을 이용할 수 있다.
도 2의 블록 212와 도 8을 참조해 보면, 제1 스페이서(602)의 핀의 측벽에 제2 스페이서(802) 재료가 형성되어, 제2 스페이서(802) 핀의 세트를 형성한다. 제2 스페이서(802) 재료는 임의의 적절한 반도체, 반도체 산화물, 반도체 질화물, 반도체 산질화물, 및/또는 다른 적절한 재료를 포함할 수 있고, 제1 스페이서(602) 및 재료층(304)과는 다른 에칭제 선택도를 갖도록 선택될 수 있다. 예시적인 실시형태에서, 제2 스페이서(802)는 원하는 에칭제 선택도를 제공하도록 비정질 실리콘을 포함한다. 제1 스페이서(602)와 유사하게, 제2 스페이서(802)의 재료는 증착 및 에치백 프로세스에 의해 형성될 수 있다. 이러한 점에서, 제2 스페이서(802)는 ALD, CVD, PECVD 및/또는 그 밖의 적절한 증착 기술을 비롯한 임의의 적절한 프로세스에 의해, 가공물(112) 상에 등각 증착될 수 있고, 이후에 비등방성 건식 또는 플라즈마 에칭 기술 등과 같은 비등방성 에칭을 이용하여 에칭될 수 있다. 여러 실시예에서, 제2 스페이서(802) 핀의 가로 두께를 제어하기 위해, 증착 두께와 에칭 기술이 조율되는 데, 이는 상기 가로 두께가 최종적으로 재료층(304)에 형성되는 피처들의 두께뿐만 아니라 이들 피처간의 간격과도 연관성이 있기 때문이다.
도 2의 블록 214와 도 9를 참조해 보면, 제1 스페이서(602)와 제2 스페이서(802)에 의해 획정된 리세스 내에 제3 스페이서(902)가 형성된다. 제3 스페이서(902)는 임의의 적절한 반도체, 반도체 산화물, 반도체 질화물, 반도체 산질화물, 및/또는 그 밖의 적절한 재료를 포함할 수 있고, 에칭제에 대한 감도가 제1 스페이서(602), 제2 스페이서(802) 및 재료층(304)과는 다르도록 선택될 수 있다. 예를 들어, 제3 스페이서(902)는 애싱으로 제거 가능한 유전체(ARD)를 포함할 수 있다. (예를 들어, 제3 스페이서 핀들이 최소 피치로 형성되도록 되어 있는) 일부 실시형태에서는, 에치백 프로세스를 수반하지 않는 증착 프로세스가 제3 스페이서(902) 핀을 형성하기에 충분할 수 있다. (예를 들어, 핀들이 불규칙한 피치로 형성되도록 되어 있는)(도면부호 904 참조) 일부 실시형태에서는, 수평면에는 실질적으로 증착되어 있지 않으면서 가공물(112)의 수직 측벽에 제3 스페이서(902)가 형성되도록, 증착 이후에 에치백 프로세스가 이어진다. 실질적으로 제1 스페이서(602)와 제2 스페이서(802)에 관한 문맥에 기술된 바와 같이, 증착과 임의의 에치백 프로세스가 수행될 수 있다. 제3 스페이서(902)의 증착에 뒤이어, 제1, 제2 및 제3 스페이서에 의해 획정되는 가공물(112)의 상면을 평탄하게 하기 위해, 화학적-기계적 연마/평탄화(CMP) 프로세스가 수행될 수 있다.
도 2의 블록 216과 도 10을 참조해 보면, 제1 스페이서(602) 핀과 제3 스페이서(902) 핀을 남겨 두면서, 제2 스페이서(802)가 선택적으로 제거되어, 재료층(304)의 일부분이 노출된다. 제2 스페이서(802)를 선택적으로 제거하는 데, 습식 에칭, 건식 에칭, 반응성 이온 에칭, 애싱, 및/또는 그 밖의 적절한 기술을 비롯한 임의의 적절할 에칭 기술이 사용될 수 있고, 에칭 기술과 에칭제의 화학적 성질은, 주변 구조의 현저한 에칭을 수반하지 않으면서 재료를 제거하도록 제2 스페이서(802)의 에칭 선택성을 이용할 수 있다. 도 11a 및 도 11b에서 확인 가능한 바와 같이, 제1 스페이서(602) 및 제3 스페이서(902)의 잔존 핀은 종축(1102)을 따라 평행한 라인으로 연장되어 있다.
후속 단계들에서는, 제1 스페이서(602) 핀과 제3 스페이서(902) 중에서 선택된 부분들이, 핀 커팅 또는 라인 커팅 절차라고도 지칭될 수 있는 방식으로 제거된다. 핀 커팅은 해당 피처들이 재료층(304)에 형성되는 것을 방지한다. 다수의 실시형태에서는, 제1 스페이서(602) 및/또는 제3 스페이서(902)가 제거되도록 되어 있는 커팅 영역을 획정하는 데 리소그래픽 패터닝이 이용된다. 예시적인 커팅 영역이 도 11a에 바운딩 박스(1104)로 도시되어 있다. 커팅 영역을 획정하는 데 리소그래피 기술을 이용하는 경우에는, 다수의 다중 패터닝 용례와 마찬가지로, 얼라인먼트에서 일어나는 작은 오류라도, 가공물(112)을 사용할 수 없게 만들 수 있다. 그러나, 가변적인 스페이서 재료를 사용하고 각 재료마다 별개의 커팅 프로세스를 이용하는 것을 통해, 얼라인먼트 요건이 완화될 수 있는 것으로 밝혀졌다. 예를 들어, [단 하나의 핀 재료가 사용되거나 혹은 예시적인 커팅 영역(1104)이 제1 스페이서(602) 핀과 제3 스페이서(902) 핀 모두를 커팅하는 데 사용되는 경우처럼] 타겟으로 삼은 모든 핀을 제거하는 데 단일 핀 커팅이 사용된다면, 커팅 영역(1104)의 종방향 에지가 도 11a에 도시된 바와 같이 스페이서 사이에 정렬되어야만 한다. 오류의 범위는 기껏해야 종방향에 직각을 이루는 방향으로 측정되는 핀 사이의 간격이다. 또한, 만곡부(예컨대, 도면부호 1106으로 표시된 만곡부)는 의도하지 않은 핀의 라운딩을 방지하도록 주의 깊게 제어되어야만 한다.
이에 반해, 다중 핀 커팅 절차가 사용된다면, 서로 다른 핀 재료마다 각각 타겟팅이 이루어짐으로써, 얼라인먼트 요건이 크게 완화될 수 있다. 예를 들어, 도 11b는 동일한 효과를 얻기 위해 2개의 커팅 영역을 이용하는 기술을 보여준다. 구체적으로, 커팅 영역(1108)은 제1 스페이서(602) 핀만을 제거하는 데 사용되고, 커팅 영역(1110)은 제3 스페이서(902) 핀만을 제거하는 데 사용된다. 도 11b에서는, 명료성을 위해 커팅 영역(1110)이 종방향으로 오프셋되어 있다. 확인 가능한 바와 같이, 커팅 영역(1108)의 경우에는 제1 스페이서(602) 핀이며 커팅 영역(1110)의 경우에는 제3 스페이서(902) 핀인, 커팅 대상이 되는 피처들 사이의 어디에서나, 커팅 영역의 종방향 에지가 정렬될 수 있다. 따라서, 오류의 범위는 동일한 재료 타입의 인접 핀들 사이의 간격이다. 핀의 라운딩이 없으면서, 커팅 영역의 만곡부를 위한 여지도 또한 더 크게 존재한다. 이와 같이 완화된 얼라인먼트 요건은, 수율을 향상시키는 것, CD를 더 축소시키는 것, 및/또는 재료층(304)에 완전히 새로운 패턴을 만드는 것에 영향을 줄 수 있다.
블록 218~214를 참조해 보면, 각각 특정 스페이서 재료를 에칭하는, 2개의 개별 커팅 절차가 행해진다. 본원의 개념이 임의의 수의 개별 재료-특정 핀 커팅 절차에 적용되며, 임의의 스페이서 재료가 임의의 순서로 에칭될 수 있는 것으로 이해된다. 이러한 어느 하나의 실시형태에서는, 블록 218~220에 나타내어진 바와 같이 제3 스페이서(902) 핀에 제1 핀 커팅 절차가 행해진다. 블록 218과 도 12를 참조해 보면, 3층 포토레지스트와 같은 레지스트(1202)가 가공물(112) 상에 형성되고, 제3 스페이서(902) 핀 중에서 제거될 부분을 노출시키도록 도 13에 도시된 바와 같이 패터닝된다. 포토리소그래피 및/또는 직접 기록 리소그래피를 비롯한 임의의 적절한 리소그래피 기술을 이용하여 패터닝이 실시될 수 있다. 패터닝된 레지스트(1202)는 또한 제1 스페이서(602) 핀의 일부분을 노출시킬 수 있다. 그러나, 후속 에칭은 제3 스페이서(902) 재료를 선택적으로 제거하기 때문에, 제1 스페이서(602) 중에서 노출된 부분은 실질적으로 에칭되지 않은 채 남을 수 있다.
도 2의 블록 220과 도 14를 참조해 보면, 제3 스페이서(902) 핀 중에서 노출된 부분은 에칭 프로세스 또는 다른 적절한 기술에 의해 제거될 수 있다. 예를 들어, 제3 스페이서(902)는 습식 에칭, 건식 에칭, 반응성 이온 에칭, 애싱, 및/또는 그 밖의 적절한 기술에 의해 제거될 수 있다. 에칭 프로세스 및/또는 에칭 케미스트리는, 제1 스페이서(602) 또는 하지 재료층(304)의 현저한 에칭을 수반하지 않으면서 제3 스페이서(902)를 에칭하도록 선택될 수 있다. 상기한 에칭 이후에, 레지스트(1202)의 임의의 잔존 부분을 제거할 수 있다.
블록 222~224에 나타내어진 바와 같이, 이후에 제1 스페이서(602) 핀에 커팅 절차가 행해진다. 제1 스페이서(602)와 제3 스페이서(902)는 임의의 순서로 커팅될 수 있음을 다시 언급한다. 도 2의 블록 222와 도 15를 참조해 보면, 3층 포토레지스트와 같은 다른 레지스트(1502)가 가공물(112) 상에 형성될 수 있고, 제1 스페이서(602) 중에서 제거될 부분을 노출시키도록 패터닝될 수 있다. 포토리소그래피 및/또는 직접 기록 리소그래피를 비롯한 임의의 적절한 리소그래피 기술을 이용하여 패터닝이 실시될 수 있다. 레지스트(1502)의 패턴은 또한 제3 스페이서(902) 및/또는 재료층(304)의 일부분을 노출시킬 수 있다. 그러나, 후속 에칭은 제1 스페이서(602) 재료를 선택적으로 제거하기 때문에, 주변 구조는 실질적으로 에칭되지 않은 채 남을 수 있다.
도 2의 블록 224와 도 16을 참조해 보면, 제1 스페이서(602) 핀 중에서 노출된 부분은 에칭 프로세스 또는 다른 적절한 기술에 의해 제거될 수 있다. 예를 들어, 상기한 제거 방법은 습식 에칭, 건식 에칭, 반응성 이온 에칭, 애싱, 및/또는 그 밖의 적절한 기술을 포함할 수 있다. 에칭 프로세스 및/또는 에칭제는, 제3 스페이서(902) 또는 하지 재료층(304)의 현저한 에칭을 수반하지 않으면서 제1 스페이서(602)를 에칭하도록 선택될 수 있다. 상기한 에칭 이후에, 레지스트(1502)의 임의의 잔존 부분을 제거할 수 있다.
도 2의 블록 226과 도 17을 참조해 보면, 제1 스페이서(602) 및/또는 제3 스페이서(902)의 잔존 부분을 하드 마스크로서 사용하여, 재료층(304)을 패터닝한다. 재료층을 패터닝하는 것은, 습식 에칭, 건식 에칭, 반응성 이온 에칭, 애싱 등과 같은 임의의 적절한 에칭 기술 및/또는 그 밖의 적절한 기술을 포함할 수 있다. 이러한 식으로, 재료층(304) 상에 최종 패턴이 형성된다. 그 후에, 제1 스페이서(602) 및/또는 제3 스페이서(902)의 임의의 잔존 부분이 제거될 수 있다. 앞서 설명한 바와 같이, 에칭제에 대한 감도가 서로 다른 여러 재료를 사용함으로써, 상기한 개선된 패터닝이 얼라인먼트 요건을 완화할 수 있고, 커팅 영역에 있는 만곡부에서의 피처의 라운딩을 줄일 수 있으며, 최종 패턴을 보다 명확히 할 수 있다. 물론, 이러한 이점들은 단지 예시적인 것이고, 어떠한 특정 실시형태에서도 이점은 필수적인 것은 아니다.
재료층(304)을 패터닝한 후, 가공물(112)은 블록 228의 추가적인 제조 프로세스에 제공될 수 있다. 패터닝된 재료층(304)은 임의의 에칭 프로세스, 증착 프로세스, 주입 프로세스, 에피택시 프로세스, 및/또는 임의의 다른 제조 프로세스와 함께 이용될 수 있다. 여러 실시예에서, 패터닝된 재료층(304)은, 핀을 노광시키도록 에칭하는 것에 의해, 또는 핀 재료를 에피택셜 성장시키는 것에 의해, 및/또는 그 밖의 적절한 도포에 의해, 게이트 스택의 제조, 상호접속 구조의 제조, 비평면 디바이스의 형성에 사용된다.
상기한 실시예들에서, 제2 스페이서(802)와 제3 스페이서(902)는 별개의 증착 프로세스를 이용하여 형성된다. 이에 반하여, 일부 실시형태에서는, 경화 프로세스의 일부로서 적절한 제2 스페이서(802) 재료와 제3 스페이서(902) 재료로 분리하는 유도 자기-조립(DSA) 재료가 사용된다. 보다 상세히 설명하자면, DSA 재료는 일부 코폴리머 재료가 규칙적인 반복 패턴으로, 예컨대 구형으로, 원통형으로, 라멜라형으로(층상으로), 및/또는 이중 연속 자이로이드 형태 등으로 정렬되는 경향, 즉 미세상 분리라고 불리우는 경향을 이용한다. 미세상 분리된 코폴리머의 모폴로지는, 사용 폴리머, 구성 폴리머의 상대적인 양, 온도를 비롯한 프로세스 변수, 및 그 밖의 인자에 좌우될 수 있다. DSA 재료의 성분 및 비와 더불어 경화 프로세스를 제어함으로써, 분화(分化)되지 않은 DSA층이 적용될 수 있고, 이 DSA층은 특정 피치로 배치되는 개별적으로 에칭 가능한 제2 스페이서(802) 핀과 제3 스페이서(902) 핀으로 나뉘어질 것이다.
DSA 재료를 이용한 제조 기술을 도 18~도 21을 참조로 하여 설명한다. 도 18는 본원의 여러 양태에 따라 유도 자기-조립 재료를 이용하여 가공물(112)을 패터닝하는 제2 패터닝 방법(1800)의 흐름도이다. 부가적인 단계는 상기 방법(1800) 이전에, 도중에, 그리고 이후에 제공될 수 있고, 기술된 단계 중의 일부는 상기 방법(1800)의 다른 실시형태에서 대체되거나 삭제될 수 있는 것으로 이해된다. 도 19~도 21은 본원의 여러 양태에 따라 제2 패터닝 방법이 행해지는 가공물(112)의 일부분의 단면도이다. 설명의 명료성 및 용이성을 위해, 도면들 중의 일부 요소는 간략화되어 있다.
도 18의 블록 1802와 도 19를 참조해 보면, 도 2~도 7을 참조로 하여 설명한 것들과 각각 실질적으로 유사한 것일 수 있는, 기판(302), 패터닝할 재료층(304) 및 제1 스페이서(602) 핀의 세트를 포함하는 가공물(112)이 수용된다. 이러한 점에 있어서, 제1 스페이서(602) 핀은 실질적으로 도 2의 블록 202~210에서 설명한 바와 같이 형성될 수 있다. 도 18의 블록 1804와 도 20을 참조해 보면, 유도 자기-조립(DSA) 재료(2002)가 가공물(112) 상에 그리고 제1 스페이서(602) 핀들 사이에 증착된다. 앞서 설명한 바와 같이, DSA 재료(2002)는, 경화 프로세스가 행해질 때, 균일 조성의 영역으로 모이게 되는 코폴리머 또는 그 밖의 화합물을 포함한다. 일부 실시형태에서는, 상기한 균일 조성의 영역들이 선택적으로 에칭 가능하도록 그리고 상기한 영역들이 원하는 크기 및 형상을 갖도록, DSA 재료(2002)가 선택된다. 특히, DSA 재료(2002) 성분의 분자량을 조정함으로써, 결과물인 영역들의 가로 폭이 제어될 수 있고, 디자이너에게 핀의 폭과 피처의 치수를 정밀 제어하는 메카니즘을 제공한다. 여러 적절한 DSA 재료는, 폴리스티렌-블록-폴리디메틸실록산 블록 코폴리머(PS-b-PDMS), 폴리스티렌-블록-폴리메틸메타크릴레이트(PS-b-PMMA), 폴리에틸렌옥사이드-블록-폴리이소프렌(PEO-b-PI), 폴리에틸렌옥사이드-블록-폴리부타디엔(PEO-b-PBD), 폴리에틸렌옥사이드-블록-폴리스티렌(PEO-b-PS), 폴리에틸렌옥사이드-블록-폴리메틸메타크릴레이트(PEO-b-PMMA), 폴리에틸렌옥사이드-블록-폴리에틸에틸렌(PEO-b-PEE), 폴리스티렌-블록-폴리비닐피리딘(PS-b-PVP), 폴리스티렌-블록-폴리이소프렌(PS-b-PI), 폴리스티렌-블록-폴리부타디엔(PS-b-PBD), 폴리스티렌-블록-폴리페로세닐디메틸실란(PS-b-PFS), 폴리부타디엔-블록-폴리비닐피리딘(PBD-b-PVP) 및 폴리이소프렌-블록-폴리메틸메타크릴레이트(PI-b-PMMA) 중의 하나 이상을 포함한다. DSA 재료(들)는 임의의 적절한 방법에 의해 증착될 수 있는데, 이러한 방법들 중의 일부로는 스핀-온 코팅, 용사, 침지 코팅 및 다른 적절한 방법 등이 있다.
도 18의 블록 1806과 도 21을 참조해 보면, DSA 재료(2002)에 경화 프로세스가 행해진다. 이 경화 프로세스를 통해, DSA 재료(2002)의 성분들이 제2 스페이서(2102) 핀과 제3 스페이서(2104) 핀으로 자기-조립하게 된다. 특정 경화 프로세스는 DSA 재료에 맞춰질 수 있고, 다수의 실시예에서 가공물(112)을 가열하는 것과 DSA 재료(2002)를 자외선에 노광하는 것을 포함한다. 제2 스페이서(2102) 핀과 제3 스페이서(2104) 핀의 가로 두께(도면부호 2106으로 표시됨)를 제어하기 위해, 가열의 기간과 가열 프로세스 동안의 온도 프로파일을 다른 파라미터들과 함께 조정할 수 있다. 도 2~도 17의 제2 스페이서(802) 핀과 제3 스페이서(902) 핀과 유사하게, 제2 스페이서(2102) 핀과 제3 스페이서(2104) 핀은 에칭 감도가 서로 다르며 제1 스페이서(602) 재료 및 재료층(304)과도 다를 수 있다.
도 18의 블록 1808을 참조해 보면, 경화 프로세스 이후에, 제1 스페이서(602) 핀과 제3 스페이서(2104) 핀을 이용하여 재료층(304)을 패터닝하는 데 가공물(112)이 제공될 수 있다. 이러한 패터닝은, 실질적으로 도 2의 블록 216~224와 도 10~도 16에서 설명한 바와 같이 하나 이상의 재료-선택적 핀 커팅 절차와 제2 스페이서(2102) 핀의 제거를 포함할 수 있다. 잔존 제1 스페이서(602) 핀과 제3 스페이서(2104) 핀의 패턴은, 실질적으로 도 2의 블록 226과 도 17에서 설명한 바와 같이 재료층(304)에 전사될 수 있다. 이후에, 실질적으로 도 2의 블록 228에서 설명한 바와 같이, 핀을 노광시키도록 에칭하는 것에 의해, 또는 핀 재료를 에피택셜 성장시키는 것에 의해, 및/또는 그 밖의 적절한 도포에 의해, 게이트 스택을 제조하는 데, 상호접속 구조를 제조하는 데, 비평면 디바이스를 형성하는 데 사용하도록, 가공물(112)이 제공될 수 있다.
상기한 실시예들에서, 제1 스페이서 핀과 제3 스페이서 핀은 재료층 중에서 보존할 영역 상에 형성된다. 제1 스페이서 핀과 제3 스페이서 핀이 재료층 중에서 에칭할 영역 상에 형성되는 상기한 기술의 변형을 도 22~도 30을 참조로 하여 설명한다. 도 22는 본원의 여러 양태에 따라 가공물(112)을 패터닝하는 제3 패터닝 방법(2200)의 흐름도이다. 부가적인 단계는 상기 방법(2200) 이전에, 도중에, 그리고 이후에 제공될 수 있고, 기술된 단계 중의 일부는 상기 방법(2200)의 다른 실시형태에서 대체되거나 삭제될 수 있는 것으로 이해된다. 도 23~도 30은 본원의 여러 양태에 따라 제3 패터닝 방법이 행해지는 가공물(112)의 일부분의 단면도이다. 설명의 명료성 및 용이성을 위해, 도면들 중의 일부 요소는 간략화되어 있다.
도 22의 블록 2202와 도 23을 참조해 보면, 기판(302), 패터닝할 재료층(304), 제1 스페이서(602) 재료 핀의 세트, 제2 스페이서(802) 재료 핀의 세트 및 제3 스페이서(902) 재료 핀의 세트를 포함하는 가공물(112)이 수용된다. 각 요소는 실질적으로 도 2~도 21을 참조로 하여 앞서 설명한 것과 유사할 수 있고, 임의의 전술한 기술 또는 임의의 다른 적절한 기술(예컨대, 도 2의 블록 202~214, 도 18의 블록 1802~1806 등)에 의해 형성될 수 있다. 예를 들어, 제2 스페이서(802) 핀과 제3 스페이서(902) 핀은 도 2의 블록 212~214의 증착 및 에치백 기술에 의해 및/또는 도 18의 블록 1804~1806에 기술된 바와 같은 DSA 재료의 증착 및 경화에 의해 형성될 수 있다.
일단 가공물(112)이 수용되면, 제1 스페이서(602) 재료 또는 제3 스페이서(902) 재료를 선택적으로 타겟팅하는 개별 핀 커팅 절차가 행해진다. 본원의 개념이 임의의 수의 개별 재료-특정 핀 커팅 절차에 적용되며, 임의의 스페이서 재료가 임의의 순서로 에칭될 수 있는 것으로 이해된다. 이러한 어느 하나의 실시형태에서는, 블록 2204~2206에 나타내어진 바와 같이 제3 스페이서(902) 핀에 제1 핀 커팅 절차가 행해진다. 먼저 도 22의 블록 2204와 도 24를 참조해 보면, 3층 포토레지스트와 같은 레지스트(2402)가 가공물(112) 상에 형성되고, 제3 스페이서(902) 핀 중에서 재료층(304)의 에칭할 영역을 획정하는 부분을 노출시키도록 패터닝된다. 이는, 패턴을 재료층(304)에 전사하는 일 없이, 레지스트가 제3 스페이서(902) 중에서 제거할 부분을 노출시키는 실시예들과 대조된다. 또한 몇몇 이전 실시예들과 달리, 제2 스페이서(802) 핀이 도 24에 예시된 바와 같이 핀 커팅 절차 동안에 가공물(112) 상에 존재할 수 있다. 레지스트(2402)의 패턴은 또한 제1 스페이서(602) 핀의 일부분을 노출시킬 수 있다. 그러나, 후속 에칭은 제3 스페이서(902) 재료와 재료층(304)를 선택적으로 제거하기 때문에, 제1 스페이서(602) 중에서 노출된 부분은 실질적으로 에칭되지 않은 채 남을 수 있다.
이러한 점에서, 도 22의 블록 2206과 도 25를 참조해 보면, 제3 스페이서(902) 핀 중에서 노출된 부분은, 재료층(304)의 일부분을 노출시키도록 제거될 수 있고, 이후에 재료층(304) 중에서 노출된 부분은 에칭될 수 있다. 이러한 에칭은 개별 에칭 단계들에 의해 또는 복합 에칭 프로세스에서 행해질 수 있으며, 따라서 블록 2206에서 임의의 적절한 습식 에칭, 건식 에칭, 반응성 이온 에칭, 애싱, 및/또는 그 밖의 적절한 기술(들)이 가공물에 행해질 수 있다. 에칭 프로세스(들) 및/또는 에칭 케미스트리는, 제1 스페이서(602) 또는 제2 스페이서(802)의 현저한 에칭을 수반하지 않으면서 제3 스페이서(902) 및 재료층(304)을 에칭하도록 선택될 수 있다. 블록 2206의 에칭 이후에, 레지스트(2402)의 임의의 잔존 부분을 제거할 수 있다.
이후에 제1 스페이서(602) 핀에 제2 핀 커팅 절차가 행해질 수 있다. 제1 스페이서(602)와 제3 스페이서(902)는 임의의 순서로 커팅될 수 있음을 다시 언급한다. 블록 2208과 도 26을 참조해 보면, 3층 포토레지스트와 같은 다른 레지스트(2602)가 가공물(112) 상에 형성될 수 있다. 레지스트(2602)는 재료층(304) 내에 증착될 수 있고, 블록 2206에서 형성된 리세스에 충전될 수 있다. 레지스트(2602)는 제1 스페이서(602) 중에서 재료층(304)에 전사할 부분을 노출시키도록 패터닝될 수 있다. 포토리소그래피 및/또는 직접 기록 리소그래피를 비롯한 임의의 적절한 리소그래피 기술을 이용하여 패터닝이 실시될 수 있다. 레지스트(2602)의 패턴은 또한 제2 스페이서(802) 및/또는 제3 스페이서(902)의 일부분을 노출시킬 수 있다. 그러나, 후속 에칭은 제1 스페이서(602) 재료를 선택적으로 타겟팅하기 때문에, 주변 구조는 실질적으로 에칭되지 않은 채 남을 수 있다.
도 22의 블록 2210과 도 27을 참조해 보면, 제1 스페이서(602) 핀 중에서 노출된 부분은, 재료층(304)의 일부분을 노출시키도록 제거될 수 있고, 이 재료층(304) 중에서 노출된 부분은 에칭 프로세스 또는 그 밖의 적절한 기술에 의해 제거될 수 있다. 이러한 제거는 개별 에칭 단계들에 의해 또는 복합 에칭 프로세스에서 행해질 수 있으며, 따라서 블록 2210에서 임의의 적절한 습식 에칭, 건식 에칭, 반응성 이온 에칭, 애싱, 및/또는 그 밖의 적절한 기술(들)이 가공물에 행해질 수 있다. 에칭 프로세스(들) 및/또는 에칭 케미스트리는, 제2 스페이서(802) 또는 제3 스페이서(902)의 현저한 에칭을 수반하지 않으면서 제1 스페이서(602) 및 재료층(304)을 에칭하도록 선택될 수 있다. 블록 2210의 에칭 이후에, 레지스트(2602)의 임의의 잔존 부분을 제거할 수 있다.
도 22의 블록 2212와 도 28을 참조해 보면, 블록 2204~2210에서 재료층(304)에 형성된 리세스 내에 하나 이상의 충전재(2802)가 증착될 수 있다. 임의의 적절한 충전재(2802)가 리세스 내에 증착될 수 있고, 여러 예시적인 실시형태들이 제시되어 있지만, 본 발명개스의 기술은 임의의 제조 프로세스의 일부로서 임의의 충전재(2802)와 함께 이용될 수 있는 것으로 이해된다. 재료층(304)이 상호접속 구조를 형성하는 데 사용되는 층간 유전체인 실시예에서, 충전재(2802)는 Ti, TiN, W, Al, 그 밖의 금속 도전체, 및/또는 비금속 도전체 등과 같은 도전체를 포함한다. 재료층(304)이 게이트 구조를 획정하는 데 사용되는 실시예에서, 충전재(2802)는 계면 유전체, 하이-k 게이트 유전체, 게이트 전극 재료, 및/또는 하나 이상의 캡핑 재료를 포함한다. 재료층(304)이 비평면 디바이스용 핀을 형성하는 데 사용되는 실시예에서, 충전재(2802)는 에피택셜 성장된 반도체를 포함한다. 이들 실시예 및 그 밖의 실시예에서, 충전재(2802)는 스핀-온 증착, 스퍼터링, ALD, CVD, 물리적 기상 증착(PVD), 및/또는 그 밖의 적절한 프로세스를 비롯한 임의의 적절한 프로세스에 의해 형성될 수 있다.
도 22의 블록 2214와 도 29를 참조해 보면, 잔존 제1 스페이서(602) 핀, 제2 스페이서(802) 핀, 및 제3 스페이서(902) 핀이 제거된다. 이는 블록 2212에서의 충전재(2802) 증착 이전 또는 이후에 행해질 수 있다. 각 순서는 서로 다른 이익 및 트레이드오프를 갖는다. 예를 들어, 스페이서 핀이 존재하는 경우, 충전할 리세스가 더 깊다. 종횡비가 클수록 스페이스 핀에 증착하기가 더 어려워지는 데, 이는 리세스의 바닥에서의 반응 물질의 순환이 줄어들 수 있기 때문이다. 그러나, 증착 이전에 스페이서 핀을 제거함으로써, 재료층(304)에 형성되는 형상들이 절충될 수 있다. 따라서, 블록 2212 및 2214는 용례에 적합한 임의의 순서로 행해질 수 있다.
또한 용례에 따라, 도 22의 블록 2216과 도 30에 도시된 바와 같이, 남아 있는 재료층(304)은 제거되고, 기판(302) 상에 충전재(2802)가 남겨질 수 있다. 도 22의 블록 2218을 참조해 보면, 가공물(112)은 실질적으로 도 2의 블록 228에서 설명한 바와 같이 추가적인 제조 프로세스에 제공될 수 있다.
따라서, 본원은 가공물에 피처를 형성하는 기술로서, 완화된 오버레이 요건과 보다 큰 설계 융통성을 제공하는 기술을 제공한다. 일부 실시형태에서, 제공되는 방법은 패터닝할 재료층을 갖는 가공물을 수용하는 것을 포함한다. 제1 세트의 핀이 재료층 상에 형성되고, 제2 세트의 핀이 재료층 상에 형성되며 제1 세트의 핀 사이에 배치된다. 제2 세트의 핀은 제1 세트의 핀과는 다른 에칭제 감도를 갖는다. 제2 세트의 핀의 실질적인 에칭을 방지하도록 되어 있는 제1 에칭 프로세스가 제1 세트의 핀에 행해진다. 제1 세트의 핀의 실질적인 에칭을 방지하도록 되어 있는 제2 에칭 프로세스가 제2 세트의 핀에 행해진다. 제1 에칭 프로세스 및 제2 에칭 프로세스에 의해 획정된 패턴을 전사하도록 재료층이 에칭된다. 몇몇 이러한 실시형태에서, 제2 세트의 핀의 형성은, 유도 자기 조립 재료를 가공물에 대해 제1 세트의 핀 사이에 도포하는 것과, 유도 자기 조립 재료의 성분이 제2 세트의 핀으로서 정렬되게 하는 경화 프로세스를 유도 자기 조립 재료에 실시하는 것을 포함한다. 몇몇 이러한 실시형태에서, 제2 세트의 핀의 형성은, 제2 세트의 핀과 제1 세트의 핀의 실질적인 에칭없이, 제2 세트의 핀과 제1 세트의 핀의 사이로부터 유도 자기 조립 재료의 다른 성분을 선택적으로 제거하는 것을 더 포함한다.
다른 실시형태에서는, 재료층이 그 위에 배치되어 있는 기판을 수용하는 것을 포함하는 제조 방법이 제공된다. 제1 핀 재료가 제1 세트의 핀을 형성하도록 재료층 상에 증착되고, 제2 핀 재료가 제2 세트의 핀을 형성하도록 제1 세트의 핀 사이에서 재료층 상에 증착된다. 제2 핀 재료는 제1 핀 재료와는 다른 에칭제 감도를 갖는다. 제1 세트의 핀을 선택적으로 에칭하는 에칭 기술을 이용하여 제1 세트의 핀에 제1 핀 커팅 프로세스가 행해지고, 제2 세트의 핀을 선택적으로 에칭하는 에칭 기술을 이용하여 제2 세트의 핀에 제2 핀 커팅 프로세스가 행해진다. 제1 세트의 핀 중에서 제1 핀 커팅 프로세스 이후에 남아 있는 부분과, 제2 세트의 핀 중에서 제2 핀 커팅 프로세스 이후에 남아 있는 부분에 의해 획정되는 패턴이 재료층에 전사된다. 몇몇 이러한 실시형태에서는, 재료층 상에 희생 재료가 형성되고 패터닝된다. 제1 세트의 핀을 획정하도록 패터닝된 희생 재료의 측벽에 제1 핀 재료를 증착하여 제1 세트의 핀을 형성한다. 희생 재료는, 재료층 상에 남아 있는 제1 세트의 핀을 남겨두도록 되어 있는 에칭 기술을 이용하여 제거된다.
또 다른 실시형태에서는, 재료층을 구비하는 가공물을 수용하는 것을 포함하는 패터닝 방법이 제공된다. 제1 세트의 핀과 제2 세트의 핀이 재료층 상에 형성된다. 제2 세트의 핀의 핀들은 제1 세트의 핀의 핀들 사이에 배치되고, 제1 세트의 핀의 핀들은 제2 세트의 핀의 핀들과는 다른 에칭제 감도를 갖는다. 제1 세트의 핀의 서브세트를 제거하고 이렇게 제거된 제1 세트의 핀의 서브세트의 밑에 있는 재료층의 제1 노출 부분을 에칭하도록, 제1 패터닝 프로세스가 제1 세트의 핀에 행해진다. 제1 패터닝 프로세스는 제2 세트의 핀의 노출된 부분을 제거하는 것을 방지하도록 되어 있다. 제2 세트의 핀의 서브세트를 제거하고 이렇게 제거된 제2 세트의 핀의 서브세트의 밑에 있는 재료층의 제2 노출 부분을 에칭하도록, 제2 패터닝 프로세스가 제2 세트의 핀에 행해진다. 제2 패터닝 프로세스는 제1 세트의 핀의 노출된 부분을 제거하는 것을 방지하도록 되어 있다. 몇몇 이러한 실시형태에서, 상기 방법은, 기판에 있어서 재료층의 제1 에칭 부분 내에 그리고 재료층의 제2 에칭 부분 내에 충전재를 증착하는 것을 더 포함한다. 몇몇 이러한 실시형태에서, 재료층은 충전재의 증착 이후에 선택적으로 제거된다.
당업자가 본원의 양태를 더욱 잘 이해할 수 있도록, 전술한 내용은 여러 실시형태의 특징의 개요를 서술한다. 당업자는 본원에 소개된 실시형태의 동일한 이점을 달성하거나 및/또는 동일한 목적을 수행하기 위해 다른 프로세스 및 구조를 설계 또는 수정하는 근거로서 본원에 개시된 내용을 용이하게 이용할 수 있다는 점을 이해해야 한다. 당업자는 또한, 등가의 구성이 본원의 사상 및 범위로부터 벗어나지 않는다는 것과, 본원의 사상 및 범위에서부터 벗어나지 않고서 본원에 다양한 변경, 대체 및 교체가 실시될 수 있다는 것을 인지하여야 한다.

Claims (10)

  1. 가공물(workpiece) 패터닝 방법에 있어서,
    패터닝할 재료층을 갖는 가공물을 수용하는 단계;
    상기 재료층 상에 맨드럴(mandrel)을 형성하는 단계;
    상기 재료층 상에 제1 세트의 핀(fin)을 형성하는 단계로서, 상기 제1 세트의 핀은 상기 맨드럴의 측벽 상에 배치되는 것인, 제1 세트의 핀을 형성하는 단계;
    상기 맨드럴을 제거한 이후에, 상기 재료층 상에 제2 세트의 핀 및 제3 세트의 핀을 형성하는 단계로서, 상기 제2 세트의 핀은 상기 제1 세트의 핀의 측벽 상에 배치되고, 상기 제3 세트의 핀은 상기 제2 세트의 핀 사이에 배치되게 형성되어, 상기 제3 세트의 핀이 상기 제2 세트의 핀 사이의 공간을 채우고, 상기 제1 세트의 핀, 상기 제2 세트의 핀, 상기 제3 세트의 핀은 각각 상이한 에칭제 감도를 갖는 것인, 제2 세트의 핀 및 제3 세트의 핀을 형성하는 단계;
    상기 제1 세트의 핀 및 상기 제3 세트의 핀의 에칭을 방지하도록 되어 있는 제1 에칭 프로세스를 상기 제2 세트의 핀에 실시하는 단계;
    상기 제3 세트의 핀의 에칭을 방지하도록 되어 있는 제2 에칭 프로세스를 상기 제1 세트의 핀에 실시하는 단계;
    상기 제1 세트의 핀의 에칭을 방지하도록 되어 있는 제3 에칭 프로세스를 상기 제3 세트의 핀에 실시하는 단계; 및
    상기 제1 에칭 프로세스, 상기 제2 에칭 프로세스 및 상기 제3 에칭 프로세스에 의해 획정된 패턴을 재료층에 전사하도록 재료층을 에칭하는 단계
    를 포함하는 가공물 패터닝 방법.
  2. 제1항에 있어서, 상기 제2 세트의 핀 및 상기 제3 세트의 핀을 형성하는 단계는:
    유도 자기 조립(directed self assembly) 재료를 제1 세트의 핀 사이에 있는 가공물에 도포하는 단계; 및
    상기 유도 자기 조립 재료의 성분이 상이한 에칭 감도를 가지는 물질로 정렬되게 하는 경화 프로세스를 상기 유도 자기 조립 재료에 실시하는 단계를 포함하는 것인 가공물 패터닝 방법.
  3. 제1항에 있어서, 상기 제2 에칭 프로세스를 실시하는 단계는, 제1 세트의 핀 중에서 제거할 서브세트를 노출시키도록 레지스트를 패터닝하는 단계를 포함하고,
    이 패터닝된 레지스트는 제3 세트의 핀 중의 적어도 하나의 핀을 노출시키며,
    상기 제3 세트의 핀 중에서 노출된 적어도 하나의 핀이 상기 제2 에칭 프로세스의 이후에 남아 있도록, 상기 제2 에칭 프로세스가 구성되는 것인 가공물 패터닝 방법.
  4. 삭제
  5. 삭제
  6. 반도체 디바이스 제조 방법에 있어서,
    재료층이 그 위에 배치되어 있는 기판을 수용하는 단계로서, 맨드럴이 상기 재료층 위에 배치되는 것인, 기판을 수용하는 단계;
    제1 세트의 핀을 형성하도록, 상기 재료층 상에 제1 핀 재료를 성막하는 단계로서, 상기 제1 세트의 핀은 상기 맨드럴의 측벽 상에 배치되는 것인, 제1 핀 재료를 성막하는 단계;
    상기 맨드럴을 제거한 이후에, 상기 제1 세트의 핀 사이에 있는 상기 재료층 상에 제2 핀 재료 및 제3 핀 재료를 성막하는 단계로서, 상기 제3 핀 재료는 제2 세트의 핀을 정의하고, 상기 제1 핀 재료, 상기 제2 핀 재료 및 상기 제3 핀 재료는 상이한 물질인 것인, 제2 핀 재료 및 제3 핀 재료를 성막하는 단계;
    상기 제1 세트의 핀 및 상기 제2 세트의 핀이 상기 재료층 상에 배치되는 상태로 남아 있도록, 상기 제2 핀 재료를 선택적으로 에칭하는 단계;
    상기 제2 세트의 핀에 비해 상기 제1 세트의 핀을 선택적으로 에칭하는 에칭 기술을 이용하여 상기 제1 세트의 핀에 제1 핀 커팅 프로세스를 실시하는 단계;
    상기 제1 세트의 핀에 비해 상기 제2 세트의 핀을 선택적으로 에칭하는 에칭 기술을 이용하여 상기 제2 세트의 핀에 제2 핀 커팅 프로세스를 실시하는 단계; 및
    상기 제1 세트의 핀 중에서 상기 제1 핀 커팅 프로세스 이후에 남아 있는 부분과, 상기 제2 세트의 핀 중에서 상기 제2 핀 커팅 프로세스 이후에 남아 있는 부분에 의해 획정되는 패턴을 상기 재료층에 전사하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  7. 삭제
  8. 제6항에 있어서, 상기 제1 핀 재료를 성막하는 단계는:
    상기 재료층 상에 희생 재료를 형성하는 단계;
    상기 희생 재료를 패터닝하는 단계;
    상기 제1 세트의 핀을 형성하도록, 패터닝된 상기 희생 재료의 측벽 상에 상기 제1 핀 재료를 성막하는 단계;
    상기 제1 세트의 핀이 상기 재료층 상에 남아 있도록 되어 있는 에칭 기술을 이용하여 상기 희생 재료를 제거하는 단계를 포함하는 것인 반도체 디바이스 제조 방법.
  9. 가공물(workpiece) 패터닝 방법에 있어서,
    재료층을 구비하는 가공물을 수용하는 단계;
    상기 재료층 상에 맨드럴을 형성하는 단계;
    상기 재료층 상에 제1 세트의 핀을 형성하는 단계로서, 상기 제1 세트의 핀은 상기 맨드럴의 측벽 상에 배치되는 것인, 제1 세트의 핀을 형성하는 단계;
    상기 맨드럴을 제거한 이후에, 상기 재료층 상에 제2 세트의 핀 및 제3 세트의 핀을 형성하는 단계로서, 상기 제2 세트의 핀은 상기 제1 세트의 핀의 측벽 상에 배치되고, 상기 제3 세트의 핀은 상기 제2 세트의 핀 사이에 배치되어, 상기 제3 세트의 핀이 상기 제2 세트의 핀 사이의 공간을 채우고, 상기 제1 세트의 핀, 상기 제2 세트의 핀 및 상기 제3 세트의 핀은 각각 상이한 에칭제 감도를 가지는 것인, 제2 세트의 핀 및 제3 세트의 핀을 형성하는 단계;
    상기 제1 세트의 핀 및 상기 제3 세트의 핀의 에칭을 방지하도록 되어 있는 제1 패터닝 프로세스를 상기 제2 세트의 핀에 실시하는 단계;
    제1 세트의 핀의 서브세트를 제거하고 이렇게 제거된 제1 세트의 핀의 서브세트의 밑에 있는 재료층의 제1 노출 부분을 에칭하도록, 제2 패터닝 프로세스를 상기 제1 세트의 핀에 실시하는 단계로서, 상기 제2 패터닝 프로세스는 상기 제3 세트의 핀에 있어서 노출된 부분을 제거하는 것을 방지하도록 되어 있는 것인 제2 패터닝 프로세스 실시 단계; 및
    제3 세트의 핀의 서브세트를 제거하고 이렇게 제거된 제3 세트의 핀의 서브세트의 밑에 있는 재료층의 제2 노출 부분을 에칭하도록, 제3 패터닝 프로세스를 상기 제3 세트의 핀에 실시하는 단계로서, 상기 제3 패터닝 프로세스는 상기 제1 세트의 핀에 있어서 노출된 부분을 제거하는 것을 방지하도록 되어 있는 것인 제3 패터닝 프로세스 실시 단계
    를 포함하는 가공물 패터닝 방법.
  10. 제9항에 있어서, 상기 재료층의 제1 에칭 부분 내에 그리고 상기 재료층의 제2 에칭 부분 내에 있는 기판 상에 충전재를 성막하는 단계를 더 포함하는 가공물 패터닝 방법.
KR1020150164669A 2015-04-17 2015-11-24 다양한 패턴 재료를 포함하는 리소그래피 기술 KR101895662B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/689,288 US9991132B2 (en) 2015-04-17 2015-04-17 Lithographic technique incorporating varied pattern materials
US14/689,288 2015-04-17

Publications (2)

Publication Number Publication Date
KR20160123960A KR20160123960A (ko) 2016-10-26
KR101895662B1 true KR101895662B1 (ko) 2018-09-05

Family

ID=57129909

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150164669A KR101895662B1 (ko) 2015-04-17 2015-11-24 다양한 패턴 재료를 포함하는 리소그래피 기술

Country Status (4)

Country Link
US (2) US9991132B2 (ko)
KR (1) KR101895662B1 (ko)
CN (1) CN106057665B (ko)
TW (1) TWI614805B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9991132B2 (en) 2015-04-17 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Lithographic technique incorporating varied pattern materials
US9911611B2 (en) * 2016-03-17 2018-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming openings in a material layer
US9728635B1 (en) * 2016-10-13 2017-08-08 International Business Machines Corporation Uniform gate length in vertical field effect transistors
US10388644B2 (en) 2016-11-29 2019-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing conductors and semiconductor device which includes conductors
US10312103B2 (en) * 2017-02-28 2019-06-04 International Business Machines Corporation Alternating hardmasks for tight-pitch line formation
US10157776B2 (en) * 2017-03-15 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10515815B2 (en) 2017-11-21 2019-12-24 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for fin field effect transistor formation
US10734238B2 (en) 2017-11-21 2020-08-04 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for critical dimension control
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
US10446394B2 (en) * 2018-01-26 2019-10-15 Lam Research Corporation Spacer profile control using atomic layer deposition in a multiple patterning process
CN112447513A (zh) * 2019-08-30 2021-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112542385A (zh) * 2019-09-20 2021-03-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20230170195A1 (en) * 2020-05-11 2023-06-01 Lam Research Corporation Automated feedforward and feedback sequence for patterning cd control

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140154630A1 (en) * 2012-12-04 2014-06-05 Globalfoundries Inc. Asymmetric templates for forming non-periodic patterns using directes self-assembly materials

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6909300B2 (en) * 2002-05-09 2005-06-21 Taiwan Semiconductor Manufacturing Co., Ltd Method for fabricating microelectronic fabrication electrical test apparatus electrical probe tip having pointed tips
US7045851B2 (en) * 2003-06-20 2006-05-16 International Business Machines Corporation Nonvolatile memory device using semiconductor nanocrystals and method of forming same
US7394155B2 (en) 2004-11-04 2008-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Top and sidewall bridged interconnect structure and method
US8148052B2 (en) 2006-11-14 2012-04-03 Nxp B.V. Double patterning for lithography to increase feature spatial density
KR100886219B1 (ko) * 2007-06-07 2009-02-27 삼성전자주식회사 자기정렬된 이중 패터닝을 채택하는 미세 패턴 형성 방법
US20090001045A1 (en) 2007-06-27 2009-01-01 International Business Machines Corporation Methods of patterning self-assembly nano-structure and forming porous dielectric
US8003281B2 (en) 2008-08-22 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd Hybrid multi-layer mask
US7862962B2 (en) 2009-01-20 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout design
US8563410B2 (en) 2009-11-25 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. End-cut first approach for critical dimension control
US8940475B2 (en) 2010-11-23 2015-01-27 Tokyo Electron Limited Double patterning with inline critical dimension slimming
FR2963477A1 (fr) * 2010-11-30 2012-02-03 Commissariat Energie Atomique Procédé de réalisation amélioré d'un motif a partir du transfert par espaceurs latéraux
US8799833B2 (en) * 2011-04-29 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8621406B2 (en) 2011-04-29 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
KR20120126442A (ko) 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 반도체 소자의 패턴 형성 방법
KR20130005185A (ko) 2011-07-05 2013-01-15 에스케이하이닉스 주식회사 미세 홀 배열 및 미세 전극 배열 형성 방법
US8664679B2 (en) 2011-09-29 2014-03-04 Toshiba Techno Center Inc. Light emitting devices having light coupling layers with recessed electrodes
US8741776B2 (en) 2012-02-07 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning process for fin-like field effect transistor (finFET) device
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
TWI517247B (zh) * 2012-04-06 2016-01-11 力晶科技股份有限公司 一種半導體線路結構暨其製程
US8524605B1 (en) 2012-04-16 2013-09-03 Vigma Nanoelectronics Fabrication and mask design methods using spatial frequency sextupling technique
JP6284925B2 (ja) 2012-04-16 2018-02-28 ブルーワー サイエンス アイ エヌ シー． 誘導自己組織化用のケイ素系ハードマスク層
US8850369B2 (en) 2012-04-20 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Metal cut process flow
US8728332B2 (en) 2012-05-07 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of patterning small via pitch dimensions
US20130320451A1 (en) 2012-06-01 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Semiconductor device having non-orthogonal element
US9177820B2 (en) * 2012-10-24 2015-11-03 Globalfoundries U.S. 2 Llc Sub-lithographic semiconductor structures with non-constant pitch
US8518836B1 (en) 2012-11-19 2013-08-27 Taiwan Semiconductor Manufacturing Company Limited Semiconductor patterning
WO2014088918A1 (en) 2012-12-03 2014-06-12 Applied Materials, Inc Semiconductor device processing tools and methods for patterning substrates
US8987142B2 (en) 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US8799834B1 (en) 2013-01-30 2014-08-05 Taiwan Semiconductor Manufacturing Company Limited Self-aligned multiple patterning layout design
US8835328B2 (en) * 2013-02-08 2014-09-16 GlobalFoundries, Inc. Methods for fabricating integrated circuits with improved semiconductor fin structures
US8841178B1 (en) * 2013-03-13 2014-09-23 International Business Machines Corporation Strained silicon nFET and silicon germanium pFET on same wafer
US9501601B2 (en) 2013-03-14 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Layout optimization of a main pattern and a cut pattern
US9054159B2 (en) 2013-03-14 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning a feature of a semiconductor device
US9153478B2 (en) 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
US9985030B2 (en) * 2014-04-07 2018-05-29 International Business Machines Corporation FinFET semiconductor device having integrated SiGe fin
US9305845B2 (en) * 2014-09-04 2016-04-05 International Business Machines Corporation Self-aligned quadruple patterning process
US9431265B2 (en) * 2014-09-29 2016-08-30 International Business Machines Corporation Fin cut for tight fin pitch by two different sit hard mask materials on fin
US9991132B2 (en) 2015-04-17 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Lithographic technique incorporating varied pattern materials

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140154630A1 (en) * 2012-12-04 2014-06-05 Globalfoundries Inc. Asymmetric templates for forming non-periodic patterns using directes self-assembly materials

Also Published As

Publication number Publication date
US10312109B2 (en) 2019-06-04
CN106057665B (zh) 2021-01-29
US9991132B2 (en) 2018-06-05
TWI614805B (zh) 2018-02-11
US20180286698A1 (en) 2018-10-04
TW201709311A (zh) 2017-03-01
CN106057665A (zh) 2016-10-26
US20160307769A1 (en) 2016-10-20
KR20160123960A (ko) 2016-10-26

Similar Documents

Publication Publication Date Title
KR101895662B1 (ko) 다양한 패턴 재료를 포함하는 리소그래피 기술
US10347501B2 (en) Enhanced patterning of integrated circuit layer by tilted ion implantation
US20080292991A1 (en) High fidelity multiple resist patterning
US20160254191A1 (en) Fin patterning methods for increased process margin
US8007631B2 (en) System and method for imprint lithography to facilitate dual damascene integration with two imprint acts
US20050260848A1 (en) Method of forming a recessed structure employing a reverse tone process
JP4838296B2 (ja) マーカ構造および基板
US20120266810A1 (en) Planarization system for high wafer topography
CN102446703A (zh) 双重图形化方法
KR20180059733A (ko) 다중 유도된 자기 조립 패터닝 프로세스
KR102306307B1 (ko) 하부층의 패터닝 방법
US8815496B2 (en) Method for patterning a photosensitive layer
US20130023121A1 (en) Double patterning method using tilt-angle deposition
CN102446704A (zh) 双重图形化方法
US9318412B2 (en) Method for semiconductor self-aligned patterning
KR20220034830A (ko) 기판 상의 막의 응력 전이를 조정하기 위한 방법
US10186542B1 (en) Patterning for substrate fabrication
WO2018222915A1 (en) Two-dimensional patterning of integrated circuit layer by tilted ion implantation
US9329471B1 (en) Achieving a critical dimension target based on resist characteristics
JP2001332556A (ja) 半導体装置の製造方法
TWI488002B (zh) 藉由蝕刻遮罩多側之半導體設備解析度增強
JP2001085407A (ja) 半導体集積回路装置の製造方法および製造装置
US20050099695A1 (en) Manufacturing method of micro-lens, manufacturing method of solid-state image pickup device and solid-state image pickup device
CN112670168B (zh) 半导体结构的形成方法、晶体管
CN114256204A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant