KR20220034830A - 기판 상의 막의 응력 전이를 조정하기 위한 방법 - Google Patents

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KR20220034830A
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다니엘 풀포드
조디 그르제스코위아크
안톤 데빌리어스
Original Assignee
도쿄엘렉트론가부시키가이샤
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Abstract

본 개시내용은 기판 상의 막의 응력 전이를 조정하기 위한 방법에 관한 것이다. 방법은 기판 상에 응력-조정층을 형성하는 단계로서, 응력-조정층은 제1 물질로 형성된 제1 구역 및 제2 물질로 형성된 제2 구역을 포함하고, 제1 물질은 제1 내부 응력을 포함하고 제2 물질은 제2 내부 응력을 포함하고, 제1 내부 응력은 제2 내부 응력과 비교할 때 상이한, 응력-조정층을 형성하는 단계; 및 제1 구역과 제2 구역 사이에 전이 구역을 형성하는 단계로서, 전이 구역은 0도 초과 내지 90도 미만인 미리 결정된 경사를 가진, 제1 물질과 제2 물질 사이의 계면을 포함하는, 전이 구역을 형성하는 단계를 포함한다.

Description

기판 상의 막의 응력 전이를 조정하기 위한 방법
관련 출원에 대한 상호-참조
본 개시내용은 미국 가출원 제62/876,372호(출원일: 2019년 7월 19일) 및 미국 출원 제16/922,809호(출원일: 2020년 7월 7일)의 이득을 주장하고, 이들 기초출원은 전문이 참조에 의해 본 명세서에 원용된다.
기술 분야
본 개시내용은 반도체 디바이스의 제조 방법, 더 구체적으로, 기판 상의 막의 응력 전이를 조정하기 위한 방법에 관한 것이다.
본 명세서에 제공된 배경기술 설명은 본 개시내용의 맥락을 전반적으로 제시하기 위한 것이다. 현재 지정된 발명자의 작업은, 출원 시에 종래 기술로서 달리 한정하지 않을 수 있는 설명의 양상뿐만 아니라, 이러한 배경 부분에서 작업이 설명되는 정도까지, 본 개시내용과 대비되는 종래 기술로서 명시적으로 또는 묵시적으로 인정되지 않는다.
반도체 제조는 다수의 다양한 단계 및 공정을 수반한다. 하나의 전형적인 제조 공정은 포토리소그래피(또한 마이크로리소그래피로 불림)로 알려져 있다. 포토리소그래피는 방사선, 예컨대, 자외선 또는 가시광선을 사용하여, 반도체 디바이스 설계에서 미세한 패턴을 생성한다. 많은 유형의 반도체 디바이스, 예컨대, 다이오드, 트랜지스터, 및 집적 회로는 포토리소그래피, 에칭, 막 증착, 표면 세척, 금속화 등을 포함하는 반도체 제조 기법을 사용하여 구성될 수 있다.
노광 시스템(또한 툴로 불림)이 포토리소그래피 기법을 구현하기 위해 사용된다. 노광 시스템은 일반적으로 조명 시스템, 회로 패턴을 생성하기 위한 레티클(reticle)(또한 포토마스크로 불림) 또는 공간 광 변조기(spatial light modulator: SLM), 투영 시스템, 및 감광성 레지스트로 덮인 반도체 웨이퍼를 정렬하기 위한 웨이퍼 정렬 스테이지를 포함한다. 조명 시스템은 레티클 또는 SLM의 구역을 조명 필드, 예컨대, 직사각형 슬롯 조명 필드를 사용하여 조명한다. 투영 시스템은 레티클 패턴의 조명된 구역의 이미지를 웨이퍼 상에 투영한다. 정확한 투영을 위해, 바람직하게는 10마이크로미터 미만의 높이 편차를 갖는, 비교적 평평하거나 또는 평탄한 웨이퍼 상에 광의 패턴을 노광시키는 것이 중요하다.
이 요약은 상세한 설명에서 아래에 더 설명되는 간략화된 형태로 본 개시내용의 양상의 선택을 소개하기 위해 제공된다. 이 요약은 청구된 주제의 중요한 특징 또는 본질적인 특징을 식별하기 위해 의도되지 않거나 또는 청구된 주제의 범위를 제한하기 위해 사용되도록 의도되지 않는다.
본 개시내용의 양상은 기판 상의 응력을 조정하는 방법을 제공한다. 방법은 기판 상에 제1 물질의 제1 층을 증착하는 단계; 제1 층 상에 제2 물질의 제2 층을 증착하는 단계; 기판 상의 하나 이상의 좌표 위치에서 제2 층의 용해도를 변화시키는 단계로서, 제2 층의 용해도는 제2 층의 상단면으로부터 미리 결정된 깊이까지 하나 이상의 좌표 위치의 각각에서 제2 층으로 용해도 변화되고, 제2 층의 용해도를 변화시키는 것은 전이 구역에 걸친 용해도 변화의 미리 결정된 경사를 획정하는 전이 구역을 생성하는 것을 포함하는, 용해도를 변화시키는 단계; 및 제2 층의 남아 있는 부분이 제2 층의 제1 z-높이로부터 제2 층의 제2 z-높이로의 미리 결정된 경사를 전이 구역에 포함하도록 현상액을 사용하여 제2 층의 가용성 부분을 제거하는 단계로서, 제2 층의 제1 z-높이는 제2 층의 제2 z-높이 미만인, 가용성 부분을 제거하는 단계를 포함한다.
양상에 따르면, 방법은 제1 물질과 제2 물질을 동시에 에칭하는 에칭 공정을 실행하여 미리 결정된 경사를 제1 층으로 전사하는 단계를 더 포함한다.
또 다른 양상에 따르면, 방법은 기판 상에 제3 물질을 증착하여 기판의 평탄한 표면을 발생시키는 단계를 더 포함하되, 제3 물질은 제1 층의 가장 큰 z-높이로 기판의 구역을 충전한다.
예에서, 제2 층의 용해도를 변화시키는 것은 제2 전이 구역에 걸친 용해도 변화의 제2 미리 결정된 경사를 획정하는 제2 전이 구역을 생성하는 것을 포함한다.
추가의 또 다른 양상에 따르면, 방법은 기판 상에 제3 물질을 증착하여 기판의 평탄한 표면을 발생시키는 단계를 더 포함하되, 제3 물질은 제2 층의 가장 큰 z-높이로 기판의 구역을 충전한다.
추가의 또 다른 양상에 따르면, 방법은 기판 상에 제3 물질을 증착하는 단계; 및 기판을 평탄화시켜 제3 물질의 과적물을 제거하는 단계를 더 포함하되, 제3 물질은 전이 구역에서 미리 결정된 경사를 갖는다.
예에서, 용해도 변화의 미리 결정된 경사를 획정하는 전이 구역을 생성하는 것은 전이 구역에 대한 목적하는 응력 전이에 기초한다.
추가의 또 다른 양상에 따르면, 방법은 기판 상에 제3 물질을 증착하는 단계로서, 제3 물질은 더 낮은 z-높이를 가진 기판의 구역을 충전하는, 제3 물질을 증착하는 단계; 기판 상에 제4 물질을 증착하는 단계로서, 제4 물질은 더 낮은 z-높이를 가진 기판의 구역을 충전하는, 제4 물질을 증착하는 단계; 및 비교적 더 높은 z-높이의 위치에서 제4 물질의 용해도를 변화시킴으로써 제4 물질을 평탄화시키고, 현상액을 사용하여 제4 물질의 가용성 부분을 제거하는 단계를 더 포함한다.
예에서, 제1 물질은 제2 물질과 비교할 때 상이한 내부 응력을 갖는다.
또 다른 예에서, 제1 물질은 제3 물질과 비교할 때 상이한 내부 응력을 갖는다.
추가의 또 다른 예에서, 미리 결정된 경사는 설계 응력 전이에 기초하여 선택된다.
추가의 또 다른 예에서, 제1 층과 제2 층은 기판의 전면 표면과 마주보는 기판의 후면 표면 상에 증착되고, 기판의 전면 표면은 반도체 디바이스를 포함한다.
본 개시내용의 양상은 또한 기판 상의 응력을 조정하는 방법을 제공한다. 방법은 제1 물질의 제1 층을 기판 상에 증착하는 단계; 기판 상의 하나 이상의 좌표 위치에서 제1 층의 용해도를 변화시키는 단계로서, 제1 층의 용해도는 제1 층의 상단면으로부터 미리 결정된 깊이까지 하나 이상의 좌표 위치의 각각에서 제1 층으로 용해도 변화되고, 제1 층의 용해도를 변화시키는 것은 전이 구역에 걸친 용해도 변화의 미리 결정된 경사를 획정하는 전이 구역을 생성하는 것을 포함하고, 미리 결정된 경사는 0도 초과 내지 90도 미만인, 용해도를 변화시키는 단계; 및 제1 층의 남아 있는 부분이 제1 층의 제1 z-높이로부터 제1 층의 제2 z-높이로의 미리 결정된 경사를 전이 구역에 포함하도록 특정한 현상액을 사용하여 제1 층의 가용성 부분을 제거하는 단계로서, 제1 층의 제1 z-높이는 제1 층의 제2 z-높이 미만인, 가용성 부분을 제거하는 단계를 포함한다.
양상에 따르면, 방법은 기판 상에 제2 물질의 제2 층을 증착하는 단계를 더 포함하되, 제2 물질은 제1 물질과 함께 미리 결정된 경사를 가진 계면을 형성하고, 제2 물질과 제1 물질은 상이한 내부 응력을 갖는다.
본 개시내용의 양상은 또한 기판 상의 응력을 조정하는 방법을 제공한다. 방법은 기판 상에 응력-조정층을 형성하는 단계로서, 응력-조정층은 제1 물질로 형성된 제1 구역 및 제2 물질로 형성된 제2 구역을 포함하고, 제1 물질은 제1 내부 응력을 포함하고 제2 물질은 제2 내부 응력을 포함하고, 제1 내부 응력은 제2 내부 응력과 비교할 때 상이한, 응력-조정층을 형성하는 단계; 및 제1 구역과 제2 구역 사이에 전이 구역을 형성하는 단계로서, 전이 구역은 0도 초과 내지 90도 미만인 미리 결정된 경사를 가진, 제1 물질과 제2 물질 사이의 계면을 포함하는, 전이 구역을 형성하는 단계를 포함한다.
예에서, 미리 결정된 경사는 15도 초과 내지 75도 미만이다.
양상에 따르면, 방법은 기판 상의 좌표 위치에 기초하여 상이한 계면 경사의 전이 구역을 형성하는 단계를 더 포함한다.
예에서, 제1 내부 응력은 압축 응력이고, 제2 내부 응력은 압축 응력이다.
또 다른 예에서, 제1 내부 응력은 인장 응력이고, 제2 내부 응력은 인장 응력이다.
추가의 또 다른 예에서, 제1 내부 응력은 압축 응력이고, 제2 내부 응력은 인장 응력이다.
추가의 또 다른 예에서, 제1 내부 응력은 인장 응력이고, 제2 내부 응력은 압축 응력이다.
추가의 또 다른 예에서, 제1 물질과 제2 물질은 동일한 분자 조성 및 상이한 내부 응력을 갖는다.
이 요약 부분이 본 개시내용 또는 청구된 주제의 모든 양상 및/또는 점진적으로 신규한 양상을 명시하지 않는다는 점에 유의한다. 대신에, 이 요약은 상이한 양상 및 대응하는 신규성 요소의 예비적인 논의만을 제공한다. 본 개시내용 및 양상의 부가적인 상세사항 및/또는 가능한 관점에 대하여, 독자는 아래에서 더 논의되는 바와 같은 본 개시내용의 상세한 설명 부분 및 대응하는 도면을 참조한다.
본 명세서에 포함되어 본 명세서의 일부를 구성하는 첨부된 도면은 본 개시내용과 일치하는 양상을 예시하고, 설명과 함께, 본 개시내용의 원리를 설명하는 역할을 한다.
도 1은 본 개시내용의 예시적인 양상에 따른 응력 조정 공정의 복수의 단계 중 하나의 단계 동안 단면 형성물을 도시한다.
도 2는 본 개시내용의 예시적인 양상에 따른 응력 조정 공정의 복수의 단계 중 하나의 단계 동안 단면 형성물을 도시한다.
도 3은 본 개시내용의 예시적인 양상에 따른 응력 조정 공정의 복수의 단계 중 하나의 단계 동안 단면 형성물을 도시한다.
도 4는 본 개시내용의 예시적인 양상에 따른 응력 조정 공정의 복수의 단계 중 하나의 단계 동안 단면 형성물을 도시한다.
도 5a는 본 개시내용의 예시적인 양상에 따른 특정한 경사각의 선택에 기초한 단면 형성물을 도시한다.
도 5b는 본 개시내용의 예시적인 양상에 따른 특정한 경사각의 선택에 기초한 단면 형성물을 도시한다.
도 5c는 본 개시내용의 예시적인 양상에 따른 특정한 경사각의 선택에 기초한 단면 형성물을 도시한다.
도 6은 본 개시내용의 예시적인 양상에 따른 응력 조정 공정의 복수의 단계 중 하나의 단계 동안 단면 형성물을 도시한다.
도 7은 본 개시내용의 예시적인 양상에 따른 응력 조정 공정의 복수의 단계 중 하나의 단계 동안 단면 형성물을 도시한다.
도 8은 본 개시내용의 예시적인 양상에 따른 응력 조정 공정의 복수의 단계 중 하나의 단계 동안 단면 형성물을 도시한다.
도 9는 본 개시내용의 예시적인 양상에 따른 응력 조정 공정의 복수의 단계 중 하나의 단계 동안 단면 형성물을 도시한다.
도 10은 본 개시내용의 예시적인 양상에 따른 순환적 평탄화 공정의 다양한 단계 동안 단면 형성물을 도시한다.
도 11은 본 개시내용의 예시적인 양상에 따른 응력 조정 공정의 복수의 단계 중 하나의 단계 동안 단면 형성물을 도시한다.
도 12a는 본 개시내용의 예시적인 양상에 따른 단면 형성물을 도시한다.
도 12b는 본 개시내용의 예시적인 양상에 따른 도 12a에 도시된 형성물의 막 응력 그래프를 도시한다.
도 13a는 본 개시내용의 양상에 따른 단면 형성물을 도시한다.
도 13b는 본 개시내용의 예시적인 양상에 따른 도 13a에 도시된 형성물의 막 응력 그래프를 도시한다.
도 14a는 본 개시내용의 양상에 따른 단면 형성물을 도시한다.
도 14b는 본 개시내용의 예시적인 양상에 따른 도 14a에 도시된 형성물의 막 응력 그래프를 도시한다.
도 15a는 본 개시내용의 양상에 따른 단면 형성물을 도시한다.
도 15b는 본 개시내용의 예시적인 양상에 따른 도 15a에 도시된 형성물의 막 응력 그래프를 도시한다.
도 16은 본 개시내용의 예시적인 양상에 따라 기판을 조정하는 응력 방법에 대한 흐름도를 도시한다.
위에서 설명된 첨부 도면에 의해 예시되는, 본 개시내용의 특정한 양상이 아래에 상세히 설명될 것이다. 이 첨부 도면 및 설명은 본 개시내용의 범위를 임의의 방식으로 제한하지만, 본 개시내용의 개념을 특정한 양상의 참조를 통해 당업자에게 설명하는 것으로 의도되지 않는다.
다음의 개시내용은 제공된 주제의 상이한 특징을 구현하기 위한 많은 상이한 양상 또는 예를 제공한다. 본 개시내용을 간소화하기 위해 구성요소 및 배치의 구체적인 예가 아래에 설명된다. 이들은 물론 단지 예들이고 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제2 특징부 위 또는 상의 제1 특징부의 형성물은 제1 특징부와 제2 특징부가 직접적 접촉하게 형성되는 양상을 포함할 수 있고, 부가적인 특징부가 제1 특징부와 제2 특징부 사이에 형성될 수 있어서, 제1 특징부와 제2 특징부가 직접적 접촉하지 않을 수 있는 양상을 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 예에서 참조 부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함 및 명확성을 위한 것이고 그 자체가 논의되는 다양한 양상 및/또는 구성 간의 관계를 구술하지 않는다. 게다가, "상단(top)", "하단(bottom)", "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 관련된 용어는 설명의 용이함을 위해 도면에 예시된 바와 같은 또 다른 소자(들) 또는 특징부(들)에 대한 하나의 소자 또는 특징부의 관계를 설명하기 위해 본 명세서에서 사용될 수 있다. 공간적으로 관련된 용어는 도면에 도시된 방향에 더하여 사용 또는 작동 중인 디바이스의 상이한 방향을 포함하도록 의도된다. 장치는 달리 지향될(90도 회전되거나 또는 다른 방향에 있을) 수 있고 본 명세서에서 사용되는 공간적으로 관련된 기술어는 마찬가지로 이에 대응하게 해석될 수 있다.
본 명세서에서 설명되는 바와 같은 상이한 단계의 설명의 순서가 명확성을 위해 제시되었다. 일반적으로, 이 단계는 임의의 적절한 순서로 수행될 수 있다. 게다가, 본 명세서의 상이한 특징, 기법, 구성 등의 각각이 본 개시내용의 상이한 곳에서 논의될 수 있지만, 개념의 각각이 서로와 관계 없이 또는 서로와 결합하여 실행될 수 있다는 것이 의도된다. 따라서, 본 개시내용은 많은 상이한 방식으로 구현되고 보여질 수 있다.
반도체 디바이스 제조 기술이 진보됨에 따라, 반도체 디바이스를 제작하기 위해 사용되는 포토리소그래피 시스템 및 코터/현상액의 수요가 증가된다. 이것은 기판 정렬의 정확도에 대한 증가된 수요를 포함한다. 기판은 일반적으로 웨이퍼 테이블로서 또한 지칭되는 척 상에 장착된다. 노광 동안, 기판 상에 노출된 특징부는 기판 상의 기존의 특징부를 오버레이(overlay)해야 한다. 즉, 패턴 B는 패턴 A와 정렬되어야 한다. 후속층의 정렬은 오버레이로서 알려져 있다. 오버레이의 오류는 층이 층 아래(또는 위)의 층에 대해 오프셋되는 것을 의미한다. 요망된 오버레이 성능을 달성하기 위해, 기판은 노광 전에 기판 스테이지에 대해 정렬된다. 그러나, 정렬 후 기판 스테이지에 대한 기판의 임의의 이동은 오버레이 오류를 발생시킬 수 있다. 종래의 툴은 예컨대, 산란계를 사용함으로써 오버레이 오류를 측정하기 위해 이미 존재한다.
다양한 제조 공정 단계(물질 증착, 에칭, 경화, 등)가 기판의 팽창 및/또는 수축을 유발하여, 뒤틀리거나 또는 휘어진 기판을 발생시킬 수 있다. 예를 들어, 화학 방사선의 노광 동안, 기판은 노광 빔으로부터 기판으로 전달된 에너지로 인해 국부적으로 가열된다. 기판은 또한 어닐링 공정 동안 가열된다. 이러한 가열은 기판이 팽창되게 한다. 기판 팽창이 점검되지 않는다면, 팽창이 오버레이 허용 오차를 초과한다. 게다가, 기판과 기판 척 사이의 체결력(clamping force)이 기판 팽창을 방지하는 데 불충분하다면, 기판이 기판 척 상에서 미끄러질 수 있고 더 큰 기판 팽창이 발생하여, 더 큰 오버레이 오류를 발생시킬 것이다. 노광 동안 기판을 둘러싸는 환경은 진공이기 때문에, 극자외선(extreme ultraviolet: "EUV") 시스템에서와 같은 일부 공정에서 미끄러짐이 더욱 두드러질 수 있다. 따라서, 진공 체결이 항상 가능한 것은 아니며, 진공 체결 대신에 더 약한 정전기 체결이 사용되어야 한다.
다른 제조 단계가 또한 기판 팽창 및 수축을 유발할 수 있다. 예를 들어, 증착된 막이 기판 수축을 유발할 수 있다. 또한, 다양한 어닐링 및 도핑 단계가 주어진 기판에 상당한 양의 휨을 유발할 수 있다. 어닐링 단계는 특히 오버레이 과제를 유발할 수 있다. 이러한 다양한 제조 단계의 결과는 고르지 않거나 또는 평탄하지 않은 기판이다. 예를 들어, 기판의 후면은 높은 스폿 및 낮은 스폿 둘 다를 가진 z-높이 차(기판 표면에 대해 수직인 수직 높이 또는 거리의 차)를 가질 수 있다. 이러한 휨으로 인한 높이 차는 약 1 미크론 내지 대략 500 미크론 이상일 수 있다. 이러한 변동은 다양한 노광 툴에 의해 노광되는 반도체 디바이스 또는 구조체가 수십 나노미터 내지 수백 나노미터의 규모로 노광되기 때문에 상당하다. 따라서, 수천 나노미터 내지 10,000 나노미터의 편향 변동을 갖는 것은 2개의 패턴을 적절히 정렬하는 것이 어렵기 때문에 수율을 급격하게 감소시킬 수 있다.
부분적으로 처리된 기판에 대한 기판 휨 및 고르지 않은 곡률을 해결하기 위해 사용되는 다양한 기법은 곡률을 평탄화시키도록 기판을 기판 홀더에 척킹(또는 체결/흡착)하는 척킹 기법에 중점을 둔다. 그러나, 이러한 상당한 휨에 대해, 기판만을 척킹함으로써 기판을 정밀하게 평탄화시키는 것은 매우 어렵거나 또는 불가능할 수 있다. 따라서, 부가적인 노광을 위해 스캐너/스텝퍼로 전송되거나 또는 복귀되기 전에, 오버레이를 개선하고/하거나 정정하는 기판 오버레이 정정 기법을 갖는 것이 바람직하다.
웨이퍼 오버레이는 기판의 z-높이 편차를 매핑하기 위해 기판의 휨을 측정함으로써 정정되거나 또는 개선될 수 있고, 이어서 기판의 초기 휨 측정에 기초하여 기판의 특정한 위치에서 내부 응력에 대한 조정을 획정하는 오버레이 정정 패턴이 생성된다. 이 오버레이 정정 패턴에서, 기판 상의 제1 주어진 위치는 오버레이 정정 패턴에서 기판 상의 제2 주어진 위치와 비교할 때 획정되는 상이한 내부 응력 조정을 갖는다. 이어서 기판 상의 내부 응력이 오버레이 정정 패턴에 따라 기판 상의 특정한 위치에서 변경되어 변경된 기판의 휨을 발생시킨다. 변경된 휨을 가진 기판은 제2 오버레이 오류를 갖는다. 제2 오버레이 오류는 초기 오버레이 오류와 비교할 때 감소된 오버레이 오류를 갖는다. 다른 기법이 또한 기판 상의 위치를 식별하여 보정 내부 응력을 가진 둘 다를 정정하기 위해 사용될 수 있다. 특정한 응력-정정 층은 상이한 내부 응력(예를 들어, 인장 계면에 대해 압축력이 있음)의 물질 간의 갑작스러운 전이를 가질 수 있다. 그러나, 본 개시내용의 기법은 상이한 내부 응력의 물질 간의 점진적인 전이를 제공한다. 본 명세서의 계면 전이는 상이한 계면 경사를 갖게 형성될 수 있다. 더 가파른 경사는 더 짧은 전이를 가질 것이고, 반면에 완만한 경사는 점진적인 전이를 가질 것이다. 수직 산 확산 길이 및 막의 위치-특정 현상은 응력-정정 막의 경사진 전이를 패터닝하기 위해 사용될 수 있다.
본 명세서의 기법은 미국 특허 출원 일련번호 제15/695,966호(발명의 명칭: "Location-Specific Tuning of Stress to Control Bow to Control Overlay In Semiconductor Processing")의 주제를 더 향상시킬 수 있고, 상기 기초출원은 전문이 참조에 의해 본 명세서에 원용된다.
본 개시내용에 개시된 기법은 상이한 내부 응력의 막 사이에 점진적인 전이를 제공하기 위해 막의 위치-특정 현상을 사용함으로써 기판 상의 막의 전이를 조정하기 위한 방법을 제공한다. 이것은 다양한 위치에서 가변 강도를 포함하는 위치에 의한 노광 제어를 행하는 직접-기입 투영 시스템을 사용하는 것을 포함할 수 있다. 용해도-변화제, 예컨대, 광산 생성제가 주어진 현상 가능한 막 상에 증착될 수 있다. 패터닝된 노광으로부터의 광은 좌표 위치에서 더 많거나 또는 더 적은 산을 생성할 수 있다. 베이킹 단계에 대해, 생성된 산은 미리 결정된 깊이의 하부막으로 확산될 수 있다. 깊이는 방사선 노광의 양 또는 강도, 뿐만 아니라 베이킹 시간 및 온도로부터 생성된 산의 양의 함수이다.
예를 들어, 기판은 광산 생성제를 가진 막을 갖거나 또는 산 코팅 또는 다른 작용제 코팅이 현상 가능한 층 상에 증착된다. 기판 상의 주어진 위치는 이용 가능한 방사선의 100%를 수용하고, 또 다른 위치는 이용 가능한 방사선의 50%를 수용하고, 또 다른 위치는 방사선을 수용하지 않는다. 방사선을 수용하지 않는 위치에서, 산 확산은 없다. 방사선 에너지(또는 생성될 수 있는 용해도-변화 화합물의 절반과 같은 에너지)의 50%를 수용하는 위치에서, 용해도-변화제는 제1 깊이의 층으로 확산된다. 이용 가능한 방사선의 100%를 수용하는 위치에서, 용해도-변화제는 제1 깊이의 2배만큼 깊은 제2 깊이의 층으로 확산된다. 따라서, 층은 조사량 및 베이킹에 따라 상이한 깊이로 가용성으로 된다. 현상 단계 동안, 상이한 양의 물질이 제거된다.
특정한 전이 구역에 걸쳐 전이 또는 페이드 노광을 수행함으로써, 주어진 물질의 물리적 경사가 형성될 수 있다. 주어진 막으로부터 기판 상의 작용은 주어진 위치에서의 두께와 내부 응력의 함수이다. 따라서, 응력 경계 구역에서 두께를 점진적으로 변화시킴으로써, 서서히 변화된 응력 전이가 본 명세서에서 대응하는 기판에 제공된다.
도 1 내지 도 11은 본 개시내용의 양상에 따른 응력 조정 공정의 복수의 단계 동안 다양한 단면 형성물을 도시한다.
도 1은 본 개시내용의 양상에 따른 응력 조정 공정의 복수의 단계 중 하나의 단계 동안 단면 형성물을 도시한다. 도 1의 형성물(101)에 도시된 바와 같이, 기판(110)이 제공될 수 있다. 기판(101)은 웨이퍼 테이블로서 또한 지칭되는 척 상에 장착될 수 있다.
도 2는 본 개시내용의 양상에 따른 응력 조정 공정의 복수의 단계 중 하나의 단계 동안 단면 형성물을 도시한다. 도 2의 형성물(102)에 도시된 바와 같이, 막이 기판(110) 상에 코팅되거나 또는 증착되어 제1 물질(A)의 제1 층(120)을 형성할 수 있다. 예를 들어, 제1 층(120)은 스핀-온, 화학적 기상 증착(chemical vapor deposition: CVD), 원자층 증착(atomic layer deposition: ALD), 인쇄, 롤러, 튜브 스퀴즈, 스프레이, 제트 프린트, 또는 기판(110) 상에 막을 코팅하거나 또는 증착하는 임의의 적합한 방법에 의해 형성될 수 있다. 제1 물질(A)은 SoC, PR, SiARC, SiO, SiN, HfO, TiO, AlO, TiN, 또는 임의의 다른 적합한 물질 중 하나 또는 이들의 조합물일 수 있다. 제1 층(120)은 평탄한 상단면을 가질 수 있는 기판(110)을 덮을 수 있다. 게다가, 제1 층(120)이 증착되는 기판(101)의 측면이 반도체 디바이스를 포함할 수 있는 기판(101)의 전면 표면과 마주보는, 기판(101)의 후면 표면일 수 있다는 것에 유의해야 한다.
도 3은 본 개시내용의 양상에 따른 응력 조정 공정의 복수의 단계 중 하나의 단계 동안 단면 형성물을 도시한다. 도 3의 형성물(103)에 도시된 바와 같이, 이어서 제2 물질(B)의 제2 층(130)이 제1 층(120) 상에 증착될 수 있다. 제2 층(130)은 원하는 응력을 제공하는 막일 수 있거나 또는 제2 층(130)은 나중에 논의되는 경사진 전이를 획정하기 위한 패터닝층일 수 있다. 예를 들어, 제2 층(130)은 스핀-온, 화학적 기상 증착(CVD), 인쇄, 롤러, 튜브 스퀴즈, 스프레이, 제트 프린트, 또는 제1 층(120) 상에 막을 코팅하거나 또는 증착하는 임의의 적합한 방법에 의해 형성될 수 있다. 제2 물질(B)은 산 민감성 폴리머 PTD PR, 산 민감성 폴리머 NTD PR, 산 민감성 폴리머 DARC, 산 민감성 폴리머 DBARC, 산 민감성 모노머 산 촉매 가교제(H+), 또는 임의의 다른 적합한 물질 중 하나 또는 이들의 조합물일 수 있다. 제2 층(130)은 평탄한 상단면을 가질 수 있다. 제1 층(120)의 물질(A)과 제2 층(130)의 물질(B)은 z-높이 제어의 크기를 직접적으로 증폭시키도록 선택될 수 있다. 예를 들어, 물질은 물질(A)이 물질(B)과 비교하여 더 높은 에칭 속도를 갖도록 선택될 수 있다.
제2 층(130)의 용해도는 기판(110) 상의 좌표 위치에 의해 변화될 수 있다. 게다가, 제2 층(130)의 용해도는 제2 층(130)의 상단면으로부터 미리 결정된 깊이까지 각각의 좌표 위치에서 제2 층(130)으로 용해도 변화될 수 있다. 제2 층(130)의 용해도를 변화시키는 것은 전이 구역에 걸친 용해도 변화의 미리 결정된 경사를 획정하는 전이 구역을 생성하는 것을 포함할 수 있다. 이것은 서서히 변화된 화학 방사선 노광에 의해 생성될 수 있다.
도 4는 본 개시내용의 양상에 따른 응력 조정 공정의 복수의 단계 중 하나의 단계 동안 단면 형성물을 도시한다. 도 4의 형성물(104)에 도시된 바와 같이, 제2 층(130)의 가용성 부분은 특정한 현상액을 사용하여 제거될 수 있다. 제2 층(130)의 남아 있는 부분은 제2 층(130)의 제1 z-높이(411)로부터 제2 층(130)의 제2 z-높이(412)로의 경사(410)를 전이 구역에서 가질 수 있다. 제2 층(130)의 제1 z-높이(411)는 제2 층(130)의 제2 z-높이(412) 미만일 수 있다. 경사(410)의 각이 선택될 수 있고 이어서 대응하는 광 노광이 회색조 노광을 제공하여 원하는 경사(410)를 생성할 수 있다. 경사(410)의 각을 선택하는 것은 기판(110) 상의 다양한 층에서 응력 전이를 조정하는 능력을 제공한다. 경사(410)의 선택된 각은 0도 초과 내지 90도 미만, 또는 15도 초과 내지 75도 미만, 또는 결과적으로 발생된 형성물의 이웃한 물질 간의 응력 전이를 용이하게 하는 데 적절한 임의의 다른 적합한 각 값일 수 있다.
도 5a, 도 5b 및 도 5c는 본 개시내용의 양상에 따른 z-높이의 다양성 간의 전이 구역의 조정 가능한 경사의 상이한 경사각의 선택에 기초한 단면 형성물의 예를 도시한다.
도 5a의 형성물(501)에 도시된 바와 같이, 제2 층(130)의 가용성 부분은 제2 층(130)의 남아 있는 부분이 제2 층(130)의 제1 z-높이(511)로부터 제2 층(130)의 제2 z-높이(512)로의 경사(510)를 전이 구역에서 가질 수 있도록 제거될 수 있다. 제1 z-높이(511)는 제2 z-높이(512)보다 약간 낮을 수 있고, 경사(510)의 각은 비교적 완만할 수 있다. 예를 들어, 제1 z-높이(511)와 제2 z-높이(512) 간의 높이 차는 제2 층(130)의 막 두께의 1% 내지 30%(즉, Δh = 1% 내지 30%)일 수 있고, 경사(510)의 각은 30° 이하(즉, θ ≤ 30°)일 수 있다.
도 5b의 형성물(502)에 도시된 바와 같이, 제2 층(130)의 가용성 부분은 제2 층(130)의 남아 있는 부분이 제2 층(130)의 제1 z-높이(521)로부터 제2 층(130)의 제2 z-높이(522)로의 경사(520)를 전이 구역에서 가질 수 있도록 제거될 수 있다. 제1 z-높이(521)는 적정하게 제2 z-높이(522) 미만일 수 있고, 경사(520)의 각은 비교적 중간일 수 있다. 예를 들어, 제1 z-높이(521)와 제2 z-높이(522) 간의 높이 차는 제2 층(130)의 막 두께의 30% 내지 70%(즉, Δh = 30% 내지 70%)일 수 있고, 경사(520)의 각은 30° 내지 60°(즉, 30° < θ < 60°)일 수 있다.
도 5c의 형성물(503)에 도시된 바와 같이, 제2 층(130)의 가용성 부분은 제2 층(130)의 남아 있는 부분이 제2 층(130)의 제1 z-높이(531)로부터 제2 층(130)의 제2 z-높이(532)로의 경사(530)를 전이 구역에서 가질 수 있도록 제거될 수 있다. 제1 z-높이(531)는 제2 z-높이(532)보다 상당히 낮을 수 있고, 경사(530)의 각은 비교적 가파를 수 있다. 예를 들어, 제1 z-높이(531)와 제2 z-높이(532) 간의 높이 차는 제2 층(130)의 막 두께의 70% 내지 100%(즉, Δh = 70% 내지 100%)일 수 있고, 경사(530)의 각은 60° 내지 90°(즉, 60° < θ < 90°)일 수 있다.
도 5a, 도 5b 및 도 5c의 상이한 경사 전이의 전술한 예에 더하여, 각이 매우 완만한 각에서 매우 가파른 각으로 변화되는 경사를 가진 다른 경사 전이가 제2 층(130)에서 형성될 수 있다.
도 6은 본 개시내용의 양상에 따른 응력 조정 공정의 복수의 단계 중 하나의 단계 동안 단면 형성물을 도시한다. 이전에 언급된 바와 같이, 제2 층(130)은 원하는 응력을 제공하는 막일 수 있고 제1 응력-제어된 막의 역할을 할 수 있다. 제2 층(130)은 또한 경사진 전이를 획정하는 패터닝층일 수 있다. 일부 원하는 응력-조정 물질이 현상 가능하지 않을 수 있고 그래서 현상 가능한 층이 먼저 패터닝될 수 있다. 도 6의 형성물(105)에 도시된 바와 같이, 제1 층(120)의 제1 물질 및 제2 층(130)의 제2 물질을 동시에 에칭하는 에칭 공정이 실행될 수 있다. 이 에칭 공정이 제2 층(130)의 형성물(104)에 형성된 경사(410)를 제1 층(120)으로 전사하여 제2 층(130)에 경사(610) 및 제1 층(120)에 경사(620)를 형성한다. 더 구체적으로, 각각의 제1 및 제2 층(120, 130)의 제1 및 제2 물질이 등가 속도로 에칭될 수 있어서 제2 층(130)으로부터 전이 구역의 경사의 각이 제1 층(120)으로 전사될 수 있다.
도 7은 본 개시내용의 양상에 따른 응력 조정 공정의 복수의 단계 중 하나의 단계 동안 단면 형성물을 도시한다. 구체적으로, 도 7은 에칭 공정이 제2 층(130)으로부터 제1 층(120)으로 경사를 전사하여, 형성물(105)에 도시된 패턴 전사를 완료한 후 예시적인 결과인, 형성물(106)을 도시한다. 도 7에 도시된 바와 같이, 제2 층(130)이 완전히 제거될 수 있고 이의 경사가 제1 층(120)으로 완전히 전사되어 제1 층(120)에 경사(710)를 형성할 수 있다. 제1 층(120)은 인장 또는 압축 응력을 제공할 수 있고 경사(710)를 가진 경사진 구역에서 응력의 점진적인 감소를 가질 수 있다. 즉, 이 막으로부터 웨이퍼에 대한 당기거나 미는 것은 경사진 구역에서 점진적으로 약화되고, 이는 기판(110) 상의 막의 평활한 응력 전이의 기술적 이점을 제공한다.
도 7에 도시된 바와 같이, 내부 응력 및 경사진 전이 구역을 가진 막을 형성한 후, 더 많은 막이 부가될 수 있다. 도 8은 본 개시내용의 양상에 따른 응력 조정 공정의 복수의 단계 중 하나의 단계 동안 단면 형성물을 도시한다. 구체적으로, 도 8의 형성물(107)에 도시된 바와 같이, 제3 물질(C)의 제3 층(140)이 드러난 기판(110)의 부분 및 제1 층(120) 상에 증착되어 제2 응력-제어-막을 형성하고 원하는 응력을 제공할 수 있다. 예를 들어, 제3 층(140)은 스핀-온, 화학적 기상 증착(CVD), 원자층 증착(ALD), 인쇄, 롤러, 튜브 스퀴즈, 스프레이, 제트 프린트, 또는 기판(110) 및 제1 층(120) 상에 막을 코팅하거나 또는 증착하는 임의의 적합한 방법에 의해 형성될 수 있다. 제3 물질(C)은 SoC, PR, SiARC, SiO, SiN, HfO, TiO, AlO, TiN, 또는 임의의 다른 적합한 물질 중 하나 또는 이들의 조합물일 수 있다. 제3 층(140)의 제3 물질(C)은 제1 물질(A) 없는 영역 또는 개구에 바로 증착될 수 있고, 제1 층(120)의 상단면에 대해 바로 증착될 수 있다. 제3 층(140)의 제3 물질(C)은 또한 컨포멀하게 증착되고 이어서 평탄화될 수 있다. 도 8은 제3 층(140)의 컨포멀한 증착을 도시한다.
도 9는 본 개시내용의 양상에 따른 응력 조정 공정의 복수의 단계 중 하나의 단계 동안 단면 형성물을 도시한다. 구체적으로, 도 9의 형성물(108)에 도시된 바와 같이, 제4 물질(D)의 제4 층(150)이 제3 층(140) 상에 증착될 수 있다. 제4 물질(D)은 현상 가능할 수 있다. 예를 들어, 제4 층(150)은 스핀-온, 화학적 기상 증착(CVD), 인쇄, 롤러, 튜브 스퀴즈, 스프레이, 제트 프린트, 또는 제3 층(140) 상에 막을 코팅하거나 또는 증착하는 임의의 적합한 방법에 의해 형성될 수 있다. 제4 물질(D)은 산 민감성 폴리머 PTD PR, 산 민감성 폴리머 NTD PR, 산 민감성 폴리머 DARC, 산 민감성 폴리머 DBARC, 산 민감성 모노머 산 촉매 가교제(H+), 또는 임의의 다른 적합한 물질 중 하나 또는 이들의 조합물일 수 있다. 이어서 제4 물질(D)이 더 높은 z-높이의 영역에서 노출되어 직접적으로 또는 용해도-변화 작용제의 수직 확산 후 제4 층(150)의 용해도를 변화시킬 수 있다.
도 10은 본 개시내용의 양상에 따른 응력 조정 공정의 복수의 단계 중 하나의 단계 동안 단면 형성물을 도시한다. 구체적으로, 제4 층(150)의 상단부에 가용성을 부여한 후, 이어서 제4 층(150)의 제4 물질(D)의 가용성 부분이 현상되어 제거될 수 있다. 도 10의 형성물(109)에 도시된 바와 같이, 제4 층(150)의 제4 물질(D)의 가용성 부분의 제거는 평탄화된 상단면(1001)을 발생시킬 수 있다.
도 11은 본 개시내용의 양상에 따른 응력 조정 공정의 복수의 단계 중 하나의 단계 동안 단면 형성물을 도시한다. 도 11의 형성물(110)에 도시된 바와 같이, 제3 및 제4 층(140, 150)의 제3 및 제4 물질(C, D) 각각이 평탄화되어 단지 각각의 제1 및 제3 층(120, 140)의 제1 및 제3 물질(A, C)을 남길 수 있다. 특히, 각각의 제3 및 제4 층(140, 150)의 제3 및 제4 물질(C, D)이 특정한 에칭 화학반응과 함께 등가 에칭 속도를 가질 수 있어서 제3 및 제4 층(140, 150)은 각각의 제1 및 제3 층(120, 140)의 제1 및 제3 물질(A, C)을 노출시킬 때까지 에칭되어, 평탄한 표면을 남길 수 있다. 화학적-기계적 폴리싱 단계가 대안적으로 사용되어 표면을 평탄화시켜 제1 층(120)을 드러낼 수 있다. 결과적으로 발생된 형성물(110)은 제1 및 제3 층(120, 140)의 평탄화된 상단면(1101)과 이들 사이의 경사진 계면을 포함한다.
각각의 제1 및 제3 층(120 및 140)의 제1 및 제3 물질(A, C)이 동일한 분자 조성을 가질 수 있지만, 이들의 각각의 분자 구조에 기인하여 또는 물질이 증착되는 방식에 기인하여 상이한 응력을 가질 수 있다. 도 11의 형성물(110)의 결과적으로 발생된 응력-정정 층은 제3 층(140)의 제3 물질(C) 내 압축 질화규소의 구역 및 제1 층(120)의 제1 물질(A) 내 인장 질화규소의 구역으로 구성될 수 있다. 다른 실시형태는 저인장 응력 물질의 영역 및 고인장 응력 물질의 영역을 가질 수 있다. 압축 물질과 인장 물질 사이의 경사진 계면은 미는 영역과 당기는 영역 사이에 더 평활한 전이를 제공한다.
도 12a는 본 개시내용의 양상에 따른 단면 형성물을 도시한다. 도 12a에 도시된 바와 같이, 형성물(1200)은 압축 물질의 제1 층(1202) 및 인장 물질의 제2 층(1203)을 상부에 증착하는 기판(1201)을 포함할 수 있다. 형성물(1200)은 제1 및 제2 층(1202, 1203) 사이에 계면(1210)을 포함할 수 있다. 제1 층(1202) 및 제2 층(1203)은 도 11에 도시된 바와 같이, 제3 층(140) 및 제1 층(120)에 각각 대응할 수 있고 계면(1210)을 제외하고, 조정 가능한 경사(710)와는 상이한, 형성물(110)을 발생시키는 유사한 응력 조정 공정에 의해 형성될 수 있다. 계면(1210)은 물질에 걸쳐 전이 구역을 획정하는 계면의 경사를 생성하기 위해 특정한 층의 용해도를 변화시킴으로써 형성될 수 있다. 계면(1210)은 가파른 수직 경사를 포함하고 전이의 변화 없이 제1 및 제2 층(1202, 1203)의 이웃한 물질 간의 갑작스러운 응력 전이를 구성한다.
도 12b는 본 개시내용의 양상에 따른 도 12a에 도시된 형성물의 막 응력 그래프를 도시한다. 막 응력 그래프(1220)는 압축으로부터 인장으로의 범위인 막 응력을 나타내는 y-축, 및 제1 층(1202)으로부터 제2 층(1203)을 향하여 기판(1201)의 표면을 따른 수평 방향의 위치를 나타내는 x-축을 포함한다. 막 응력 그래프(1220)에 도시된 바와 같이, 응력이 제1 층(1202)의 압축으로부터 제2 층(1203)의 인장으로 점프할 때 이진 제어만이 제공된다.
도 13a는 본 개시내용의 양상에 따른 단면 형성물을 도시한다. 도 13a에 도시된 바와 같이, 형성물(1300)은 압축 물질의 제1 층(1302) 및 인장 물질의 제2 층(1303)을 상부에 증착하는 기판(1301)을 포함할 수 있다. 형성물(1300)은 제1 및 제2 층(1302, 1303) 사이에 계면(1310)을 포함할 수 있다. 제1 층(1302) 및 제2 층(1303)은 도 11에 도시된 바와 같이, 제3 층(140) 및 제1 층(120)에 각각 대응할 수 있고 계면(1310)을 제외하고, 조정 가능한 경사(710)와는 약간 상이한, 형성물(110)을 발생시키는 유사한 응력 조정 공정에 의해 형성될 수 있다. 계면(1310)은 물질에 걸쳐 전이 구역을 획정하는 계면의 경사를 생성하기 위해 특정한 층의 용해도를 변화시킴으로써 형성될 수 있다. 계면(1310)은 중간의 경사를 포함하고 제1 및 제2 층(1302, 1303)의 이웃한 물질 간의 점진적인 응력 전이를 용이하게 한다.
도 13b는 도 13a에 도시된 형성물의 막 응력 그래프를 도시한다. 막 응력 그래프(1320)는 압축으로부터 인장으로의 범위인 막 응력을 나타내는 y-축, 및 제1 층(1302)으로부터 제2 층(1303)을 향하여 기판(1301)의 표면을 따른 수평 방향의 위치를 나타내는 x-축을 포함한다. 막 응력 그래프(1320)에 도시된 바와 같이, 응력이 제1 층(1302)의 압축으로부터 제2 층(1303)의 인장으로 전이할 때 점진적인 제어가 제공된다. 계면(1310)의 중간의 경사가 응력-제어 물질 간의 경사진 물질 전이를 제공하여, 따라서 웨이퍼 휨 제거/정정을 위한 더 우수한 응력 제어를 생성한다.
도 14a는 본 개시내용의 양상에 따른 단면 형성물을 도시한다. 도 14a에 도시된 바와 같이, 형성물(1400)은 압축 물질의 제1 층(1402) 및 인장 물질의 제2 층(1403)을 상부에 증착하는 기판(1401)을 포함할 수 있다. 형성물(1400)은 제1 및 제2 층(1402, 1403) 사이에 계면(1410)을 포함할 수 있다. 제1 층(1402) 및 제2 층(1403)은 도 11에 도시된 바와 같이, 제3 층(140) 및 제1 층(120)에 각각 대응할 수 있고 계면(1410)을 제외하고, 조정 가능한 경사(710)와는 상이한, 형성물(110)을 발생시키는 유사한 응력 조정 공정에 의해 형성될 수 있다. 계면(1410)은 물질에 걸쳐 전이 구역을 획정하는 계면의 경사를 생성하기 위해 특정한 층의 용해도를 변화시킴으로써 형성될 수 있다. 계면(1410)은 완만한 경사를 포함하고 제1 및 제2 층(1402, 1403)의 이웃한 물질 간의 상당히 점진적인 응력 전이를 구성한다.
도 14b는 도 14a에 도시된 형성물의 막 응력 그래프를 도시한다. 막 응력 그래프(1420)는 압축으로부터 인장으로의 범위인 막 응력을 나타내는 y-축, 및 제1 층(1402)으로부터 제2 층(1403)을 향하여 기판(1401)의 표면을 따른 수평 방향의 위치를 나타내는 x-축을 포함한다. 막 응력 그래프(1420)에 도시된 바와 같이, 응력이 제1 층(1402)의 압축으로부터 제2 층(1403)의 인장으로 전이할 때 점진적인 제어가 제공된다. 계면(1410)의 완만한 경사가 응력-제어 물질 간의 경사진 물질 전이를 제공하여, 따라서 웨이퍼 휨 제거/정정을 위한 더 우수한 응력 제어를 생성한다.
도 15a는 본 개시내용의 양상에 따른 단면 형성물을 도시한다. 도 15a에 도시된 바와 같이, 형성물(1500)은 압축 물질의 제1 층(1502) 및 인장 물질의 제2 층(1503)을 상부에 증착하는 기판(1501)을 포함할 수 있다. 제1 층(1502)은 제2 층(1503)의 양측에 제공될 수 있다. 형성물(1500)은 제2 층(1503)의 양측의 제1 및 제2 층(1502, 1503) 사이에 계면(1510, 1511)을 포함할 수 있다. 제1 층(1502) 및 제2 층(1503)은 도 11에 도시된 바와 같이, 제3 층(140) 및 제1 층(120)에 각각 대응할 수 있고 계면(1510 및 1511)을 제외하고, 조정 가능한 경사(710)와는 상이한, 형성물(110)을 발생시키는 유사한 응력 조정 공정에 의해 형성될 수 있다. 계면(1510 및 1511)은 물질에 걸쳐 전이 구역을 획정하는 계면의 경사를 생성하기 위해 특정한 층의 용해도를 변화시킴으로써 형성될 수 있다. 계면(1511 및 1510) 둘 다는 완만한 경사를 포함하고 압축으로부터 인장으로, 그리고 인장으로부터 압축으로의 상당한 점진적인 전이와 함께 제1 및 제2 층(1502, 1503)의 이웃한 물질 간의 제1 응력 전이 및 제2 응력 전이를 구성한다.
도 15b는 도 15a에 도시된 형성물의 막 응력 그래프를 도시한다. 막 응력 그래프(1520)는 압축으로부터 인장으로의 범위인 막 응력을 나타내는 y-축, 및 계면(1510)에 걸쳐 제1 층(1502)으로부터 제2 층(1503)을 향하여 그리고 계면(1511)에 걸쳐 제2 층(1503)으로부터 제1 층(1502)을 향하여 기판(1501)의 표면을 따른 수평 방향의 위치를 나타내는 x-축을 포함한다. 막 응력 그래프(1520)에 도시된 바와 같이, 응력이 계면(1510)에 걸쳐 제1 층(1502)의 압축으로부터 제2 층(1503)의 인장으로 전이하고(제1 응력 전이) 이어서 다시 계면(1511)에 걸쳐 제1 층(1502)의 압축으로 전이할 때(제2 응력 전이) 점진적인 제어가 제공된다. 계면(1510 및 1511)의 완만한 경사가 응력-제어 물질 간의 경사진 물질 전이를 제공하여, 따라서 웨이퍼 휨 제거/정정을 위한 더 우수한 응력 제어를 생성한다.
전술한 설명을 고려하여, 응력 조정 공정 및 전술한 기법은 더 평평한 기판 또는 더 적은 오버레이 오류를 가진 기판에 대한 응력 제어를 개선시키기 위해 기판 상의 위치에 의한 점진적인 응력 전이를 제공한다.
도 16은 본 개시내용의 예시적인 양상에 따라 기판을 조정하는 응력 방법에 대한 흐름도를 도시한다. 단계(S101)에서, 제1 층이 기판 상에 증착된다. 예를 들어, 도 2에 도시된 바와 같이, 막이 기판(110) 상에 코팅되거나 또는 증착되어 제1 물질(A)의 제1 층(120)을 형성할 수 있다.
단계(S102)에서, 제2 층이 제1 층 상에 증착된다. 예를 들어, 도 3에 도시된 바와 같이, 제2 물질(B)의 제2 층(130)이 제1 층(120) 상에 증착될 수 있다.
단계(S103)에서, 제2 층의 용해도가 하나 이상의 좌표 위치에서 변화되어 전이 구역을 생성한다. 예를 들어, 제2 층(130)의 용해도는 제2 층(130)의 상단면으로부터 미리 결정된 깊이까지 각각의 좌표 위치에서 제2 층(130)으로 용해도 변화될 수 있다.
단계(S104)에서, 제2 층의 가용성 부분이 제거되어 경사가 전이 구역에 남는다. 예를 들어, 도 4에 도시된 바와 같이, 제2 층(130)의 가용성 부분은 특정한 현상액을 사용하여 제거될 수 있다. 제2 층(130)의 남아 있는 부분은 제2 층(130)의 제1 z-높이(411)로부터 제2 층(130)의 제2 z-높이(412)로의 경사(410)를 전이 구역에서 가질 수 있다. 경사(410)의 각이 미리 결정되고 도 5a, 도 5b 및 도 5c에 예시된 바와 같이, 원하는 결과적으로 발생된 응력 전이에 기초하여 상이할 수 있다.
단계(S105)에서, 전이 구역에서 제2 층으로부터 제1 층으로 경사를 전사하는 에칭 공정이 실행된다. 예를 들어, 도 6에 도시된 바와 같이, 제1 층(120)의 제1 물질과 제2 층(130)의 제2 물질을 동시에 에칭하는 에칭 공정이 실행될 수 있다. 이 에칭 공정이 제2 층(130)의 형성물(104)에 형성된 경사(410)를 제1 층(120)으로 전사하여 제2 층(130)의 경사(610) 및 제1 층(120)의 경사(620)의 형성물을 발생시킨다. 게다가, 도 7에 도시된 바와 같이, 제2 층(130)이 완전히 제거될 수 있고 이의 경사가 제1 층(120)으로 완전히 전사될 수 있어서 제1 층(120)에 경사(710)를 형성한다.
단계(S106)에서, 제3 층이 제1 층 상에 증착된다. 예를 들어, 도 8에 도시된 바와 같이, 제3 물질(C)의 제3 층(140)이 제1 층(120) 및 드러난 기판(110)의 부분 상에 증착되어 제2 응력-제어-막을 형성하고 원하는 응력을 제공할 수 있다.
단계(S107)에서, 제4 층이 제3 층 상에 증착된다. 예를 들어, 도 9에 도시된 바와 같이, 제4 물질(D)의 제4 층(150)이 제3 층(140) 상에 증착될 수 있다.
단계(S108)에서, 제4 층의 용해도는 더 높은 z-높이의 영역에서 변화된다. 예를 들어, 제4 층(150)의 상단 부분은 더 높은 z-높이의 영역에 가용성이 부여될 수 있다.
단계(S109)에서, 제4 층의 부분이 제거되어 형성물의 상단면을 평탄화한다. 예를 들어, 도 10에 도시된 바와 같이, 제4 층(150)의 가용성 부분이 현상되어 제거될 수 있어서 제4 층(150)의 가용성 부분의 제거가 평탄화된 상단면(1001)을 발생시킨다.
단계(S110)에서, 형성물의 상단면은 제1 층의 표면이 노출될 때까지 평탄화된다. 예를 들어, 도 11에 도시된 바와 같이, 제3 및 제4 층(140, 150)이 평탄화되어 단지 제1 및 제3 층(120 및 140)을 남길 수 있다. 결과적으로 발생된 형성물(110)은 제1 및 제3 층(120, 140)의 평탄화된 상단면(1101)과 함께 이들 사이의 경사진 계면을 포함한다.
이 방식으로, 응력 조정의 개시된 방법은 더 평평한 기판 또는 더 적은 오버레이 오류를 가진 기판에 대한 응력 제어를 개선시키기 위해 기판 상의 위치에 의한 점진적인 응력 전이를 실질적으로 생성하도록 사용될 수 있다.
전술한 설명에서, 처리 시스템의 특정한 기하학적 구조 및 그 안에서 사용되는 다양한 컴포넌트 및 공정의 설명과 같은 특정한 상세사항이 제시되었다. 그러나, 본 명세서의 기법은 이 특정한 상세사항으로부터 벗어나는 다른 양상으로 실시될 수 있으며, 이러한 상세사항은 설명을 위한 것이며 제한사항이 아님을 이해해야 한다. 본 명세서에 개시된 양상은 첨부 도면을 참조하여 설명되었다. 유사하게, 설명을 위해, 특정한 수, 물질 및 구성이 완전한 이해를 제공하도록 제시되었다. 그럼에도 불구하고, 양상은 이러한 특정한 상세사항 없이 실행될 수 있다. 실질적으로 동일한 기능적 구성을 갖는 컴포넌트는 유사한 참조 부호로 표기되므로, 임의의 불필요한 설명이 생략될 수 있다.
다양한 기법은 다양한 양상의 이해를 돕기 위해 다수의 별개의 작동으로서 설명되었다. 설명 순서는, 이러한 작동이 반드시 순서에 의존한다는 것을 의미하는 것으로 해석되어서는 안 된다. 실제로, 이러한 작동은 표현의 순서로 수행될 필요가 없다. 설명된 작동은 설명된 양상과는 상이한 순서로 수행될 수 있다. 다양한 부가적인 동작이 수행될 수 있고/있거나 설명된 동작이 부가적인 양상에서 생략될 수 있다.
본 명세서에서 사용될 때 "기판"은 일반적으로 본 개시내용에 따라 처리되는 대상을 나타낸다. 기판은 디바이스, 특히, 반도체 또는 다른 전자 디바이스의 임의의 물질 부분 또는 구조체를 포함할 수 있으며, 예를 들어, 반도체 웨이퍼와 같은 베이스 기판 구조체, 레티클, 또는 박막과 같은 베이스 기판 구조체 상에 있거나 위에 있는 층일 수 있다. 따라서, 기판은 패턴화되거나 패턴화되지 않은 임의의 특정 베이스 구조체, 하부층 또는 상부층으로 제한되지 않고, 오히려, 임의의 이러한 층 또는 베이스 구조체, 및 층 및/또는 베이스 구조체의 임의의 조합을 포함하는 것으로 고려된다. 설명은 특정한 유형의 기판을 참조할 수 있지만, 이는 예시적인 목적만을 위한 것이다.
당업자는 또한 본 개시내용의 동일한 목적을 여전히 달성하면서 전술한 기법의 작동에 많은 변형이 이루어질 수 있음을 이해할 것이다. 이러한 변형은 본 개시내용의 범위에 포함되도록 의도된다. 이와 같이, 본 개시내용의 양상의 전술한 설명은 제한하는 것으로 의도되지 않는다. 오히려, 본 개시내용의 양상에 대한 임의의 제한이 다음의 청구범위에서 제시된다.

Claims (20)

  1. 기판 상의 응력을 조정하는 방법으로서,
    상기 기판 상에 제1 물질의 제1 층을 증착하는 단계;
    상기 제1 층 상에 제2 물질의 제2 층을 증착하는 단계;
    상기 기판 상의 하나 이상의 좌표 위치에서 상기 제2 층의 용해도를 변화시키는 단계로서, 상기 제2 층의 용해도는 상기 제2 층의 상단면으로부터 미리 결정된 깊이까지 상기 하나 이상의 좌표 위치의 각각에서 상기 제2 층으로 용해도 변화되고, 상기 제2 층의 용해도를 변화시키는 것은 전이 구역에 걸친 용해도 변화의 미리 결정된 경사를 획정하는 상기 전이 구역을 생성하는 것을 포함하는, 상기 제2 층의 용해도를 변화시키는 단계; 및
    상기 제2 층의 남아 있는 부분이 상기 제2 층의 제1 z-높이로부터 상기 제2 층의 제2 z-높이로의 상기 미리 결정된 경사를 상기 전이 구역에 포함하도록 현상액을 사용하여 상기 제2 층의 가용성 부분을 제거하는 단계로서, 상기 제2 층의 상기 제1 z-높이는 상기 제2 층의 상기 제2 z-높이 미만인, 상기 제2 층의 가용성 부분을 제거하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제1 물질과 상기 제2 물질을 동시에 에칭하는 에칭 공정을 실행하여 상기 미리 결정된 경사를 상기 제1 층으로 전사하는 단계를 더 포함하는, 방법.
  3. 제2항에 있어서,
    상기 기판 상에 제3 물질을 증착하여 상기 기판의 평탄한 표면을 발생시키는 단계를 더 포함하되, 상기 제3 물질은 상기 제1 층의 가장 큰 z-높이로 상기 기판의 구역을 충전하는, 방법.
  4. 제1항에 있어서, 상기 제2 층의 용해도를 변화시키는 것은 제2 전이 구역에 걸친 용해도 변화의 제2 미리 결정된 경사를 획정하는 상기 제2 전이 구역을 생성하는 것을 포함하는, 방법.
  5. 제1항에 있어서,
    상기 기판 상에 제3 물질을 증착하여 상기 기판의 평탄한 표면을 발생시키는 단계를 더 포함하되, 상기 제3 물질은 상기 제2 층의 가장 큰 z-높이로 상기 기판의 구역을 충전하는, 방법.
  6. 제1항에 있어서,
    상기 기판 상에 제3 물질을 증착하는 단계; 및
    상기 기판을 평탄화시켜 상기 제3 물질의 과적물을 제거하는 단계
    를 더 포함하되, 상기 제3 물질은 상기 전이 구역에서 상기 미리 결정된 경사를 갖는, 방법.
  7. 제1항에 있어서, 용해도 변화의 상기 미리 결정된 경사를 획정하는 상기 전이 구역을 생성하는 것은 상기 전이 구역에 대한 목적하는 응력 전이에 기초하는, 방법.
  8. 제1항에 있어서,
    상기 기판 상에 제3 물질을 증착하는 단계로서, 상기 제3 물질은 더 낮은 z-높이를 가진 상기 기판의 구역을 충전하는, 상기 제3 물질을 증착하는 단계;
    상기 기판 상에 제4 물질을 증착하는 단계로서, 상기 제4 물질은 더 낮은 z-높이를 가진 상기 기판의 구역을 충전하는, 상기 제4 물질을 증착하는 단계; 및
    비교적 더 높은 z-높이의 위치에서 상기 제4 물질의 용해도를 변화시킴으로써 상기 제4 물질을 평탄화시키고, 현상액을 사용하여 상기 제4 물질의 가용성 부분을 제거하는 단계
    를 더 포함하는, 방법.
  9. 제1항에 있어서, 상기 제1 물질은 상기 제2 물질과 비교할 때 상이한 내부 응력을 갖는, 방법.
  10. 제3항에 있어서, 상기 제1 물질은 상기 제3 물질과 비교할 때 상이한 내부 응력을 갖는, 방법.
  11. 제1항에 있어서, 상기 미리 결정된 경사는 설계 응력 전이에 기초하여 선택되는, 방법.
  12. 제1항에 있어서, 상기 제1 층과 상기 제2 층은 상기 기판의 전면 표면과 마주보는 상기 기판의 후면 표면 상에 증착되고, 상기 기판의 상기 전면 표면은 반도체 디바이스를 포함하는, 방법.
  13. 기판 상의 응력을 조정하는 방법으로서,
    상기 기판 상에 제1 물질의 제1 층을 증착하는 단계;
    상기 기판 상의 하나 이상의 좌표 위치에서 상기 제1 층의 용해도를 변화시키는 단계로서, 상기 제1 층의 용해도는 상기 제1 층의 상단면으로부터 미리 결정된 깊이까지 상기 하나 이상의 좌표 위치의 각각에서 상기 제1 층으로 용해도 변화되고, 상기 제1 층의 용해도를 변화시키는 것은 전이 구역에 걸친 용해도 변화의 미리 결정된 경사를 획정하는 상기 전이 구역을 생성하는 것을 포함하고, 상기 미리 결정된 경사는 0도 초과 내지 90도 미만인, 상기 제1 층의 용해도를 변화시키는 단계; 및
    상기 제1 층의 남아 있는 부분이 상기 제1 층의 제1 z-높이로부터 상기 제1 층의 제2 z-높이로의 상기 미리 결정된 경사를 상기 전이 구역에 포함하도록 특정한 현상액을 사용하여 상기 제1 층의 가용성 부분을 제거하는 단계로서, 상기 제1 층의 상기 제1 z-높이는 상기 제1 층의 상기 제2 z-높이 미만인, 상기 제1 층의 가용성 부분을 제거하는 단계
    를 포함하는, 방법.
  14. 제13항에 있어서, 상기 기판 상에 제2 물질의 제2 층을 증착하는 단계를 더 포함하되, 상기 제2 물질은 상기 제1 물질과 함께 상기 미리 결정된 경사를 가진 계면을 형성하고, 상기 제2 물질과 상기 제1 물질은 상이한 내부 응력을 갖는, 방법.
  15. 상기 기판 상의 응력을 조정하는 방법으로서,
    상기 기판 상에 응력-조정층을 형성하는 단계로서, 상기 응력-조정층은 제1 물질로 형성된 제1 구역 및 제2 물질로 형성된 제2 구역을 포함하고, 상기 제1 물질은 제1 내부 응력을 포함하고 상기 제2 물질은 제2 내부 응력을 포함하고, 상기 제1 내부 응력은 상기 제2 내부 응력과 비교할 때 상이한, 상기 응력-조정층을 형성하는 단계; 및
    상기 제1 구역과 상기 제2 구역 사이에 전이 구역을 형성하는 단계로서, 상기 전이 구역은 0도 초과 내지 90도 미만인 미리 결정된 경사를 가진, 상기 제1 물질과 상기 제2 물질 사이의 계면을 포함하는, 상기 전이 구역을 형성하는 단계
    를 포함하는, 방법.
  16. 제15항에 있어서, 상기 미리 결정된 경사는 15도 초과 내지 75도 미만인, 방법.
  17. 제15항에 있어서, 상기 기판 상의 좌표 위치에 기초하여 상이한 계면 경사의 전이 구역을 형성하는 단계를 더 포함하는, 방법.
  18. 제15항에 있어서, 상기 제1 내부 응력은 압축 응력이고, 상기 제2 내부 응력은 압축 응력이거나, 또는
    상기 제1 내부 응력은 인장 응력이고, 상기 제2 내부 응력은 인장 응력인, 방법.
  19. 제15항에 있어서, 상기 제1 내부 응력은 압축 응력이고, 상기 제2 내부 응력은 인장 응력인, 방법.
  20. 제15항에 있어서, 상기 제1 물질과 상기 제2 물질은 동일한 분자 조성 및 상이한 내부 응력을 갖는, 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11569134B2 (en) * 2020-04-14 2023-01-31 International Business Machines Corporation Wafer backside engineering for wafer stress control
CN115047549B (zh) * 2022-05-26 2024-06-18 麦斯塔微电子(深圳)有限公司 光学元件

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05205989A (ja) * 1992-01-28 1993-08-13 Hitachi Ltd リソグラフィ法及び半導体装置の製造方法
US6245604B1 (en) * 1996-01-16 2001-06-12 Micron Technology Bipolar-CMOS (BiCMOS) process for fabricating integrated circuits
US5933748A (en) * 1996-01-22 1999-08-03 United Microelectronics Corp. Shallow trench isolation process
US6590710B2 (en) * 2000-02-18 2003-07-08 Yokogawa Electric Corporation Fabry-Perot filter, wavelength-selective infrared detector and infrared gas analyzer using the filter and detector
DE10203839B4 (de) * 2002-01-31 2007-10-18 Infineon Technologies Ag Resist für die Fotolithografie mit reaktiven Gruppen für eine nachträgliche Modifikation der Resiststrukturen
JP3840123B2 (ja) 2002-03-07 2006-11-01 株式会社日立ハイテクノロジーズ 難エッチング材のエッチング方法
US6617690B1 (en) 2002-08-14 2003-09-09 Ibm Corporation Interconnect structures containing stress adjustment cap layer
US20040183202A1 (en) * 2003-01-31 2004-09-23 Nec Electronics Corporation Semiconductor device having copper damascene interconnection and fabricating method thereof
JP4325471B2 (ja) 2003-10-23 2009-09-02 ソニー株式会社 エッチング方法および素子分離方法
US7741168B2 (en) * 2007-07-25 2010-06-22 Sematech, Inc. Systems and methods for fabricating nanometric-scale semiconductor devices with dual-stress layers using double-stress oxide/nitride stacks
US8546048B2 (en) * 2010-10-29 2013-10-01 Skyworks Solutions, Inc. Forming sloped resist, via, and metal conductor structures using banded reticle structures
US9396958B2 (en) 2014-10-14 2016-07-19 Tokyo Electron Limited Self-aligned patterning using directed self-assembly of block copolymers
US9899224B2 (en) 2015-03-03 2018-02-20 Tokyo Electron Limited Method of controlling solid phase diffusion of boron dopants to form ultra-shallow doping regions
JP6681909B2 (ja) 2015-09-30 2020-04-15 富士フイルム株式会社 パターン形成方法、及び、感活性光線性又は感放射線性樹脂組成物
US10622211B2 (en) 2016-08-05 2020-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-compound-removing solvent and method in lithography
US10672619B2 (en) * 2016-12-15 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Material composition and methods thereof
US10170555B1 (en) * 2017-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Intermetallic doping film with diffusion in source/drain

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