CN114097062A - 用于调整衬底上膜的应力过渡的方法 - Google Patents
用于调整衬底上膜的应力过渡的方法 Download PDFInfo
- Publication number
- CN114097062A CN114097062A CN202080050799.9A CN202080050799A CN114097062A CN 114097062 A CN114097062 A CN 114097062A CN 202080050799 A CN202080050799 A CN 202080050799A CN 114097062 A CN114097062 A CN 114097062A
- Authority
- CN
- China
- Prior art keywords
- layer
- substrate
- stress
- height
- solubility
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 144
- 238000000034 method Methods 0.000 title claims abstract description 95
- 230000007704 transition Effects 0.000 title claims abstract description 92
- 239000000463 material Substances 0.000 claims abstract description 155
- 230000008569 process Effects 0.000 claims description 35
- 238000000151 deposition Methods 0.000 claims description 25
- 239000004065 semiconductor Substances 0.000 claims description 15
- 230000008859 change Effects 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 238000011049 filling Methods 0.000 claims description 8
- 238000012546 transfer Methods 0.000 claims description 4
- 238000013461 design Methods 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 3
- 239000010408 film Substances 0.000 description 52
- 238000010276 construction Methods 0.000 description 18
- 239000002253 acid Substances 0.000 description 16
- 238000012937 correction Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 229920000642 polymer Polymers 0.000 description 8
- 230000006835 compression Effects 0.000 description 7
- 238000007906 compression Methods 0.000 description 7
- 230000005855 radiation Effects 0.000 description 7
- 239000011248 coating agent Substances 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- 238000005452 bending Methods 0.000 description 5
- 239000003795 chemical substances by application Substances 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000001125 extrusion Methods 0.000 description 4
- 238000005286 illumination Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000007639 printing Methods 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 4
- 238000005507 spraying Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000013404 process transfer Methods 0.000 description 3
- 102100022717 Atypical chemokine receptor 1 Human genes 0.000 description 2
- 101000678879 Homo sapiens Atypical chemokine receptor 1 Proteins 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000003377 acid catalyst Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004132 cross linking Methods 0.000 description 2
- 238000004049 embossing Methods 0.000 description 2
- 239000000178 monomer Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000001723 curing Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000001393 microlithography Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
- H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0335—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Micromachines (AREA)
Abstract
本披露内容涉及一种用于调整衬底上膜的应力过渡的方法。该方法包括:在该衬底上形成应力调节层,其中,该应力调节层包括由第一材料形成的第一区域以及由第二材料形成的第二区域,其中,该第一材料包括第一内应力,而该第二材料包括第二内应力,并且其中,该第一内应力与该第二内应力相比是不同的;以及在这些第一区域与这些第二区域之间形成过渡区域,其中,这些过渡区域包括该第一材料与该第二材料之间的界面,该界面具有大于零度且小于90度的预定斜坡。
Description
相关申请的交叉引用
本披露内容要求于2019年7月19日提交的美国临时申请号62/876,372和于2020年7月7日提交的美国申请号16/922,809的权益,这些美国申请通过援引以其全部内容并入本文。
技术领域
本披露内容涉及一种半导体器件制造方法,并且更具体地涉及一种用于调整衬底上膜的应力过渡的方法。
背景技术
本文提供的背景描述的目的是为了总体上呈现本披露内容的环境。目前指名的发明人的工作在本背景技术部分中所描述的程度上、以及在提交时间时可能不被认定为现有技术的本说明书的各方面,既没有明确地也没有隐含地承认是针对本披露内容的现有技术。
半导体制造涉及多个不同的步骤和工艺。一种典型的制造工艺称为光刻法(也称为微光刻法)。光刻法使用比如紫外线或者可见光等辐射来在半导体器件设计中生成精细的图案。可以使用包括光刻法、刻蚀、膜沉积、表面清洁、金属化等等的半导体制造技术来构造比如二极管、晶体管和集成电路等多种类型的半导体器件。
曝光系统(也称为工具)被用于实施光刻技术。曝光系统通常包括照射系统、用于产生电路图案的掩模版(也称为光掩模)或者空间光调制器(SLM)、投射系统以及用于对准被光敏抗蚀剂所覆盖的半导体晶圆的晶圆对准台。照射系统以照射场(比如矩形槽照射场)照射掩模版或SLM的区域。投射系统将掩模版图案的被照射区域的图像投射到晶圆上。为了实现准确的投射,将在相对较平整或平坦(优选地,高度偏差小于10微米)的晶圆上对光图案进行曝光很重要。
发明内容
提供本发明内容是为了以简化的形式介绍在下面的具体实施方式中进一步描述的本披露内容的一些方面。本发明内容并不旨在指明所要求保护的主题的关键特征或者必要特征,也不旨在用于限制所要求保护的主题的范围。
本披露内容的各方面提供了一种调节衬底上的应力的方法。该方法包括:在该衬底上沉积第一层第一材料;在该第一层上沉积第二层第二材料;改变该第二层在该衬底上的一个或多个坐标位置处的溶解度,其中,在该一个或多个坐标位置中的每个坐标位置处从该第二层的顶表面向下到该第二层中的预定深度的溶解度上改变该第二层的溶解度,并且其中,改变该第二层的溶解度包括创建过渡区域,该过渡区域限定了该过渡区域上的溶解度变化预定斜坡;以及使用显影剂去除该第二层的可溶性部分,使得该第二层的其余部分在该过渡区域中包括从该第二层的第一z高度至该第二层的第二z高度的该预定斜坡,其中,该第二层的第一z高度小于该第二层的第二z高度。
根据一个方面,该方法进一步包括执行刻蚀工艺,该刻蚀工艺同时刻蚀该第一材料和该第二材料以将该预定斜坡转印到该第一层。
根据另一个方面,该方法进一步包括:在该衬底上沉积第三材料,从而产生该衬底的平坦表面,该第三材料将该衬底的区域填充到该第一层的最大z高度。
在示例中,改变该第二层的溶解度包括创建第二过渡区域,该第二过渡区域限定了该第二过渡区域上的溶解度变化第二预定斜坡。
根据又一方面,该方法进一步包括:在该衬底上沉积第三材料,从而产生该衬底的平坦表面,该第三材料将该衬底的区域填充到该第二层的最大z高度。
根据又一个方面,该方法进一步包括:在该衬底上沉积第三材料;以及对该衬底进行平坦化以去除该第三材料的过多部分,该第三材料在该过渡区域中具有该预定斜坡。
在示例中,基于该过渡区域的期望应力过渡来创建限定该溶解度变化预定斜坡的该过渡区域。
根据又一方面,该方法进一步包括:在该衬底上沉积第三材料,该第三材料填充该衬底的具有较小z高度的区域;在该衬底上沉积第四材料,该第四材料填充该衬底的具有较小z高度的区域;以及通过改变该第四材料在相对较大的z高度位置处的溶解度、并且使用显影剂去除该第四材料的可溶性部分来对该第四材料进行平坦化。
在示例中,与该第二材料相比,该第一材料具有不同的内应力。
在另一示例中,与该第三材料相比,该第一材料具有不同的内应力。
在又一个示例中,基于设计应力过渡来选择该预定斜坡。
在又一个示例中,在该衬底的背侧表面上沉积该第一层和该第二层,该背侧表面与该衬底的前侧表面相反,该衬底的前侧表面包括半导体器件。
本披露内容的各方面还提供了另一种调节衬底上的应力的方法。该方法包括:在该衬底上沉积第一层第一材料;改变该第一层在该衬底上的一个或多个坐标位置处的溶解度,其中,在该一个或多个坐标位置中的每个坐标位置处从该第一层的顶表面向下到该第一层中的预定深度的溶解度上改变该第一层的溶解度,并且其中,改变该第一层的溶解度包括创建过渡区域,该过渡区域限定了该过渡区域上的溶解度变化预定斜坡,该预定斜坡大于零度并且小于90度;以及使用特定的显影剂去除该第一层的可溶性部分,使得该第一层的其余部分在该过渡区域中包括从该第一层的第一z高度至该第一层的第二z高度的该预定斜坡,其中,该第一层的第一z高度小于该第一层的第二z高度。
根据一个方面,该方法进一步包括:在该衬底上沉积第二层第二材料,该第二材料与该第一材料形成具有该预定斜坡的界面,该第二材料和该第一材料具有不同的内应力。
本披露内容的各方面还提供了又一种调节衬底上的应力的方法。该方法包括:在该衬底上形成应力调节层,其中,该应力调节层包括由第一材料形成的第一区域以及由第二材料形成的第二区域,其中,该第一材料包括第一内应力,而该第二材料包括第二内应力,并且其中,该第一内应力与该第二内应力相比是不同的;以及在这些第一区域与这些第二区域之间形成过渡区域,其中,这些过渡区域包括该第一材料与该第二材料之间的界面,该界面具有大于零度且小于90度的预定斜坡。
在示例中,该预定斜坡大于15度且小于75度。
根据一个方面,该方法进一步包括基于该衬底上的坐标位置形成具有不同界面斜坡的过渡区域。
在示例中,该第一内应力是压缩应力,并且该第二内应力是压缩应力。
在另一示例中,该第一内应力是拉伸应力,并且该第二内应力是拉伸应力。
在又一个示例中,该第一内应力是压缩应力,并且该第二内应力是拉伸应力。
在又一个示例中,该第一内应力是拉伸应力,并且该第二内应力是压缩应力。
在又一个示例中,该第一材料和该第二材料具有相同的分子组成和不同的内应力。
应注意的是,本发明内容部分并未指定本披露内容或所要求保护的主题的每个方面和/或递增的新颖方面。相反,本发明内容仅提供了对不同方面以及新颖性对应点的初步讨论。对于本披露内容和各方面的附加细节和/或可能的观点而言,读者应查阅如以下进一步讨论的本披露内容的具体实施方式部分和对应附图。
附图说明
结合于此并且构成本说明书的一部分的附图展示了与本披露内容一致的各方面,并且与说明部分一起用于解释本披露内容的原理。
图1示出了根据本披露内容的示例性方面的在应力调整工艺的多个步骤之一期间的截面构造。
图2示出了根据本披露内容的示例性方面的在应力调整工艺的多个步骤之一期间的截面构造。
图3示出了根据本披露内容的示例性方面的在应力调整工艺的多个步骤之一期间的截面构造。
图4示出了根据本披露内容的示例性方面的在应力调整工艺的多个步骤之一期间的截面构造。
图5A示出了根据本披露内容的示例性方面的基于对特定斜坡角度的选择的截面构造。
图5B示出了根据本披露内容的示例性方面的基于对特定斜坡角度的选择的截面构造。
图5C示出了根据本披露内容的示例性方面的基于对特定斜坡角度的选择的截面构造。
图6示出了根据本披露内容的示例性方面的在应力调整工艺的多个步骤之一期间的截面构造。
图7示出了根据本披露内容的示例性方面的在应力调整工艺的多个步骤之一期间的截面构造。
图8示出了根据本披露内容的示例性方面的在应力调整工艺的多个步骤之一期间的截面构造。
图9示出了根据本披露内容的示例性方面的在应力调整工艺的多个步骤之一期间的截面构造。
图10示出了根据本披露内容的示例性方面的在循环平坦化工艺中的各个步骤期间的截面构造。
图11示出了根据本披露内容的示例性方面的在应力调整工艺的多个步骤之一期间的截面构造。
图12A示出了根据本披露内容的示例性方面的截面构造。
图12B示出了根据本披露内容的示例性方面的图12A中所示的构造的膜应力曲线图。
图13A示出了根据本披露内容的一个方面的截面构造。
图13B示出了根据本披露内容的示例性方面的图13A中所示的构造的膜应力曲线图。
图14A示出了根据本披露内容的示例性方面的截面构造。
图14B示出了根据本披露内容的示例性方面的图14A中所示的构造的膜应力曲线图。
图15A示出了根据本披露内容的示例性方面的截面构造。
图15B示出了根据本披露内容的示例性方面的图15A中所示的构造的膜应力曲线图。
图16示出了根据本披露内容的示例性方面的对衬底进行应力调整的方法的流程图。
下面将详细描述上述附图所展示的本披露内容的特定方面。这些附图和说明部分并非旨在以任何方式限制本披露内容的范围,而是旨在通过引用特定方面向本领域的技术人员解释本披露内容的构思。
具体实施方式
以下披露内容提供了用于实施所提供的主题的不同特征的多个不同的方面或示例。以下描述了部件和布置的多个特定示例以简化本披露内容。当然,这些仅是示例,并且不旨在进行限制。例如,以下描述中的在第二特征上方或其上形成第一特征可以包括第一特征和第二特征直接接触形成的方面,并且还可以包括可以在第一特征与第二特征之间形成附加特征使得第一特征和第二特征可以不直接接触的方面。另外,本披露内容可能会在各个示例中重复使用附图标记和/或字母。该重复是出于简单和清楚的目的,并且其本身并不指示所讨论的各个方面和/或配置之间的关系。进一步地,为了便于描述,在本文中可以使用比如“顶部”、“底部”、“下面”、“下方”、“下部”、“上方”、“上部”等空间相关的术语来描述如附图中所展示的一个元素或特征与其他(多个)元素或(多个)特征的关系。除了在附图中所描绘的取向之外,空间相关的术语还旨在涵盖器件在使用或操作中的不同取向。可以以其他方式定向该装置(旋转90度或处于其他取向),并且相应地可以以类似的方式解释本文使用的空间相关的描述符。
为了清楚起见,已经给出了本文所述的不同步骤的讨论顺序。通常,这些步骤可以以任何合适的顺序执行。另外,尽管可能在本披露内容的不同地方讨论了本文中的每个不同特征、技术、构型等,但是旨在每个构思可以彼此独立地或彼此组合地执行。相应地,可以以许多不同的方式来实施和看待本披露内容。
随着半导体器件制造技术的发展,对用于制造半导体器件的光刻系统和涂布机/显影剂的需求正不断增加。这包括对衬底对准准确度的需求不断增加。衬底通常安装在也被称为晶圆台的吸盘上。在曝光期间,在衬底上曝光的特征需要覆盖衬底上的现有特征。换言之,图案B需要与图案A对准。后续层的对准称为覆盖。覆盖误差意味着一层相对于其下面(或者上面)一层有所偏移。为了获得期望的覆盖性能,在曝光之前将衬底与衬底台对准。然而,在对准后衬底相对于衬底台的任何移动都可能导致覆盖误差。已经存在测量覆盖误差的常规工具,比如通过使用散射仪。
各种制造工艺步骤(材料沉积、刻蚀、固化等等)会导致衬底的膨胀和/或收缩,结果是得到翘曲或者弯曲的衬底。例如,在光化辐射曝光期间,由于从曝光束转移到衬底的能量,衬底被局部加热。衬底也在退火工艺期间被加热。这种加热导致衬底膨胀。如果未检查衬底膨胀,则膨胀会超出覆盖误差容限。此外,如果衬底与衬底吸盘之间的夹紧力不足以阻止衬底膨胀,则衬底会在衬底吸盘上滑动,并且将发生更大的衬底膨胀,从而导致更大的覆盖误差。在某些工艺(比如极紫外(“EUV”)系统)中,滑动可能更加明显,这是因为在曝光期间围绕衬底的环境是真空。因此,真空夹持并不总是可行的,并且必须使用较弱的静电夹持来代替真空夹持。
其他制造步骤也会导致衬底膨胀和收缩。例如,沉积的膜会导致衬底收缩。而且,各种退火和掺杂步骤会在给定衬底中产生相当大的弯曲。退火步骤尤其会产生覆盖挑战。这些各种制造步骤的结果是不均匀或不平坦的衬底。例如,衬底的背侧会有z高度差(垂直于衬底表面的竖直高度或距离的差异),该高度差具有高点和低点。由这样的弯曲导致的高度差可以为大约一微米至大约500微米或更大的数量级。这种波动是明显的,因为通过各自曝光工具被曝光的半导体器件或结构是在几十纳米至几百纳米的尺度上被曝光的。因此,具有几千纳米至10,000纳米的偏差变化会大大降低良率,这是因为很难正确地对准两个图案。
用于解决经部分加工的衬底上的衬底弯曲和不均匀曲度的各种技术侧重于将衬底夹持(或夹紧或吸附)在衬底固持器上以将曲度平坦化的夹持技术。然而,由于如此显著的弯曲,通过单单夹持衬底很难或者不可能准确地将衬底平坦化。因此,期望有一种衬底覆盖校正技术来在被发送或返回至扫描仪/步进机以进行附加曝光之前改善和/或校正覆盖。
可以通过以下方式来校正或改善晶圆覆盖:测量衬底的弯曲以映射衬底上的z高度变化,然后基于衬底的初始弯曲测量结果生成覆盖校正图案,该覆盖校正图案限定了对衬底上的特定位置处的内应力的调节。在该覆盖校正图案中,衬底上的第一给定位置与该覆盖校正图案中衬底上的第二给定位置相比具有所限定的不同的内应力调节。然后,根据该覆盖校正图案,在衬底上的特定位置处修改衬底上的内应力,从而修改衬底的弯曲。进行过弯曲修改的衬底具有第二覆盖误差。与初始覆盖误差相比,第二覆盖误差的覆盖误差有所减小。也可以使用其他技术来确定衬底上的位置,从而用补偿内应力校正这两个误差。特定的应力校正层可以在具有不同内应力的多种材料(例如压缩到拉伸界面)之间具有突变的过渡。然而,本披露内容中的技术在具有不同内应力的材料之间提供了渐变的过渡。本文的界面过渡可以形成为具有不同的界面斜坡。较陡的斜坡将具有较短的过渡,而较平缓的斜坡将具有渐变的过渡。可以使用膜的特定位置显影以及竖直酸扩散长度来对应力校正膜的倾斜过渡进行图案化。
本文的技术可以进一步增强名称为“Location-Specific Tuning of Stress toControl Bow to Control Overlay In Semiconductor Processing[在半导体加工中对应力进行位置特定调整以控制弯曲从而控制覆盖]”的美国专利申请序列号15/695,966的主题,该美国专利申请通过引用以其整体并入本文。
本披露内容所披露的技术提供了用于调整衬底上膜的过渡的方法,该方法通过使用对膜的位置特定显影来提供具有不同内应力的膜之间的渐变过渡。这可以包括使用直写式投射系统,该系统按位置进行曝光控制,包括改变不同位置的强度。可以将溶解度改变剂(比如光酸产生剂)沉积在给定的可显影膜上。来自图案化曝光的光可以在坐标位置处生成或多或少的酸。通过烘烤步骤,所生成的酸扩散到下层膜中的预定深度。该深度是由辐射曝光的量或者强度所生成的酸量以及烘烤时间和温度的函数。
例如,衬底具有带有光酸产生剂的膜,或者在可显影层上沉积有酸涂层或者其他试剂涂层。衬底上的给定位置接收100%的可用辐射,另一个位置接收50%的可用辐射,而另一个位置不接收辐射。在不接收辐射的位置处没有酸扩散。在接收50%的辐射能量(或者等于可以生成的溶解度改变化合物的一半的能量)的位置处,溶解度改变试剂扩散到层中的第一深度。在接收100%的有效能量的位置处,溶解度改变试剂扩散到层中的第二深度,该第二深度是第一深度的两倍深。因此,根据剂量和烘烤,层可溶解到不同的深度。在显影步骤期间,去除不同量的材料。
通过在特定的过渡区域中进行过渡或逐渐曝光,可以在给定材料中形成物理斜坡。来自给定膜对衬底的作用是膜的内应力以及给定位置处的厚度的函数。因此,通过在应力边界区域具有厚度的渐变变化,本文向对应的衬底提供了渐变的应力过渡。
图1至图11示出了根据本披露内容的各方面的在应力调整工艺的多个步骤期间的各个截面构造。
图1示出了根据本披露内容的一个方面的在应力调整工艺的多个步骤之一期间的截面构造。如图1的构造101所示,可以提供衬底110。衬底101可以安装在也被称为晶圆台的吸盘上。
图2示出了根据本披露内容的一个方面的在应力调整工艺的多个步骤之一期间的截面构造。如图2的构造102所示,可以在衬底110上涂覆或沉积膜以形成第一层120第一材料A。例如,第一层120可以通过旋涂、化学气相沉积(CVD)、原子层沉积(ALD)、压印、辊、管挤压、喷涂、喷印或者任何在衬底110上涂覆或沉积膜的合适方法来形成。第一材料A可以是SoC、PR、SiARC、SiO、SiN、HfO、TiO、AlO、TiN或任何其他合适材料中的一种或组合。第一层120可以覆盖可以具有平坦顶表面的衬底110。进一步,需要注意的是,衬底101的沉积有第一层120的侧可以是衬底101的背侧表面,该背侧表面与衬底101的可以包括半导体器件的前侧表面的相反。
图3示出了根据本披露内容的一个方面的在应力调整工艺的多个步骤之一期间的截面构造。如图3的构造103所示,然后可以在第一层120上沉积第二层130第二材料B。第二层130可以是提供期望应力的膜,或者第二层130可以是限定稍后讨论的倾斜过渡的图案化层。例如,第二层130可以通过旋涂、化学气相沉积(CVD)、压印、辊、管挤压、喷涂、喷印或者任何在第一层120上涂覆或沉积膜的合适方法来形成。第二材料B可以是酸敏聚合物PTDPR、酸敏聚合物NTD PR、酸敏聚合物DARC、酸敏聚合物DBARC、酸敏单体酸催化剂交联(H+)或任何其他合适材料中的一种或组合。第二层130可以具有平坦的顶表面。第一层120的材料A和第二层130的材料B可以被选择为直接放大z高度控制的幅度。例如,材料可以被选择为使得材料A与材料B相比具有更大的刻蚀速率。
第二层130的溶解度可以按衬底110上的坐标位置来改变。此外,可以在每个坐标位置处从第二层130的顶表面向下到第二层130中的预定深度的溶解度上改变第二层130的溶解度。改变第二层130的溶解度可以包括创建过渡区域,该过渡区域限定了过渡区域上的溶解度变化预定斜坡。这可以通过渐变的光化辐射曝光来创建。
图4示出了根据本披露内容的一个方面的在应力调整工艺的多个步骤之一期间的截面构造。如图4的构造104所示,可以使用特定的显影剂去除第二层130的可溶性部分。第二层130的其余部分可以在过渡区域中具有从第二层130的第一z高度411至第二层130的第二z高度412的斜坡410。第二层130的第一z高度411可以小于第二层130的第二z高度412。可以选择斜坡410的角度,然后对应的光暴露可以提供灰度曝光以产生期望的斜坡410。选择斜坡410的角度提供了调整衬底110上的各个层中的应力过渡的能力。斜坡410的选定角度可以大于零度且小于90度、或者大于15度且小于75度、或者任何其他合适的角度值,该角度值使用于促进所形成的构造中的相邻材料之间的应力过渡。
图5A、图5B和图5C示出了根据本披露内容的各方面的基于对各种z高度之间的过渡区域中的可调斜坡的不同斜坡角度的选择的截面构造的示例。
如图5A的构造501所示,可以去除第二层130的可溶性部分,使得第二层130的其余部分可以在过渡区域中具有从第二层130的第一z高度511至第二层130的第二z高度512的斜坡510。第一z高度511可以稍微小于第二z高度512,并且斜坡510的角度可以相对平缓。例如,第一z高度511与第二z高度512之间的高度差可以在第二层130的膜厚度的1%至30%之间(即,Δh=1%至30%),并且斜坡510的角度可以小于或等于30°(即,Θ≤30°)。
如图5B的构造502所示,可以去除第二层130的可溶性部分,使得第二层130的其余部分可以在过渡区域中具有从第二层130的第一z高度521至第二层130的第二z高度522的斜坡520。第一z高度521可以适度地小于第二z高度522,并且斜坡520的角度可以相对较为中等。例如,第一z高度521与第二z高度522之间的高度差可以在第二层130的膜厚度的30%至70%之间(即,Δh=30%至70%),并且斜坡520的角度可以在30°至60°之间(即,30°<Θ<60°)。
如图5C的构造503所示,可以去除第二层130的可溶性部分,使得第二层130的其余部分可以在过渡区域中具有从第二层130的第一z高度531至第二层130的第二z高度532的斜坡530。第一z高度531可以显著小于第二z高度532,并且斜坡530的角度可以相对较陡。例如,第一z高度531与第二z高度532之间的高度差可以在第二层130的膜厚度的70%至100%之间(即,Δh=70%至100%),并且斜坡530的角度可以在60°至90°之间(即,60°<Θ<90°)。
除了图5A、图5B和图5C中的不同斜坡过渡的上述示例之外,可以在第二层130中形成具有从非常平缓到非常陡之间变化的角度的斜坡的其他斜坡过渡。
图6示出了根据本披露内容的一个方面的在应力调整工艺的多个步骤之一期间的截面构造。如前所述,第二层130可以是提供期望应力的膜,并且可以用作第一应力控制膜。第二层130也可以是限定倾斜的过渡的图案化层。一些期望的应力调整材料可能不是可显影的,所以可以首先对可显影层进行图案化。如图6的构造105所示,可以执行刻蚀工艺,该刻蚀工艺同时刻蚀第一层120的第一材料和第二层130的第二材料。该刻蚀工艺将第二层130的构造104中形成的斜坡410转印到第一层120中,从而在第二层130中形成斜坡610并在第一层120中形成斜坡620。更具体地,可以以等同的速率对相应的第一层120和第二层130的第一和第二材料进行刻蚀,使得过渡区域中斜坡的角度可以从第二层130转印到第一层120。
图7示出了根据本披露内容的一个方面的在应力调整工艺的多个步骤之一期间的截面构造。具体地,图7示出了构造106,其是刻蚀工艺将斜坡从第二层130转印到第一层120中之后的示例结果,完成了如构造105中所示的图案转印。如图7所示,可以完全去除第二层130,并且其斜坡可以完全转印到第一层120中,从而在第一层120中形成斜坡710。第一层120可以提供拉伸应力或压缩应力,并且在具有斜坡710的倾斜区域处具有渐变的应力减小。换言之,来自该膜对晶圆的拉力或者推力在倾斜区域处逐渐衰减,这提供衬底110上膜的平滑应力过渡的技术优势。
如图7所示,在形成具有内应力和倾斜过渡区域的膜之后,可以添加更多的膜。图8示出了根据本披露内容的一个方面的在应力调整工艺的多个步骤之一期间的截面构造。具体地,如图8的构造107所示,可以在第一层120上和显露的衬底110的部分上沉积第三层140第三材料C,从而形成第二应力控制膜并且提供期望的应力。例如,第三层140可以通过旋涂、化学气相沉积(CVD)、原子层沉积(ALD)、压印、辊、管挤压、喷涂、喷印或者任何在第一层120和衬底110上涂覆或沉积膜的合适方法来形成。第三材料C可以是SoC、PR、SiARC、SiO、SiN、HfO、TiO、AlO、TiN或任何其他合适材料中的一种或组合。第三层140的第三材料C可以仅仅沉积在没有第一材料A的开口或区中,并且仅仅沉积在第一层120的顶表面。第三层140的第三材料C也可以共形地沉积并且然后被平坦化。图8示出了第三层140的共形沉积。
图9示出了根据本披露内容的一个方面的在应力调整工艺的多个步骤之一期间的截面构造。具体地,如图9的构造108所示,可以在第三层140上沉积第四层150第四材料D。第四材料D可以是可显影的。例如,第四层150可以通过旋涂、化学气相沉积(CVD)、压印、辊、管挤压、喷涂、喷印或者任何在第三层140上涂覆或沉积膜的合适方法来形成。第四材料D可以是酸敏聚合物PTD PR、酸敏聚合物NTD PR、酸敏聚合物DARC、酸敏聚合物DBARC、酸敏单体酸催化剂交联(H+)或任何其他合适材料中的一种或组合。然后可以在更大z高度的区中曝光第四材料D,从而直接地或在溶解度改变试剂的竖直扩散之后改变第四层150的溶解度。
图10示出了根据本披露内容的一个方面的在应力调整工艺的多个步骤之一期间的截面构造。具体地,在使第四层150的顶部部分可溶解之后,接着可以对第四层150的第四材料D的可溶性部分进行显影从将其去除。如图10的构造109所示,去除第四层150的第四材料D的可溶性部分可以得到平坦化的顶表面1001。
图11示出了根据本披露内容的一个方面的在应力调整工艺的多个步骤之一期间的截面构造。如图11的构造110所示,然后分别对第三层140和第四层150的第三材料C和第四材料D进行平坦化,从而仅仅留下相应的第一层120和第三层140的第一材料A和第三材料C。具体地,第三层140和第四层150的第三材料C和第四材料D可以具有与特定刻蚀化学物的等同的刻蚀速率,使得可以刻蚀第三层140和第四层150,直到露出相应的第一层120和第三层140的第一材料A和第三材料C为止,从而留下平坦的表面。替代性地,可以使用化学机械抛光步骤来对表面进行平坦化,以显露第一层120。所形成的构造110包括第一层120和第三层140的平坦化顶表面1101,第一层与第三层之间具有倾斜的界面。
相应的第一层120和第三层140的第一材料A和第三材料C可以具有相同的分子组成,但是由于它们各自的分子结构或者由于材料的沉积方式而具有不同的应力。图11的构造110的所形成的应力校正层可以由第三层140的第三材料C中的压缩氮化硅区域以及第一层120的第一材料A中的拉伸氮化硅区域构成。其他实施例可以具有低拉伸应力材料的区和高拉伸应力材料的区。压缩材料与拉伸材料之间的倾斜界面提供了推力区与拉力区之间的更平滑的过渡。
图12A示出了根据本披露内容的一个方面的截面构造。如图12A所示,构造1200可以包括衬底1201,该衬底上沉积有第一层1202压缩材料和第二层1203拉伸材料。构造1200可以包括第一层1202与第二层1203之间的界面1210。第一层1202和第二层1203可以分别对应于如图11所示的第三层140和第一层120,并且可以通过产生构造110的类似应力调整工艺来形成,除了界面1210不同于可调斜坡710之外。界面1210可以通过改变特定层的溶解度以产生限定材料之间的过渡区域的界面的斜坡来形成。界面1210包括陡峭的竖直斜坡,并且构成第一1202和第二层1203的相邻材料之间的突变应力过渡,而没有过渡渐变。
图12B示出了根据本披露内容的一个方面的图12A中所示的构造的膜应力曲线图。膜应力曲线图1220包括代表范围从压缩到拉伸的膜应力的y轴,以及代表从第一层1202到第二层1203在沿着衬底1201的表面的水平方向上的位置的x轴。如膜应力曲线图1220所示,只提供二元控制作为从第一层1202中的压缩到第二层1203中的拉伸的应力跳跃。
图13A示出了根据本披露内容的一个方面的截面构造。如图13A所示,构造1300可以包括衬底1301,该衬底上沉积有第一层1302压缩材料和第二层1303拉伸材料。构造1300可以包括第一层1302与第二层1303之间的界面1310。第一层1302和第二层1303可以分别对应于如图11所示的第三层140和第一层120,并且可以通过产生构造110的类似应力调整工艺来形成,除了界面1310稍微不同于可调斜坡710之外。界面1310可以通过改变特定层的溶解度以产生限定材料之间的过渡区域的界面的斜坡来形成。界面1310包括适度的斜坡,并且促进了第一层1302和第二层1303的相邻材料之间的渐变应力过渡。
图13B示出了图13A中所示的构造的膜应力曲线图。膜应力曲线图1320包括代表范围从压缩到拉伸的膜应力的y轴,以及代表从第一层1302到第二层1303在沿着衬底1301的表面的水平方向上的位置的x轴。如膜应力曲线图1320所示,提供渐变控制作为从第一层1302中的压缩到第二层1303中的拉伸的应力过渡。界面1310的适度斜坡提供了应力控制材料之间的倾斜材料过渡,从而为晶圆弯曲去除/校正产生更好的应力控制。
图14A示出了根据本披露内容的一个方面的截面构造。如图14A所示,构造1400可以包括衬底1401,该衬底上沉积有第一层1402压缩材料和第二层1403拉伸材料。构造1400可以包括第一层1402与第二层1403之间的界面1410。第一层1402和第二层1403可以分别对应于如图11所示的第三层140和第一层120,并且可以通过产生构造110的类似应力调整工艺来形成,除了界面1410不同于可调斜坡710之外。界面1410可以通过改变特定层的溶解度以产生限定材料之间的过渡区域的界面的斜坡来形成。界面1410包括平缓的斜坡,并且构成第一层1402和第二层1403的相邻材料之间明显的渐变应力过渡。
图14B示出了图14A中所示的构造的膜应力曲线图。膜应力曲线图1420包括代表范围从压缩到拉伸的膜应力的y轴,以及代表从第一层1402到第二层1403在沿着衬底1401的表面的水平方向上的位置的x轴。如膜应力曲线图1420所示,提供渐变控制作为从第一层1402中的压缩到第二层1403中的拉伸的应力过渡。界面1410的平缓斜坡提供了应力控制材料之间的倾斜材料过渡,从而为晶圆弯曲去除/校正产生更好的应力控制。
图15A示出了根据本披露内容的一个方面的截面构造。如图15A所示,构造1500可以包括衬底1501,该衬底上沉积有第一层1502压缩材料和第二层1503拉伸材料。第一层1502可以设置在第二层的1503的两侧。构造1500可以包括在第一层1502与第二层1503之间、在第二层1503的两侧的界面1510、1511。第一层1502和第二层1503可以分别对应于如图11所示的第三层140和第一层120,并且可以通过产生构造110的类似应力调整工艺来形成,除了界面1510和1511不同于可调斜坡710之外。界面1510和1511可以通过改变特定层的溶解度以产生限定材料之间的过渡区域的界面的斜坡来形成。界面1511和1510二者都包括平缓的斜坡,并且构成第一层1502和第二层1503的相邻材料之间第一应力过渡和第二应力过渡,这些应力过渡具有从压缩到拉伸和从拉伸到压缩的明显渐变过渡。
图15B示出了图15A中所示的构造的膜应力曲线图。膜应力曲线图1520包括代表范围从压缩到拉伸的膜应力的y轴,以及代表从第一层1502穿过界面1510到第二层1503以及从第二层1503穿过界面1511到第一层1502在沿着衬底1501的表面的水平方向上的位置的x轴。如膜应力曲线图1520所示,提供渐变控制作为从第一层1502中的压缩穿过界面1510到第二层1503中的拉伸(第一应力过渡)、然后穿过界面1511返回到第一层1502中的压缩(第二应力过渡)的应力过渡。界面1510和1511的平缓斜坡提供了应力控制材料之间的倾斜材料过渡,从而为晶圆弯曲去除/校正产生更好的应力控制。
鉴于前述描述,应力调整工艺和上述技术提供了按衬底上的位置的渐变应力过渡来改善应力控制,以得到更平坦的衬底或者具有更小覆盖误差的衬底。
图16示出了根据本披露内容的示例性方面的对衬底进行应力调整的方法的流程图。在步骤S101中,在衬底上沉积第一层。例如,如图2所示,可以在衬底110上涂覆或沉积膜以形成第一层120第一材料A。
在步骤S102中,在第一层上沉积第二层。例如,如图3所示,可以在第一层120上沉积第二层130第二材料B。
在步骤S103中,改变第二层在一个或多个坐标位置处的溶解度,从而创建过渡区域。例如,可以在每个坐标位置处从第二层130的顶表面向下到第二层130中的预定深度的溶解度上改变第二层130的溶解度。
在步骤S104中,去除第二层的可溶性部分,使得在过渡区域中保留斜坡。例如,如图4所示,可以使用特定的显影剂去除第二层130的可溶性部分。第二层130的其余部分可以在过渡区域中具有从第二层130的第一z高度411至第二层130的第二z高度412的斜坡410。斜坡410的角度是预定的,并且可以基于期望的最终应力过渡而有所不同(如图5A、图5B和图5C中所示例的)。
在步骤S105中,执行刻蚀工艺,从而在过渡区域中将斜坡从第二层转印到第一层中。例如,如图6所示,可以执行刻蚀工艺,该刻蚀工艺同时刻蚀第一层120的第一材料和第二层130的第二材料。该刻蚀工艺将第二层130的构造104中形成的斜坡410转印到第一层120中,从而在第二层130中形成斜坡610并在第一层120中形成斜坡620。此外,如图7所示,可以完全去除第二层130,并且其斜坡可以完全转印到第一层120中,从而在第一层120中形成斜坡710。
在步骤S106中,在第一层上沉积第三层。例如,如图8所示,可以在第一层120上和显露的衬底110的部分上沉积第三层140第三材料C,从而形成第二应力控制膜并且提供期望的应力。
在步骤S107中,在第三层上沉积第四层。例如,如图9所示,可以在第三层140上沉积第四层150第四材料D。
在步骤S108中,在更大z高度的区中改变第四层的溶解度。例如,可以使第四层150的顶部部分在更大z高度的区中可溶解。
在步骤S109中,去除第四层的某些部分以对构造的顶表面进行平坦化。例如,如图10所示,可以对第四层150的可溶性部分进行显影以将其去除,使得去除第四层150的可溶性部分会得到平坦化的顶表面1001。
在步骤S110中,对构造的顶表面进行平坦化,直到暴露出第一层的表面。例如,如图11所示,可以对第三层140和第四层150进行平坦化,以仅仅留下第一层120和第三层140。所形成的构造110包括第一层120和第三层140的平坦化顶表面1101,第一层与第三层之间具有倾斜的界面。
以此方式,可以使用所披露的应力调整方法来按衬底上的位置有效地产生渐变的压力过渡以改善应力控制,以得到更平坦的衬底或者具有更小覆盖误差的衬底。
在前面的描述中,已经阐明了具体细节,比如加工系统的特定几何形状以及对其中使用的各种部件和工艺的描述。然而,应当理解,可以在脱离这些具体细节的其他方面中实施本文的技术,并且这样的细节是出于解释而非限制的目的。已经参考附图描述了本文所披露的各方面。类似地,出于解释的目的,已阐述了具体的数字、材料和配置以便提供透彻的理解。然而,可以在没有这些具体细节的情况下实践各方面。具有基本上相同的功能构造的部件由相似的附图标记表示,并且因此可以省略任何多余的描述。
已经将各种技术描述为多个分立的操作以帮助理解各个方面。描述的顺序不应当解释为意味着这些操作一定是依赖于顺序的。实际上,这些操作无需按照呈现的顺序执行。可以以与所描述的方面不同的顺序来执行所描述的操作。在附加方面中,可以进行各种附加操作和/或可以省略所描述的操作。
如本文所使用的“衬底”通常是指根据本披露内容的被加工的物体。衬底可以包括器件(特别是半导体或其他电子器件)的任何材料部分或结构,并且可以例如是基础衬底结构(比如半导体晶圆、掩模版)、或基础衬底结构上或上覆的层(比如薄膜)。因此,衬底不限于已图案化或未图案化的任何特定基础结构、下覆层或上覆层,而是设想为包括任何这样的层或基础结构、以及层和/或基础结构的任何组合。该描述可以参考特定类型的衬底,但这仅出于说明性目的。
本领域技术人员还将理解,在仍然实现本披露内容的相同目的的同时,可以对上述技术的操作做出许多改变。本披露内容的范围旨在包含这些改变。因此,本披露内容的各方面的前述描述不旨在是限制性的。相反,在所附权利要求中呈现了对本披露内容的各方面的任何限制。
Claims (20)
1.一种调节衬底上的应力的方法,该方法包括:
在该衬底上沉积第一层第一材料;
在该第一层上沉积第二层第二材料;
改变该第二层在该衬底上的一个或多个坐标位置处的溶解度,其中,在该一个或多个坐标位置中的每个坐标位置处从该第二层的顶表面向下到该第二层中的预定深度的溶解度上改变该第二层的溶解度,并且其中,改变该第二层的溶解度包括创建过渡区域,该过渡区域限定了该过渡区域上的溶解度变化预定斜坡;以及
使用显影剂去除该第二层的可溶性部分,使得该第二层的其余部分在该过渡区域中包括从该第二层的第一z高度至该第二层的第二z高度的该预定斜坡,其中,该第二层的第一z高度小于该第二层的第二z高度。
2.如权利要求1所述的方法,进一步包括:
执行刻蚀工艺,该刻蚀工艺同时刻蚀该第一材料和该第二材料以将该预定斜坡转印到该第一层。
3.如权利要求2所述的方法,进一步包括:
在该衬底上沉积第三材料,从而产生该衬底的平坦表面,该第三材料将该衬底的区域填充到该第一层的最大z高度。
4.如权利要求1所述的方法,其中,改变该第二层的溶解度包括创建第二过渡区域,该第二过渡区域限定了该第二过渡区域上的溶解度变化第二预定斜坡。
5.如权利要求1所述的方法,进一步包括:
在该衬底上沉积第三材料,从而产生该衬底的平坦表面,该第三材料将该衬底的区域填充到该第二层的最大z高度。
6.如权利要求1所述的方法,进一步包括:
在该衬底上沉积第三材料;以及
对该衬底进行平坦化以去除该第三材料的过多部分,该第三材料在该过渡区域中具有该预定斜坡。
7.如权利要求1所述的方法,其中,基于该过渡区域的期望应力过渡来创建限定该溶解度变化预定斜坡的该过渡区域。
8.如权利要求1所述的方法,进一步包括:
在该衬底上沉积第三材料,该第三材料填充该衬底的具有较小z高度的区域;
在该衬底上沉积第四材料,该第四材料填充该衬底的具有较小z高度的区域;以及
通过改变该第四材料在相对较大的z高度位置处的溶解度、并且使用显影剂去除该第四材料的可溶性部分来对该第四材料进行平坦化。
9.如权利要求1所述的方法,其中,与该第二材料相比,该第一材料具有不同的内应力。
10.如权利要求3所述的方法,其中,与该第三材料相比,该第一材料具有不同的内应力。
11.如权利要求1所述的方法,其中,基于设计应力过渡来选择该预定斜坡。
12.如权利要求1所述的方法,其中,在该衬底的背侧表面上沉积该第一层和该第二层,该背侧表面与该衬底的前侧表面相反,该衬底的前侧表面包括半导体器件。
13.一种调节衬底上的应力的方法,该方法包括:
在该衬底上沉积第一层第一材料;
改变该第一层在该衬底上的一个或多个坐标位置处的溶解度,其中,在该一个或多个坐标位置中的每个坐标位置处从该第一层的顶表面向下到该第一层中的预定深度的溶解度上改变该第一层的溶解度,并且其中,改变该第一层的溶解度包括创建过渡区域,该过渡区域限定了该过渡区域上的溶解度变化预定斜坡,该预定斜坡大于零度并且小于90度;以及
使用特定的显影剂去除该第一层的可溶性部分,使得该第一层的其余部分在该过渡区域中包括从该第一层的第一z高度至该第一层的第二z高度的该预定斜坡,其中,该第一层的第一z高度小于该第一层的第二z高度。
14.如权利要求13所述的方法,进一步包括在该衬底上沉积第二层第二材料,该第二材料与该第一材料形成具有该预定斜坡的界面,该第二材料和该第一材料具有不同的内应力。
15.一种调节衬底上的应力的方法,该方法包括:
在该衬底上形成应力调节层,其中,该应力调节层包括由第一材料形成的第一区域以及由第二材料形成的第二区域,其中,该第一材料包括第一内应力,而该第二材料包括第二内应力,并且其中,该第一内应力与该第二内应力相比是不同的;以及
在这些第一区域与这些第二区域之间形成过渡区域,其中,这些过渡区域包括该第一材料与该第二材料之间的界面,该界面具有大于零度且小于90度的预定斜坡。
16.如权利要求15所述的方法,其中,该预定斜坡大于15度且小于75度。
17.如权利要求15所述的方法,进一步包括基于该衬底上的坐标位置形成具有不同界面斜坡的过渡区域。
18.如权利要求15所述的方法,其中,该第一内应力是压缩应力,并且该第二内应力是压缩应力,或者
其中,该第一内应力是拉伸应力,并且该第二内应力是拉伸应力。
19.如权利要求15所述的方法,其中,该第一内应力是压缩应力,并且该第二内应力是拉伸应力。
20.如权利要求15所述的方法,其中,该第一材料和该第二材料具有相同的分子组成和不同的内应力。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201962876372P | 2019-07-19 | 2019-07-19 | |
US62/876,372 | 2019-07-19 | ||
US16/922,809 US11990334B2 (en) | 2019-07-19 | 2020-07-07 | Method for tuning stress transitions of films on a substrate |
US16/922,809 | 2020-07-07 | ||
PCT/US2020/042356 WO2021016042A1 (en) | 2019-07-19 | 2020-07-16 | Method for tuning stress transitions of films on a substrate |
Publications (1)
Publication Number | Publication Date |
---|---|
CN114097062A true CN114097062A (zh) | 2022-02-25 |
Family
ID=74194092
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202080050799.9A Pending CN114097062A (zh) | 2019-07-19 | 2020-07-16 | 用于调整衬底上膜的应力过渡的方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US11990334B2 (zh) |
KR (1) | KR20220034830A (zh) |
CN (1) | CN114097062A (zh) |
TW (1) | TW202117808A (zh) |
WO (1) | WO2021016042A1 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115047549A (zh) * | 2022-05-26 | 2022-09-13 | 麦斯塔微电子(深圳)有限公司 | 光学元件 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11569134B2 (en) * | 2020-04-14 | 2023-01-31 | International Business Machines Corporation | Wafer backside engineering for wafer stress control |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05205989A (ja) * | 1992-01-28 | 1993-08-13 | Hitachi Ltd | リソグラフィ法及び半導体装置の製造方法 |
US6245604B1 (en) * | 1996-01-16 | 2001-06-12 | Micron Technology | Bipolar-CMOS (BiCMOS) process for fabricating integrated circuits |
US5933748A (en) * | 1996-01-22 | 1999-08-03 | United Microelectronics Corp. | Shallow trench isolation process |
US6590710B2 (en) * | 2000-02-18 | 2003-07-08 | Yokogawa Electric Corporation | Fabry-Perot filter, wavelength-selective infrared detector and infrared gas analyzer using the filter and detector |
DE10203839B4 (de) * | 2002-01-31 | 2007-10-18 | Infineon Technologies Ag | Resist für die Fotolithografie mit reaktiven Gruppen für eine nachträgliche Modifikation der Resiststrukturen |
JP3840123B2 (ja) | 2002-03-07 | 2006-11-01 | 株式会社日立ハイテクノロジーズ | 難エッチング材のエッチング方法 |
US6617690B1 (en) | 2002-08-14 | 2003-09-09 | Ibm Corporation | Interconnect structures containing stress adjustment cap layer |
US20040183202A1 (en) * | 2003-01-31 | 2004-09-23 | Nec Electronics Corporation | Semiconductor device having copper damascene interconnection and fabricating method thereof |
JP4325471B2 (ja) | 2003-10-23 | 2009-09-02 | ソニー株式会社 | エッチング方法および素子分離方法 |
US7741168B2 (en) * | 2007-07-25 | 2010-06-22 | Sematech, Inc. | Systems and methods for fabricating nanometric-scale semiconductor devices with dual-stress layers using double-stress oxide/nitride stacks |
US8546048B2 (en) * | 2010-10-29 | 2013-10-01 | Skyworks Solutions, Inc. | Forming sloped resist, via, and metal conductor structures using banded reticle structures |
US9396958B2 (en) | 2014-10-14 | 2016-07-19 | Tokyo Electron Limited | Self-aligned patterning using directed self-assembly of block copolymers |
US9899224B2 (en) | 2015-03-03 | 2018-02-20 | Tokyo Electron Limited | Method of controlling solid phase diffusion of boron dopants to form ultra-shallow doping regions |
KR102072426B1 (ko) | 2015-09-30 | 2020-02-03 | 후지필름 가부시키가이샤 | 패턴 형성 방법, 및 감활성광선성 또는 감방사선성 수지 조성물 |
US10622211B2 (en) | 2016-08-05 | 2020-04-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metal-compound-removing solvent and method in lithography |
US10672619B2 (en) * | 2016-12-15 | 2020-06-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Material composition and methods thereof |
US10170555B1 (en) * | 2017-06-30 | 2019-01-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Intermetallic doping film with diffusion in source/drain |
-
2020
- 2020-07-07 US US16/922,809 patent/US11990334B2/en active Active
- 2020-07-16 WO PCT/US2020/042356 patent/WO2021016042A1/en active Application Filing
- 2020-07-16 CN CN202080050799.9A patent/CN114097062A/zh active Pending
- 2020-07-16 KR KR1020227004277A patent/KR20220034830A/ko unknown
- 2020-07-17 TW TW109124230A patent/TW202117808A/zh unknown
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115047549A (zh) * | 2022-05-26 | 2022-09-13 | 麦斯塔微电子(深圳)有限公司 | 光学元件 |
Also Published As
Publication number | Publication date |
---|---|
TW202117808A (zh) | 2021-05-01 |
WO2021016042A1 (en) | 2021-01-28 |
US11990334B2 (en) | 2024-05-21 |
KR20220034830A (ko) | 2022-03-18 |
US20210020435A1 (en) | 2021-01-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI776817B (zh) | 半導體製程中應力之位置特定調整以控制彎曲並進一步控制疊對 | |
US7802978B2 (en) | Imprinting of partial fields at the edge of the wafer | |
TWI559371B (zh) | 來自疊對之晶圓彎曲的修正方法 | |
US7897058B2 (en) | Device manufacturing method and computer program product | |
KR102253295B1 (ko) | 기존 토포그래피 위에 평탄화된 에칭 마스크 구조를 형성하는 방법 | |
JP6357231B2 (ja) | 化学的研磨平坦化の方法 | |
WO2006020518A1 (en) | Method of planarizing a semiconductor substrate | |
JP5848386B2 (ja) | インサイチュ嵌込み構造物形成方法 | |
TW201100978A (en) | Apparatus and method for providing resist alignment marks in a double patterning lithographic process | |
CN114097062A (zh) | 用于调整衬底上膜的应力过渡的方法 | |
US12001147B2 (en) | Precision multi-axis photolithography alignment correction using stressor film | |
US20220336226A1 (en) | Method of correcting wafer bow using a direct write stress film | |
TWI817027B (zh) | 旋塗且藉cvd法沉積之有機膜的平坦化方法 | |
US20240203797A1 (en) | Three-dimensional multiple location compressing bonded arm-poisedon 4 and poisedon 5 advanced integration | |
TW202407456A (zh) | 形成阻劑圖案的方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |