TW201709311A - 結合不同圖案材料的光微影技術 - Google Patents

結合不同圖案材料的光微影技術 Download PDF

Info

Publication number
TW201709311A
TW201709311A TW104139106A TW104139106A TW201709311A TW 201709311 A TW201709311 A TW 201709311A TW 104139106 A TW104139106 A TW 104139106A TW 104139106 A TW104139106 A TW 104139106A TW 201709311 A TW201709311 A TW 201709311A
Authority
TW
Taiwan
Prior art keywords
fins
layer
etching
fin
patterning
Prior art date
Application number
TW104139106A
Other languages
English (en)
Other versions
TWI614805B (zh
Inventor
曾晉沅
洪繼正
陳俊光
陳德芳
劉如淦
高蔡勝
林緯良
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201709311A publication Critical patent/TW201709311A/zh
Application granted granted Critical
Publication of TWI614805B publication Critical patent/TWI614805B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Thin Film Transistor (AREA)
  • Drying Of Semiconductors (AREA)
  • Micromachines (AREA)

Abstract

本揭露提供一種用於圖案化工件的技術，該工件諸如積體電路工件。在示範性實施例中，該方法包括接收工件，該工件具有設置在基板上的材料層。第一組鰭形成在材料層上，並且第二組鰭形成在材料層上，且穿插在第一組鰭之間。第二組鰭具有與該第一組鰭不同的蝕刻劑靈敏度。在第一組鰭上實施第一蝕刻製程並且經配置以避免實質上蝕刻該第二組鰭。在第二組鰭上實施第二蝕刻製程並且經配置以避免實質上蝕刻該第一組鰭。材料層被蝕刻轉移圖案，該圖案由第一蝕刻製程和第二蝕刻製程定義。

Description

結合不同圖案材料的光微影技術
半導體積體電路(IC)工業已經歷了快速的發展。在IC發展期間，隨著幾何尺寸(即，藉由採用製造程序的最小部件(或線))的減小，功能密度(即，每一個晶片的互連元件的數量)普遍地增加。這種按比例縮小製程通常提供了增加生產效率以及降低相關成本的有益效果。然而，這種按比例縮小同時也伴隨著增加了包含這種IC元件在設計和製造中的複雜性，同時，為了實現這些有益效果，也同樣需要在元件製造中的類似發展。
僅舉一例，微影技術的發展在降低元件尺寸方面至為重要。一般而言，微影技術用於在目標上形成圖案。在一種微影技術類型中，其被稱為“光微影技術”，在目標上預鍍光阻塗覆之前，輻射(諸如紫外光)在穿過遮罩或照射到遮罩時被反射。光微影技術將圖案傳遞至光阻，該光阻在之後被選擇性地移除以顯示該圖案。該目標然後接受製程步驟，其利用移除光阻後的形狀而在目標上形成特徵。微影技術的另一種類型，其被稱為“直寫式微影技術”，採用鐳射、電子束(e-beam)、離子束或其它狹窄聚焦式輻射，以暴露塗層阻劑或直接圖案化材料層。電子束微影技術是直寫式微影技術中最常見的類型之一，並且藉由引導電子的平行束至所要暴露的區域，電子束微影技術可以優良的精確性移除、增加或改變材料層。
為了追求元件特徵更小的臨界尺寸(CD)，可實施多次的光微影圖案化技術，從而定義一種圖案。同樣地，可藉由包括沉積和蝕刻的其它技術而補充該阻劑的光微影圖案化技術，以便在將該圖案傳遞至基底層之前進一步定義該圖案。將這種組合增加至製造步驟的同時，也提供了更好的控制以及用於形成該圖案的更大範圍。因此，儘管其造成了一些挑戰，但圖案化技術和材料的新組合也同時具有進一步提高CD控制、克服現有CD的局限性並且由此而使所要製造的電路元件更加穩健的潛質。
本發明提供一圖案化工件的方法，該方法包括：接收工件，該工件具有待圖案化的材料層；在該材料層上形成第一組鰭；在該材料層上形成第二組鰭，該第二組鰭穿插在該第一組鰭之間，其中第二組鰭具有與該第一組鰭不同的蝕刻劑靈敏度；在該第一組鰭上實施第一蝕刻製程，經配置以避免實質上蝕刻該第二組鰭；在該第二組鰭上實施第二蝕刻製程，經配置以避免實質上蝕刻該第一組鰭；以及蝕刻該材料層，從而將圖案轉移至該材料層，該圖案由該第一蝕刻製程和該第二蝕刻製程定義。
本發明亦提供一種製造方法，其包括：接收基板，該基板具有設置其上的材料層；在該材料層上沉積第一鰭材料，以定義第一組鰭；在該材料層上該第一組鰭之間的沉積第二組鰭材料，以定義第二組鰭，其中該第二組鰭具有與該第一材料不同的蝕刻劑靈敏度；採用選擇性蝕刻該第一組鰭的蝕刻程式，在該第一組鰭上實施第一鰭切割製程；採用選擇性蝕刻該第二組鰭的蝕刻程式，在該第二組鰭上實施第二鰭切割製程；以及將該圖案轉移至材料層，該圖案由在該第一鰭切割製程之後剩餘的該第一組鰭之部分以及該第二鰭切割製程之後剩餘的該第二組鰭之部分而定義。
本發明更提供一種圖案化方法，其包括：接收包括材料層的工件；在該材料層上形成第一組鰭和第二組鰭，其中該第二組鰭中的鰭穿插在該第一組鰭的鰭之間，並且其中該第一組鰭具有與該第二組鰭不同的蝕刻劑靈敏度；在該第一組鰭上實施第一圖案化製程，以移除該第一組鰭之子集合，並且蝕刻該材料層的第一暴露部分，該材料層在該第一組鰭該移除的子集合的下方，其中該第一圖案化製程經配置以避免移除該第二組鰭的暴露部分；以及在該第二組鰭上實施第二圖案化製程，以移除該第二組鰭之子集合，並且蝕刻該材料層的第一暴露部分，該材料層在該第二組鰭該移除的子集合的下方，其中該第二圖案化製程經配置以避免移除該第一組鰭的暴露部分。
100‧‧‧光微影系統
102‧‧‧輻射源
104‧‧‧照明裝置
106‧‧‧遮罩
108‧‧‧遮罩平台
110‧‧‧投影光學模塊
112‧‧‧工件
114‧‧‧基板平台
200-228‧‧‧方法
302‧‧‧基板
304‧‧‧材料層
306‧‧‧犧牲層
308、1202、1502、2402、2602‧‧‧阻劑
310‧‧‧底層
312‧‧‧中間層
314‧‧‧頂層
402‧‧‧第一區域
404‧‧‧第二區域
602‧‧‧第一間隔
604、2106‧‧‧水平厚度
802、2102‧‧‧第二間隔
902、2104‧‧‧第三間隔
904‧‧‧不規則間距
1102‧‧‧縱軸
1104、1108、1110‧‧‧切割區域
1106‧‧‧曲線部分
1800-1808‧‧‧方法
2002‧‧‧DSA材料
2200-2218‧‧‧方法
2802‧‧‧填充材料
為協助讀者達到最佳理解效果，建議在閱讀本揭露時同時應閱讀以下具體描述。應理解的是，根據工業中的常規標準，各種特徵並未按比例示出。事實上，為更清楚地論述，各種特徵尺寸可任意地增大或減小。
圖1是根據本揭露不同方面的可操作實施微影技術的光微影系統方塊圖。
圖2是根據本揭露不同方面的用於圖案化工件的方法流程圖。
圖3-10是根據本揭露不同方面的接受圖案化方法的工件部分截面圖。
圖11A和11B是根據本揭露不同方面的接受圖案化方法的工件部分俯視圖。
圖12-17是根據本揭露不同方面接受圖案化方法的工件部分的其它截面圖。
圖18是根據本揭露不同方面採用定向自組裝材料而圖案 化工件的第二方法流程圖。
圖19-21是根據本揭露不同方面的接受第二圖案化方法的工件部分截面圖。
圖22是根據本揭露不同方面的用於圖案化工件的第三方法流程圖。
圖23-30是根據本揭露不同方面的接受第三圖案化方法的工件部分截面圖。
本揭露主要涉及IC元件的製造，並且更具體而言，涉及用於以光微影圖案化工件以形成一組特徵的系統和技術。
本說明書提供了數個不同的實施方法或實施例，可用於實現本發明的不同特徵。以下所描述的組件和裝置的具體示例用以簡化本揭露。當然，這些只是示例並且旨在不局限於此。例如，以下所描述的在第二特徵之上或在第二特徵上形成第一特徵，則包括了以直接接觸的方式形成該第一和第二特徵的實施例，並且也包括了在該第一和第二特徵之間形成附加特徵的實施例，而這樣的該第一和第二特徵可以不是直接接觸的。另外，本揭露在不同示例中可重複參考數字和/或參考字母。該重複的目的在於簡明及清楚，但其本身不決定所描述的實施例和/或構造之間的關係。
此外，空間上的相關術語，諸如“在...的下面”、“在...的下方”、“低於”、“在...的上方”以及“上面”等，此處可用於簡單地描述如圖中所示的一個元件或特徵相對於另一(多個)元件或另一(多個)特徵的關係。該空間上的相關術語旨在包括除了圖中所描述的方向外，還包括在使用或操作中的元件的不同方向。另外，裝置可被定向(旋轉90度或以其它方向定向)，並且此處所用的空間上的相關描述符號可同樣作相應地說明。
本揭露涉及採用微影技術圖案化諸如半導體基板的工件。本揭露的技術同樣適用於範圍更廣的微影技術，包括光微影和直寫式微影技術。根據上下文，參照圖1，所描述的是一種適合用於實施一種微影技術的光微影系統。為此，圖1是根據本揭露的各方面可操作實施微影技術的光微影系統100的方塊圖。
光微影系統100，通常也可被稱為“掃描器”，其可經操作而採用特徵式輻射源和曝光模式以實施光微影曝光製程。在所示的實施例中，光微影系統100是極紫外(EUV)光微影系統，其設計為採用波長範圍在約1nm和約100nm之間的EUV輻射而對工件曝光。在一些示範性實施例中，光微影系統100包括產生EUV輻射的輻射源102，其波長在約為13.5nm的附近範圍內。在一個這類的實施例中，EUV輻射源102採用鐳射式電漿(LPP)以產生EUV輻射，其用鐳射使介質(諸如錫微滴)加熱成為高溫電漿。
光微影系統100還包括照明裝置104，該照明裝置104將經由輻射源102產生的輻射聚焦並塑形。照明裝置104可包括具有單片式鏡片和/或陣列式鏡片(例如，波帶片)的折射光學部件，並且可包括具有單片式反光鏡和/或反光鏡陣列的反射光學部件。儘管在實際的實施例中，照明裝置104可包括數十個(dozens)或甚至數百個鏡片和/或反光鏡，然而為了清楚起見，圖1所示的光學部件的數量已經減少。光學部件經設置並對準以將由輻射源102放射的輻射投影至被固定在遮罩平台108中的遮罩106上。照明裝置104的光學部件也可使該輻射沿光路塑形，從而產生在遮罩106上的特定照明圖案。
遮罩106包括多個反射區域和吸收區域(在反射遮罩的情況下)和/或多個透射區域和吸收區域(在透射遮罩的情況下)。在穿過遮罩106或由遮罩106反射後，輻射被導向通過投影光學模塊110，也被稱為投影光學框(POB)。與照明裝置104類似，投影光學模塊110 可包括具有單片式鏡片和/或陣列式鏡片(例如，波帶板)的折射光學部件，並且可包括具有單片式反光鏡和/或反光鏡陣列的反射光學部件。投影光學模塊110的光學部件設置並調整為指向傳輸穿過遮罩106或由遮罩106反射的輻射，並且將其投影在工件112上，諸如所示的半導體基板或任何適合的工件，該工件保留在基板平台114中。
由遮罩106反射或傳輸的輻射用於暴露工件112。在工件112上由投影光學模塊110投影的輻射引起目標的感光部件的變化。在普遍的示例中，工件112包括具有感光光阻層的半導體基板。感光光阻層暴露至輻射的部分經受化學轉變，使其或多或少對發展製程又較高的靈敏度。在示範性實施例中，在暴露之後，感光光阻層經受顯影後烘烤、發展、沖洗和乾化的過程，從而移除感光光阻層的部分並且使剩餘的部分硬化。在工件112上實施的後續製程階段可採用圖案化的光阻從而選擇性地加工工件112部分。
參照圖2-17，現將描述一種用於光微影圖案化的技術，其採用光微影系統100和/或任何其它適合的直寫式或光微影系統而實施。如以下更詳細的描述，藉由利用圖案化材料中不同蝕刻劑靈敏度，該技術可以減少光微影技術之間(諸如線形成和線切割)對於對準方面的要求。圖2是根據本揭露的各方面用於圖案化工件112的方法200的流程圖。應理解的是，額外的步驟可在方法200之前、期間和在其之後實施，並且為了描述方法200的其它實施例，此處所描述的一些該步驟可被代替或被省略。圖3-10是根據本揭露的各方面工件112經過圖案化方法的部分的截面圖。圖11A和11B是根據本揭露的各方面工件112經過圖案化方法的部分的俯視圖。圖12-17是根據本揭露的各方面工件112經過圖案化方法的部分的截面圖。為了清楚且容易地理解，省略了圖中的一些元件。
參照圖2中的方框202和圖3，接收工件112用於將其圖案化。示 範性工件112包括其上可形成其它材料的基板302。用於製造積體電路(IC)的基板302的一種常用類型是整體矽基板。另外或作為選擇，基板302可包括另一元素(單一元素)半導體，諸如晶體結構中的鍺；化合物半導體，諸如鍺化矽、碳化矽、砷化鍺、磷化鍺、磷化銦、砷化銦和/或銻化銦；非半導體材料，諸如鈉鈣玻璃、熔矽、熔石英和/或氟化鈣(CaF2)；和/或其組合。可能性基板302還包括矽上絕緣(SOI)基板。SOI基板採用氧離子植入矽晶隔離法(SIMOX)、晶圓結合和/或其它適合的方法製造而成。在其它示例中，基板302可包括多層半導體結構。
基板302可包括(例如，p型阱(wells)或n型阱(wells))的各種摻雜區域，諸如源極/汲極區域。摻雜區域可摻雜以(諸如磷或砷)的p型摻雜劑，和/或根據設計需求摻雜以(諸如硼或BF2)的n型摻雜劑。摻雜區域可採用P阱結構、N阱結構、雙阱結構或採用凸起結構而形成在基板上。摻雜區域可採用本位摻雜磊晶生長和/或其它適合的技術藉由佈植摻雜劑原子而形成。在一些實施例中，摻雜區域包括白圈/口袋型區域，其可以減少短溝道效應(例如，穿通效應)，並且可藉由傾角離子佈植或其它適合的技術而形成。
基板302還可包括各種形成在其上的材料層。在所示的實施例中，工件112包括所要被圖案化的材料層304和設置在材料層304上的犧牲層306。應理解的是，基板302可具有任何數量的材料層、遮罩層、犧牲層、阻劑層和/或形成在其上的其它層。可根據部分有選擇性的蝕刻劑而選擇用於這些層的適合的材料。例如，所要被圖案化的材料層304和犧牲層306可構造為具有不同蝕刻劑靈敏度的，從而可採用其對應的蝕刻劑在不充分蝕刻其它層的情況下而移除每一層。例如，所給出的蝕刻劑的兩種材料可具有10：1的靈敏度比，其允許第一材料蝕刻一定的深度，即移除與第二材料等同的10%。因此，在各種 實施例中，材料層304包括半導體和/或介電材料，諸如半導體氧化物、半導體氮化物和/或半導體氮氧化物，而犧牲層306則包括具有不同蝕刻劑靈敏度的的不同材料，諸如不同的半導體、不同的半導體氧化物、不同的半導體氮化物、不同的半導體氮氧化物和/或其它介電材料。在這種實施例中，材料層304包括氧化矽，並且犧牲層306包括非晶矽，同時這些材料顯示出不同的蝕刻劑靈敏度。
光微影感光阻劑(例如，光阻)308可形成在犧牲層306上。可採用任何適合阻劑308的材料或化合物，並且所示的三層光阻阻劑308是一種這樣的示例。示範性三層阻劑308包括底層310、中間層312和頂層314，其每一個都具有不同的或至少獨立的材料。例如，底層310可包括CxHyOz材料、中間層312可包括SiCxHyOz聚合物材料，並且頂層314可包括具有光敏化合物的CxHyOz材料，其在暴露至輻射時引起頂層314的性質改變。這種性質改變可用於選擇性地移除阻劑308的暴露部分(在正型阻劑的情況下)或非暴露部分(在負型阻劑的情況下)。應理解的是，在其它實施例中，三層光阻中的一個或多個層可被省略，並且其額外的層可提供作為三層光阻的一部分。
參照圖2中的方框204和圖4，圖案化阻劑層，並且在所示的實施例中，阻劑層308的頂層314首先被圖案化。圖案化可採用任何適合的微影技術而實施，其包括光微影和/或直寫式微影技術。一種示範性的光微影圖案化製程包括阻劑層308的柔性烘烤、遮罩對準、曝光、顯影後烘烤、發展阻劑層308、沖洗和乾化(例如，硬質烘烤)。一種示範性直寫式圖案化製程包括採用電子束或其它能源掃描阻劑層308的表面以改變能源的密度，從而改變由阻劑層308的各種區域接收的劑量。以下將清楚地說明，在材料層308中形成的最終圖案是基於該第一圖案，但其它中間圖案化步驟在方法200完成之前可以更改。圖4中的實施例示出了第一區域402和第二區域404，其中第一區域中第一 圖案的形狀具有第一間距和寬度(例如，最小間距和寬度)，並且第二區域中的形狀具有第二間距和寬度(由虛線界定的邊界)從而表現本技術的靈活性以形成具不同間隔的特徵。
參照圖2中的方框206和圖5，將圖案從阻劑層308轉移至犧牲層306以在犧牲層中形成心軸(mandrel)。心軸是特徵形狀，其可用於對準後續形成的間隔，而非直接用於圖案化材料層304。將圖案轉移至犧牲層306可包括一個或多個蝕刻製程以使形成阻劑層308中的開口向下擴展。以這種方式，阻劑層308(和/或其頂層314)是用於蝕刻製程中的遮罩。該轉移過程可包括任何適合的蝕刻製程，包括濕蝕刻、乾蝕刻、反應離子蝕刻、灰化和/或其它適合的技術。可選擇蝕刻製程和/或蝕刻試劑在不明顯蝕刻材料層304的情況下用以蝕刻犧牲層306。任何剩餘的阻劑308可隨著犧牲層306的圖案化而被剝除。
參照圖2中的方框208和圖6A和6B，在犧牲層306心軸的側壁上形成第一間隔602。一部分是由於其形狀之故，第一間隔602的結構被稱之為“鰭”。第一間隔602鰭的材料可包括任何適合的半導體、半導體氧化物、半導體氮化物、半導體氮氧化物、其它介電材料和/或其它適合的材料，並且可選擇為具有不同的蝕刻劑靈敏度的材料層304和犧牲層306。例如，在一種具有氧化矽材料層304和非晶矽犧牲層306的實施例中，第一間隔602鰭包括氮化矽。
如圖6A和6B所示，在工件112的水平表面上沒有實質上保留間隔材料的情況下，用於在犧牲層306的側壁上形成第一間隔602鰭的一種技術是沉積和蝕刻製程。首先參照圖6A，在一個實施例中，第一間隔602的材料藉由任何適合的製程(包括原子層沉積(ALD)、化學蒸鍍(CVD)、電漿增強CVD(PECVD)和/或其它適合的沉積技術)而沉積在犧牲層306和材料層304上。儘管圖6A中已示出在水平面上沉積的材料，但也可採用保形沉積技術。為了移除這種額外的材料， 可實施諸如乾蝕刻或等離子蝕刻的非等向性蝕刻，從而回蝕且移除沉積在犧牲層306和材料層304的水平面上的第一間隔602的該部分，如圖6B所示。以這種方式，只保留了沉積在犧牲層306心軸的垂直表面上的第一間隔602的該部分。在各種示例中，沉積厚度和蝕刻技術調整為控制第一間隔602鰭的水平厚度(以參考標記604示出)。該第一間隔602的厚度與形成在材料層304中的特徵厚度相關，並且在一些實施例中，沉積和蝕刻技術比起單獨光微影技術，可更精準地操控特徵厚度，。
參照圖2中的方框210和圖7，可選擇性地移除犧牲層306的心軸，留下設置在材料層304上的第一間隔602鰭。可採用任何適合的蝕刻技術選擇性地移除心軸，包括濕蝕刻、乾蝕刻、反應離子蝕刻、灰化和/或其它適合的技術，並且在沒有實質性蝕刻第一間隔602或材料層304的情況下，蝕刻技術和蝕刻劑的化學過程可利用犧牲層306的蝕刻選擇性而移除心軸。
參照圖2中的方框212和圖8，在第一間隔602鰭的側壁上形成第二間隔802材料，以形成一組第二間隔802鰭。第二間隔802材料可包括任何適合的半導體、半導體氧化物、半導體氮化物、半導體氮氧化物和/或其它適合的材料，並且可選擇地具有不同於第一間隔602和材料層304蝕刻劑靈敏度的。在一種示範性實施例中，第二間隔802包括非晶矽以提供所需的蝕刻劑選擇性。與第一間隔602類似，第二間隔802的材料可藉由沉積和回蝕製程而形成。對此，第二間隔802可藉由任何適合的製程保形沉積在工件112上，該製程包括ALD、CVD、PECVD和/或其它適合的沉積技術，並且採用諸如非等向性乾蝕刻或等離子蝕刻技術的非等向性蝕刻而隨後蝕刻該第二間隔802。在各種示例中，藉由沉積厚度和蝕刻技術的調整以控制第二間隔802鰭的水平厚度，而這與在材料層304中最終形成的該些特徵厚度以及與特徵之間的間隔有關。
參照圖2中的方框214和圖9，在由第一間隔602和第二間隔802定義的凹陷中形成第三間隔902。第三間隔902可包括任何適合的半導體、半導體氧化物、半導體氮化物、半導體氮氧化物和/或其它適合的材料，並且可選擇為具有與第一間隔602、第二間隔802和材料層304不同蝕刻劑靈敏度的。例如，第三間隔902可包括灰化移除介電材料(ARD)。在一些實施例(例如，在該實施例中第三間隔鰭以最小間距而形成)中，沉積製程在沒有回蝕製程的情況下可足以形成第三間隔902鰭。在一些實施例中(例如，在該實施例中鰭以不規則間距而形成，參照標記904)，沉積是在回蝕製程之後，從而使第三間隔902鰭在沒有實質上沉積在水平面上的情況下而形成在工件112的垂直側壁上。沉積和任何回蝕製程可以基本上如文中第一間隔602和第二間隔802所描述的方式實施。在沉積第三間隔902之後，可實施化學機械拋光/研磨(CMP)製程，以研磨由第一、第二和第三間隔而定義的工件112的頂面。
參照圖2中的方框216和圖10，選擇性地移除第二間隔802而留下第一間隔602鰭和第三間隔902鰭，同時暴露材料層304的一部分。可採用任何適合的蝕刻技術而選擇性地移除第二間隔802，該技術包括濕蝕刻、乾蝕刻、反應離子蝕刻、灰化和/或其它適合的技術，並且在沒有實質上蝕刻周圍結構的情況下，該蝕刻技術和蝕刻劑的化學過程可利用第二間隔802的選擇性蝕刻而移除心軸。第一間隔602和第三間隔902的剩餘鰭延縱軸1102以平行線路延伸，如圖11A和11B所示。
在後續的步驟中，移除第一間隔602鰭和第三間隔902所選擇的部分，該步驟稱為“鰭切割”(fin-cut)或“線切割”(line-cut)步驟。鰭切割防止相對應的特徵形成在材料層304中。在一些實施例中，光微影圖案化技術用於定義移除第一間隔602和/或第三間隔902的切割區域。圖11A示出了由邊界框限定的示範性切割區域。在採用光 微影技術定義切割區域時，由於應用了多種圖案化技術，所以對準方面的甚至微小誤差也能導致工件112不能使用。然而，所確定的是，藉由採用改變用於每一種材料的間隔材料和各自的切割製程，而降低了在對準方面的要求。例如，如圖11A所示，如果單一鰭切割用於移除所有的目標鰭(即，如果僅使用單一鰭材料或如果示範性切割區域1104用於切割第一間隔602鰭和第三間隔902鰭)，切割區域1104的縱向邊緣將在間隔之間對準。誤差範圍最多是在鰭之間的間隔，該鰭是由垂直於縱向的方向測量而得。此外，彎曲的部分(例如，由參考標記1106所示的彎曲部分)應非常小心地控制，以避免鰭的非故意進入。
相比之下，如果採用多種鰭切割程序，每個程序以不同的鰭材料作為目標，則將大大降低對準的要求。例如，圖11B示出了採用兩個切割區域以獲得相同效果的技術。具體而言，切割區域1108僅用於移除第一間隔602鰭，並且切割區域1110僅用於移除第三間隔902鰭。在圖11B中，為了標明清楚起見，在縱向上偏移切割區域1110。可以看出，待切割的特徵(切割區域1108的第一間隔602鰭，以及切割區域1110的第二間隔802鰭)，其切割區域的縱向邊緣之間任何位置均可對準。因此，誤差範圍即為相同材料類型的相鄰鰭間的間隔。切割區域的曲線區域可不修整鰭而有更大的餘地。這種在對準方面要求的降低可用於提高收益，從而進一步減少CD和/或在材料層304中製造完整的新圖案。
參照方框218-224，實施兩個獨立的切割製程，其每一個可蝕刻特殊的間隔材料。應理解的是，本揭露的理念應用與任何數量的獨立特殊材料的鰭切割製程，並且可採用任何順序而蝕刻間隔材料。在一個這樣的實施例中，如方框218-220所示，第一鰭切割製程實施在第三間隔902鰭上。參照圖12中的方框218，阻劑1202，諸如三層光阻，形成在工件112上並且以圖13所示的方式進行圖案化從而暴露第 三間隔902將要被移除的部分。該圖案化可採用任何適合的微影技術(包括光微影技術和/或直寫式微影)而實施。圖案化的阻劑1202也可暴露第一間隔602鰭的部分。然而，由於隨後的蝕刻選擇性地移除了第三間隔902的材料，所以第一間隔602的部分將在基本上未蝕刻的情況下而保留。
參照圖2中的方框220和圖14，可藉由蝕刻製程或其它適合的技術而移除第三間隔902鰭的暴露部分。例如，第三間隔902可藉由濕蝕刻、乾蝕刻、反應離子蝕刻、灰化和/或其它適合的技術而被移除。蝕刻製程和/或蝕刻化學過程可選擇為在不實質上蝕刻第一間隔602或在下方的材料層304的情況下而蝕刻第三間隔902。阻劑1202的任何剩餘部分可藉由以下蝕刻而被移除。
如方框222-224所示，然後在第一間隔602鰭上實施切割製程。所要重複的是，可以任何順序切割第一間隔602和第三間隔902。參照圖2中的方框222和圖15，另一阻劑1502，諸如三層光阻，可形成在工件112上，並且圖案化該阻劑1502以暴露第一間隔602將要被移除的部分。圖案化技術可採用任何適合的光微影技術(包括光微影和/或直寫式微影)而實施。圖案化阻劑1502還可暴露第三間隔902和/或材料層304的部分。然而，由於後續蝕刻技術選擇性地移除了第一間隔602材料，所以圍繞的結構可維持實質上未蝕刻。
參照圖2中的方框224和圖16，第一間隔602鰭的暴露部分可藉由蝕刻製程或其它適合的技術而被移除。例如，其可包括濕蝕刻、乾蝕刻、反應離子蝕刻、灰化和/或其它適合的技術。蝕刻製程和/或蝕刻試劑可選擇為在不實質上蝕刻第三間隔902或在下方的材料層304的情況下而蝕刻第一間隔602。阻劑1502的任何剩餘部分可藉由以下蝕刻製程而被移除。
參照圖2中的方框226和圖17，採用第一間隔602和/或第 三間隔902的剩餘部分作為硬質遮罩而圖案化材料層304。圖案化該材料層可包括任何適合的蝕刻技術，諸如濕蝕刻、乾蝕刻、反應離子蝕刻、灰化和/或其它適合的技術。以這種方式，最終圖案形成在材料層304上。然後，移除了第一間隔602和/或第三間隔902的剩餘部分。如上所述，藉由採用具有不同蝕刻劑靈敏度的材料，這種改進的圖案化技術降低了在對準方面的要求，減少了切割區域中因應曲線的修剪，並可使最終圖案更清晰。當然，這些有益效果僅是示範性的，並且該有益效果不適用於任何特殊的實施例。
在圖案化材料層304之後，工件112進入至方框228中的後續製造製程。圖案化材料層304可結合任何蝕刻製程(沉積製程、佈置製程、磊晶製程和/或其它製造製程)使用。在各種示例中，圖案化材料層304用於製造閘極堆疊、用於製造互連結構、用於形成非平面元件，其藉由蝕刻而暴露鰭或藉由磊晶生長的鰭材料和/或其它適合的應用。
在前述的示例中，第二間隔802和第三間隔902採用獨立的沉積製程而形成。與之相反，在一些實施例中，採用定向自組裝(Directed Self-Assembly，DSA)材料，是其分成第二間隔802材料和第三間隔902材料作為調製製程的一部分。為了更詳細的介紹，DSA材料利用一些共聚物材料的優勢以規律的且重複圖案化的方式對準，諸如球形、圓柱形、薄層狀(分層狀)和/或雙連續的螺旋十二面體結構，該術語稱之為微相分離。微相分離的共聚物的晶體形態依賴於所用的聚合物、與組成聚合物相關的量、包括溫度在內的製程變化和其它因素。藉由控制DSA材料的組分和比例以及其固化製程，可應用一種無差別的DSA層，其以特定的間距分離成可個別加以蝕刻的第二間隔802鰭和第三間隔902鰭。
以下將參照圖18-21描述採用DSA材料而製造的技術。圖 18是根據本發明的各方面採用定向自組裝材料而圖案化工件112的第二方法1800的流程圖。應理解的是，額外的步驟可在方法1800之前、期間和在方法1800之後實施，並且此處描述的一些步驟可被方法1800的其它實施例代替或被省略。圖19-21是根據本揭露的各方面工件112經過第二圖案化方法的部分的截面圖。為了清楚且容易地理解，此處簡化圖中的一些元件。
參照圖18中方框1802和圖19，所接受的工件112包括基板302、待圖案化的材料層304和一組第一間隔602鰭，其每一個與圖2-7中所述的基本上相同。對此，第一間隔602鰭可採用與圖2中方框202-210基本上相同的方式而形成。參照圖18中的方框1804和圖20，定向自組裝(DSA)材料2002沉積在工件112上並且沉積在第一間隔602鰭之間。如上所述，在實施固化製程時，DSA材料2002包括聚合物或組裝成具有均勻成分區域的化合物。在一些實施例中，DSA材料2002選擇為使這些區域可以選擇性被蝕刻並且使這些區域具有所希望的尺寸和形狀。具體而言，藉由調整DSA材料2002組分的分子重量，可控制所產生區域的水平寬度，藉由控制鰭寬度和特徵尺寸而給設計者更精確的機制。各種適合的DSA材料包括一個或多個聚苯乙烯塊聚二甲矽氧烷(PS-b-PDMS)、聚苯乙烯塊有機玻璃(PS-b-PMMA)、氧化聚乙烯塊聚異戊二烯(PEO-b-PI)、氧化聚乙烯塊聚丁二烯(PEO-b-PBO)、氧化聚乙烯塊聚苯乙烯(PEO-b-PS)、氧化聚乙烯塊有機玻璃(PEO-b-PMMA)、聚醚乙烯氧化聚乙烯塊(PEO-b-PEE)、聚乙烯塊多邊形吡啶(PS-b-PI)、聚苯乙烯塊聚丁二烯(PS-b-PBD)、聚苯乙烯塊聚二茂鐵二甲基矽烷(PS-b-PFS)、聚丁二烯塊聚-2-氨基吡啶(PRD-b-PVP)和聚異戊二烯塊有機玻璃(PI-b-PMMA)。DSA材料可藉由適合的方法沉積而成，其中一些包括旋塗式塗覆、濺射、浸漬塗敷和其它適合的方法。
參照圖18中的方框1806和圖21，在DSA材料2002上實施固化製程。固化製程使DSA材料2002的組分自組裝至第二間隔2102鰭和第三間隔2104鰭中。可以定制關於DSA材料的特殊固化製程，並且在一些示例中包括加熱工件112和暴露DSA材料2002至紫外光。與其它參數一起，可調整加熱製程期間的加熱和溫度參數以控制第二間隔2102鰭和第三鰭2104鰭的水平寬度(如參考標記2106所示)。與圖2-17中的第二間隔802鰭和第三間隔902鰭類似，第二間隔2102鰭和第三間隔2104鰭可具有蝕刻靈敏度，其不同於第一間隔602材料和材料層304的每一個的靈敏度。
參照圖18中的方框1808，進入至固化製程，提供工件112以利用第一間隔鰭602和第三間隔鰭2104圖案化材料層304。基本上如圖2中方框216-224和圖10-16所述，其可包括移除第二間隔2102鰭以及一個或多個選擇性材料鰭切割製程。剩餘的第一間隔602鰭和第三間隔2104鰭的圖案可轉移至材料層304，基本上如圖2中方框226和圖17所述。隨後，工件112可提供用於製造閘極堆疊、用於製造互連結構、用於形成非平面元件，藉由蝕刻以暴露鰭或藉由磊晶生長鰭材料和/或其它適合的應用，基本上如圖2中方框228所示。
在前述的示例中，第一間隔鰭和第三間隔鰭形成在保留的材料層上。參照圖22-30，描述了該技術的變化，即第一間隔鰭和第三間隔鰭形成在待蝕刻材料層的區域上。圖22是根據本揭露的各方面用於圖案化工件112的第三方面2200的流程圖。應理解的是，額外的步驟可在方法2200之前、期間以及在方法200之後實施，並且此處描述的一些步驟可被方法2200的其它實施例代替或被省略。圖23-30是根據本揭露的各方面工件112經過第三圖案化方法的部分的截面圖。為了清楚且容易地理解，此處簡化圖中的一些元件。
參照圖22中的方框2202和圖23，工件112接收為包括基板 302、待圖案化的材料層304、一組第一間隔602材料鰭、一組第二間隔802材料鰭和一組第三間隔902材料鰭。每一個原件與圖2-21中的上述元件基本上類似，並且可藉由上述技術或任何其它適合的技術而形成(例如，圖2中的方框202-214，圖18中的方框1802-1806等)。例如，第二間隔802鰭和第三間隔902鰭可藉由圖2中方框212-214的沉積和回蝕技術而形成，和/或藉由圖18中方框1804-1806所述的DSA材料沉積和固化而成。
當接收工件112，實施獨立的鰭切割製程，選擇性地將第一間隔602材料或第三間隔902材料作為目標。應理解的是，本揭露的理念適用於任何數量的獨立材料特殊鰭切割製程並且可以用任何順序蝕刻任何間隔材料。在一個這種實施例中，第一鰭切割製程實施在第三間隔902鰭上，如方框2204-2206所示。首先參照圖22中的方框2204和圖24，阻劑2402，諸如三層光阻，形成在工件112上，並且圖案化該阻劑以暴露第三間隔902鰭的一部分，其定義了待蝕刻材料層304的區域。這與該示例不同：在不將圖案轉移至材料層304的情況下阻劑暴露了待移除的第三間隔902的部分。也與前述的一些示例不同，即，第二間隔802鰭可在鰭切割製程期間呈現在工件112上，如圖24所示。阻劑2402的圖案也可暴露第一間隔602鰭的部分。然而，後續蝕刻選擇性地移除了第三間隔902材料和材料層304，所以第一間隔602的暴露部分基本上未蝕刻。
對此，參照圖22中的方框2206和圖25，可移除第三間隔902鰭的暴露部分以暴露材料層304的部分，並且然後材料層304的暴露部分被蝕刻。這可藉由單獨的蝕刻步驟或組合的蝕刻步驟而實施，並且任何適合的濕蝕刻、乾蝕刻、反應離子蝕刻、灰化和/或其它適合的技術科實施在方框2206的工件上。在不實質上蝕刻第一間隔602和第二間隔802的情況下，蝕刻製程和/或蝕刻化學過程可選擇性地蝕刻第三 間隔902和材料層304。阻劑2402的任何剩餘部分可藉由方框2206的以下蝕刻製程而被移除。
然後，可在第一間隔602鰭上實施第二鰭切割製程。所重複的是，第一間隔602和第三間隔902可以用任何順序切割。參照方框2208和圖26，另一阻劑2602，諸如三層光阻，可形成在工件112上。阻劑2602可沉積在材料層304中，並且可填充形成在方框2206中的凹陷。圖案化阻劑2602以暴露第一間隔602的該部分，從而將其轉移至材料層304。該圖案化技術科採用任何適合的光微影技術而實施，其包括光微影技術和/或直寫式微影技術。阻劑2602的圖案也可暴露第二間隔802和/或第三間隔902的部分。然而，由於後續的蝕刻選擇性地將第一間隔602材料作為目標，所以圍繞結構可基本上保持為被蝕刻。
參照圖22中的方框2210和圖27，可移除第一間隔602的暴露部分以暴露材料層304的部分，並且藉由蝕刻製程或其它適合的技術而蝕刻材料層304的暴露部分。這可藉由獨立的蝕刻步驟或採用組合式蝕刻製程而實施，並且任何適合的濕蝕刻、乾蝕刻、反應離子蝕刻、灰化和/或其它適合的技術科實施在方框2210中的工件上。在不完全蝕刻第二間隔802或第三間隔902的情況下，蝕刻製程和/或蝕刻化學過程可選擇性地蝕刻第一間隔602和材料層304。阻劑2602的任何剩餘部分可藉由方框2210中的以下蝕刻技術而被移除。
參照圖22中方框2212和圖28，一個或多個填充材料2802可沉積在方框2204-2210中材料層304所形成的凹陷中。任何適合的填充材料2802可沉積在凹陷中，並且，儘管示出了各種示範性實施例，但應理解的是本揭露的技術可用於任何填充材料2802作為製造製程的一部分。在一個示例中，即材料層304是用於形成互連結構的中間層介電材料，填充材料2802包括導體，諸如Ti、TiN、W、Al、其他金屬導體和/或非金屬導體。在一個示例中，即材料層304用於定義閘極結構， 填充材料2802包括介面介電材料、高介電係數閘極材料、閘極電極材料和/或一個或多個封蓋材料。在一個示例中，即材料層304用於形成鰭(其用於非平面的元件)，填充材料2802包括磊晶生長的半導體材料。在這些示例和其它示例中，填充材料2802可藉由任何適合的製程而形成，該製程包括旋塗式沉積、濺射、ALD、CVD、物理氣相沉積(PVD)和/或其它適合的製程。
參照圖22的方框2214和圖29，移除了剩餘的第一間隔602鰭、第二間隔802鰭和第三間隔902鰭。這可在方框2212中的沉積填充材料2802之前或之後實施。蝕刻循序具有不同的效果和公平性。例如，當呈現間隔鰭的同時，待填充的凹陷也更深。在凹陷底部的化學試劑的流動性降低的同時，更高的縱橫比使間隔鰭的沉積更具挑戰性。然而，在沉積前移除間隔鰭可緩解形成在材料層304中的形狀。因此，方框2212和2214可以任何適合的方式實施。
如圖22中的方框2216和圖30所示，同樣依賴於其應用，移除剩餘的材料層304而在基板上留下填充材料2802。參照圖22中的方框2218，提供工件112用於進一步的製造製程，其基本上如圖2中的方框228所示。
因此，本揭露提供一種用於在工件上形成特徵的技術，其提供了較低的覆蓋要求以及較高的設計靈活性。在一些實施例中，所提供的方法包括接收工件，該工件具有待圖案化的材料層。在該材料層上形成第一組鰭。在該材料層上形成第二組鰭，該第二組鰭穿插在該第一組鰭之間。第二組鰭具有與該第一組鰭不同的蝕刻劑靈敏度。在該第一組鰭上實施第一蝕刻製程，經配置以避免實質上蝕刻該第二組鰭。在該第二組鰭上實施第二蝕刻製程，經配置以避免實質上蝕刻該第一組鰭。蝕刻該材料層，從而將圖案轉移至該材料層，該圖案由該第一蝕刻製程和該第二蝕刻製程定義。在一些這種實施例中， 形成第二組鰭包括將定向自組裝材料施加於該工件的該第一組鰭之間，以及在該定向自組裝材料上實施固化製程，該固化製程使得該定向自組裝材料組件對準而作為該第二組鰭。在一些這種實施例中，形成第二組鰭還包括在不實質上蝕刻該第二組鰭和該第一組鰭的情況下，從該第二組鰭和該第一組鰭之間選擇性地移除該定向自組裝材料的另一組件。
在另一實施例中，提供了製造的方法，其包括接收基板，該基板具有設置其上的材料層。在該材料層上沉積第一鰭材料，以定義第一組鰭。在該材料層上該第一組鰭之間的沉積第二組鰭材料，以定義第二組鰭。該第二組鰭具有與該第一材料不同的蝕刻劑靈敏度。採用選擇性蝕刻該第一組鰭的蝕刻程式，在該第一組鰭上實施第一鰭切割製程。採用選擇性蝕刻該第二組鰭的蝕刻程式，在該第二組鰭上實施第二鰭切割製程。將該圖案轉移至材料層，該圖案由在該第一鰭切割製程之後剩餘的該第一組鰭之部分以及該第二鰭切割製程之後剩餘的該第二組鰭之部分而定義。。在一些這種實施例中，犧牲材料形成在材料層上並且被圖案化。為了定義第一組鰭，在該圖案化的犧牲材料的側壁上沉積該第一鰭材料，以定義該第一組鰭。採用蝕刻技術移除該犧牲材料，該蝕刻技術經配置以保留剩餘在該材料層上的該第一組鰭。
在另一實施例中，提供了圖案方法，其包括接收包括材料層的工件。在該材料層上形成第一組鰭和第二組鰭。該第二組鰭中的鰭穿插在該第一組鰭的鰭之間，並且該第一組鰭具有與該第二組鰭不同的蝕刻劑靈敏度。在該第一組鰭上實施第一圖案化製程，以移除該第一組鰭之子集合，並且蝕刻該材料層的第一暴露部分，該材料層在該第一組鰭該移除的子集合的下方。該第一圖案化製程經配置以避免移除該第二組鰭的暴露部分。在該第二組鰭上實施第二圖案化製 程，以移除該第二組鰭之子集合，並且蝕刻該材料層的第一暴露部分，該材料層在該第二組鰭該移除的子集合的下方。該第二圖案化製程經配置以避免移除該第一組鰭的暴露部分。在一些這種實施例中，方法還包括在該基板上的該材料層的該第一被蝕刻部分中以及該材料層的該第二被蝕刻部分中沉積填充材料。在一些這種實施例中，在沉積填充材料之後選擇性地移除材料層。
上述概括了幾個實施例的特徵，從而使本領域技術人員可以更好地理解本揭露的各方面。本領域技術人員應理解的是，其可容易地將本揭露作為設計或修改其它製程的基礎，從而達到此處所引用的實施例的相同目的和/或實現相同的有益效果。本領域技術人員還應理解的是，這種等同的構造不能背離本揭露的精神和範圍，並且在不背離本揭露的精神和範圍的情況下可進行各種改變、替換和更改。
200‧‧‧方法
202、204、206、208、210‧‧‧步驟
212、214、216、218、220‧‧‧步驟
222、224、226、228‧‧‧步驟

Claims (10)

  1. 一圖案化工件的方法，該方法包括：接收工件，該工件具有待圖案化的材料層；在該材料層上形成第一組鰭；在該材料層上形成第二組鰭，該第二組鰭穿插在該第一組鰭之間，其中第二組鰭具有與該第一組鰭不同的蝕刻劑靈敏度；在該第一組鰭上實施第一蝕刻製程，經配置以避免實質上蝕刻該第二組鰭；在該第二組鰭上實施第二蝕刻製程，經配置以避免實質上蝕刻該第一組鰭；以及蝕刻該材料層，從而將圖案轉移至該材料層，該圖案由該第一蝕刻製程和該第二蝕刻製程定義。
  2. 根據請求項1所述的方法，其中形成該第二組鰭包括：將定向自組裝材料施加於該工件的該第一組鰭之間；以及在該定向自組裝材料上實施固化製程，該固化製程使得該定向自組裝材料組件對準而作為該第二組鰭。
  3. 根據請求項2所述的方法，其中形成該第二組鰭還包括：在不實質上蝕刻該第二組鰭和該第一組鰭的情況下，從該第二組鰭和該第一組鰭之間選擇性地移除該定向自組裝材料的另一組件。
  4. 根據請求項1所述的方法，其中實施該第一蝕刻製程包括圖案化阻劑，以暴露待移除的該第一組鰭的子集合，其中該圖案化阻劑之步驟暴露該第二組鰭中的至少一個鰭，並且 其中該第一蝕刻製程還經配置以在該第一蝕刻製程之後保留該第二組鰭中暴露的該至少一個鰭。
  5. 根據請求項4所述的方法，其中該阻劑是第一阻劑，其中實施該第二蝕刻製程包括圖案化第二阻劑，以暴露待移除的該第二組鰭的子集合，其中該圖案化第二阻劑之步驟暴露該第一組鰭中的至少一個鰭，並且其中該第二蝕刻製程還經配置以在該第二蝕刻製程之後保留該第一組鰭中暴露的該至少一個鰭。
  6. 根據請求項1所述的方法，其中形成該第一組鰭包括：蝕刻設置在該材料層上的心軸材料，以定義一垂直側壁；在該心軸材料的該垂直側壁上形成該第一組鰭的材料；以及選擇性地移除該心軸材料，同時保留剩餘的該第一組鰭的該材料。
  7. 根據請求項6所述的方法，其中在該垂直側壁上形成該第一組鰭的該材料包括：在該心軸材料上以及在該材料層上實施該材料的保形沉積；實施該材料的非等向性蝕刻，以移除設置在該工件水平面上的該材料部分。
  8. 根據請求項1所述的方法，其中形成該第二組鰭包括在該第一組的該側壁上形成間隔材料，並且在該間隔材料之間以及在該第一組鰭的鰭之間沉積該第二組鰭的材料。
  9. 一種製造方法，其包括：接收基板，該基板具有設置其上的材料層；在該材料層上沉積第一鰭材料，以定義第一組鰭； 在該材料層上該第一組鰭之間的沉積第二組鰭材料，以定義第二組鰭，其中該第二組鰭具有與該第一材料不同的蝕刻劑靈敏度；採用選擇性蝕刻該第一組鰭的蝕刻技術，在該第一組鰭上實施第一鰭切割製程；採用選擇性蝕刻該第二組鰭的蝕刻技術，在該第二組鰭上實施第二鰭切割製程；以及將圖案轉移至材料層，該圖案由在該第一鰭切割製程之後剩餘的該第一組鰭之部分以及該第二鰭切割製程之後剩餘的該第二組鰭之部分所定義。
  10. 一種圖案化方法，其包括：接收包括材料層的工件；在該材料層上形成第一組鰭和第二組鰭，其中該第二組鰭中的鰭穿插在該第一組鰭的鰭之間，並且其中該第一組鰭具有與該第二組鰭不同的蝕刻劑靈敏度；在該第一組鰭上實施第一圖案化製程，以移除該第一組鰭之子集合，並且蝕刻該材料層的第一暴露部分，該材料層在該第一組鰭該移除的子集合的下方，其中該第一圖案化製程經配置以避免移除該第二組鰭的暴露部分；以及在該第二組鰭上實施第二圖案化製程，以移除該第二組鰭之子集合，並且蝕刻該材料層的第一暴露部分，該材料層在該第二組鰭該移除的子集合的下方，其中該第二圖案化製程經配置以避免移除該第一組鰭的暴露部分。
TW104139106A 2015-04-17 2015-11-25 結合不同圖案材料的光微影技術 TWI614805B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/689,288 US9991132B2 (en) 2015-04-17 2015-04-17 Lithographic technique incorporating varied pattern materials
US14/689,288 2015-04-17

Publications (2)

Publication Number Publication Date
TW201709311A true TW201709311A (zh) 2017-03-01
TWI614805B TWI614805B (zh) 2018-02-11

Family

ID=57129909

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104139106A TWI614805B (zh) 2015-04-17 2015-11-25 結合不同圖案材料的光微影技術

Country Status (4)

Country Link
US (2) US9991132B2 (zh)
KR (1) KR101895662B1 (zh)
CN (1) CN106057665B (zh)
TW (1) TWI614805B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9991132B2 (en) 2015-04-17 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Lithographic technique incorporating varied pattern materials
US9911611B2 (en) * 2016-03-17 2018-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming openings in a material layer
US9728635B1 (en) * 2016-10-13 2017-08-08 International Business Machines Corporation Uniform gate length in vertical field effect transistors
US10388644B2 (en) 2016-11-29 2019-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing conductors and semiconductor device which includes conductors
US10312103B2 (en) 2017-02-28 2019-06-04 International Business Machines Corporation Alternating hardmasks for tight-pitch line formation
DE102017127686A1 (de) 2017-03-15 2018-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und Verfahren zu deren Herstellung
US10157776B2 (en) 2017-03-15 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10515815B2 (en) 2017-11-21 2019-12-24 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for fin field effect transistor formation
US10734238B2 (en) 2017-11-21 2020-08-04 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for critical dimension control
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
US10566207B2 (en) * 2017-12-27 2020-02-18 Samsung Electronics Co., Ltd. Semiconductor manufacturing methods for patterning line patterns to have reduced length variation
US10446394B2 (en) * 2018-01-26 2019-10-15 Lam Research Corporation Spacer profile control using atomic layer deposition in a multiple patterning process
CN112447513A (zh) * 2019-08-30 2021-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112542385A (zh) * 2019-09-20 2021-03-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR20230009491A (ko) * 2020-05-11 2023-01-17 램 리써치 코포레이션 패터닝 임계 치수 (critical dimension) 제어를 위한 자동화된 피드포워드 및 피드백 (feedforward and feedback) 시퀀스

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6909300B2 (en) * 2002-05-09 2005-06-21 Taiwan Semiconductor Manufacturing Co., Ltd Method for fabricating microelectronic fabrication electrical test apparatus electrical probe tip having pointed tips
US7045851B2 (en) * 2003-06-20 2006-05-16 International Business Machines Corporation Nonvolatile memory device using semiconductor nanocrystals and method of forming same
US7394155B2 (en) 2004-11-04 2008-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Top and sidewall bridged interconnect structure and method
EP2092393A2 (en) 2006-11-14 2009-08-26 Nxp B.V. Double patterning for lithography to increase feature spatial density
KR100886219B1 (ko) * 2007-06-07 2009-02-27 삼성전자주식회사 자기정렬된 이중 패터닝을 채택하는 미세 패턴 형성 방법
US20090001045A1 (en) 2007-06-27 2009-01-01 International Business Machines Corporation Methods of patterning self-assembly nano-structure and forming porous dielectric
US8003281B2 (en) 2008-08-22 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd Hybrid multi-layer mask
US7862962B2 (en) 2009-01-20 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout design
US8563410B2 (en) 2009-11-25 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. End-cut first approach for critical dimension control
US8940475B2 (en) 2010-11-23 2015-01-27 Tokyo Electron Limited Double patterning with inline critical dimension slimming
FR2963477A1 (fr) * 2010-11-30 2012-02-03 Commissariat Energie Atomique Procédé de réalisation amélioré d'un motif a partir du transfert par espaceurs latéraux
US8799833B2 (en) * 2011-04-29 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8621406B2 (en) 2011-04-29 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
KR20120126442A (ko) 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 반도체 소자의 패턴 형성 방법
KR20130005185A (ko) 2011-07-05 2013-01-15 에스케이하이닉스 주식회사 미세 홀 배열 및 미세 전극 배열 형성 방법
US8664679B2 (en) 2011-09-29 2014-03-04 Toshiba Techno Center Inc. Light emitting devices having light coupling layers with recessed electrodes
US8741776B2 (en) 2012-02-07 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning process for fin-like field effect transistor (finFET) device
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
TWI517247B (zh) * 2012-04-06 2016-01-11 力晶科技股份有限公司 一種半導體線路結構暨其製程
EP2839341B1 (en) 2012-04-16 2020-01-15 Brewer Science, Inc. Method for directed self-assembly
US8524605B1 (en) 2012-04-16 2013-09-03 Vigma Nanoelectronics Fabrication and mask design methods using spatial frequency sextupling technique
US8850369B2 (en) 2012-04-20 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Metal cut process flow
US8728332B2 (en) 2012-05-07 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of patterning small via pitch dimensions
US20130320451A1 (en) 2012-06-01 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Semiconductor device having non-orthogonal element
US9177820B2 (en) * 2012-10-24 2015-11-03 Globalfoundries U.S. 2 Llc Sub-lithographic semiconductor structures with non-constant pitch
US8518836B1 (en) 2012-11-19 2013-08-27 Taiwan Semiconductor Manufacturing Company Limited Semiconductor patterning
US9431267B2 (en) 2012-12-03 2016-08-30 Applied Materials, Inc. Semiconductor device processing tools and methods for patterning substrates
US8956808B2 (en) 2012-12-04 2015-02-17 Globalfoundries Inc. Asymmetric templates for forming non-periodic patterns using directed self-assembly materials
US8987142B2 (en) 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US8799834B1 (en) 2013-01-30 2014-08-05 Taiwan Semiconductor Manufacturing Company Limited Self-aligned multiple patterning layout design
US8835328B2 (en) * 2013-02-08 2014-09-16 GlobalFoundries, Inc. Methods for fabricating integrated circuits with improved semiconductor fin structures
US8841178B1 (en) * 2013-03-13 2014-09-23 International Business Machines Corporation Strained silicon nFET and silicon germanium pFET on same wafer
US9501601B2 (en) 2013-03-14 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Layout optimization of a main pattern and a cut pattern
US9054159B2 (en) 2013-03-14 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning a feature of a semiconductor device
US9153478B2 (en) 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
US9985030B2 (en) * 2014-04-07 2018-05-29 International Business Machines Corporation FinFET semiconductor device having integrated SiGe fin
US9305845B2 (en) * 2014-09-04 2016-04-05 International Business Machines Corporation Self-aligned quadruple patterning process
US9431265B2 (en) * 2014-09-29 2016-08-30 International Business Machines Corporation Fin cut for tight fin pitch by two different sit hard mask materials on fin
US9991132B2 (en) 2015-04-17 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Lithographic technique incorporating varied pattern materials

Also Published As

Publication number Publication date
US20180286698A1 (en) 2018-10-04
US10312109B2 (en) 2019-06-04
US20160307769A1 (en) 2016-10-20
KR101895662B1 (ko) 2018-09-05
KR20160123960A (ko) 2016-10-26
CN106057665B (zh) 2021-01-29
US9991132B2 (en) 2018-06-05
TWI614805B (zh) 2018-02-11
CN106057665A (zh) 2016-10-26

Similar Documents

Publication Publication Date Title
TWI614805B (zh) 結合不同圖案材料的光微影技術
US9818611B2 (en) Methods of forming etch masks for sub-resolution substrate patterning
US9437447B2 (en) Method for patterning a substrate for planarization
US9449880B1 (en) Fin patterning methods for increased process margin
US9240329B2 (en) Method for multiplying pattern density by crossing multiple patterned layers
US7368385B2 (en) Method for producing a structure on the surface of a substrate
TWI633583B (zh) 形成記憶體fin圖案的方法與系統
US20120164837A1 (en) Feature size reduction
US9548201B2 (en) Self-aligned multiple spacer patterning schemes for advanced nanometer technology
US20120266810A1 (en) Planarization system for high wafer topography
CN102446703A (zh) 双重图形化方法
CN104124137A (zh) 半导体器件的形成方法
US10734284B2 (en) Method of self-aligned double patterning
CN102446704B (zh) 双重图形化方法
US8753976B1 (en) Methods and apparatus for etching photo-resist material through multiple exposures of the photo-resist material
TW202018767A (zh) 半導體結構的製造方法
KR102230086B1 (ko) 분해능이하 기판 패터닝 방법
US8409456B2 (en) Planarization method for high wafer topography
US9318412B2 (en) Method for semiconductor self-aligned patterning
US8110507B2 (en) Method for patterning an active region in a semiconductor device using a space patterning process
JP2001332556A (ja) 半導体装置の製造方法
KR101017753B1 (ko) 반도체 소자 형성 방법
KR20240043758A (ko) 패턴 형성 방법