KR20130005185A - 미세 홀 배열 및 미세 전극 배열 형성 방법 - Google Patents

미세 홀 배열 및 미세 전극 배열 형성 방법 Download PDF

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Abstract

반도체 기판 상에 이중 패터닝 기술(DPT)로 1차 홀들의 배열을 가지는 제1마스크 패턴을 형성하고, 1차 홀들을 채우는 제2마스크 패턴들을 형성한 후, 제1마스크 패턴을 측방향으로 리세스(recess)시켜 제2마스크 패턴들 사이에 상호 이격된 제3마스크 패턴들을 형성하고, 제2 및 제3마스크 패턴들 사이를 채우는 제4마스크 패턴을 형성한 후, 제2 및 제3마스크 패턴들을 선택적으로 제거하여 제2 및 제3마스크 패턴들의 위치에 2차 홀들을 노출시키는 반도체 소자의 미세 홀 배열을 형성하는 방법 및 이를 이용한 미세 전극 배열 형성 방법을 제시한다.

Description

미세 홀 배열 및 미세 전극 배열 형성 방법{Methods for fabricating array of fine holes and array of fine nodes}
본 발명은 반도체 소자 제조에 관한 것으로, 특히 미세 홀(hole) 배열 및 이를 이용한 미세 전극(node) 배열 형성 방법에 관한 것이다.
반도체 소자의 디자인 룰(design rule)이 감소됨에 따라, 소자를 구성하는 패턴들의 크기가 급격히 축소되고 있다. 디램(DRAM) 메모리 소자의 셀 커패시터(cell capacitor)의 스토리지 전극(SN: Storage Node)은, 희생층인 몰드(mold)층을 관통하는 오프닝 홀(opening hole)을 형성하고, 형성된 홀에 의해 그 형상이 이루어지게 형성되고 있다. 따라서, 커패시터를 제한된 좁은 면적 내에 형성하기 위해서는, 스토리지 전극의 크기를 보다 미세하게 구현하여야 하고, 이를 위해서, 스토리지 전극 형성을 위한 미세한 홀 패턴들을 보다 작은 크기로 밀집된 배열로 형성하는 방법이 요구된다.
30㎚ 이하 급 디램 소자(sub 30㎚ DRAM)에 요구되는 커패시터의 스토리지 전극을 형성하기 위해서는, 미세한 크기의 홀 패턴들의 배열을 우선적으로 패터닝(patterning)해야되지만, 현재 노광 장비의 해상도 한계에 의해 홀 형상을 직접적으로 포토레지스트(photoresist)에 이미지(image) 전사하기가 어렵다. 이에 따라, 스페이서 패터닝 기술(SPT: Spacer Patterning Technology)을 적용한 보다 복잡한 공정 단계들을 통해, 보다 미세한 크기의 홀 패턴들의 배열을 형성하고자 노력하고 있다.
본 발명은 미세한 크기의 홀 패턴들의 배열을 형성할 수 있어, 홀 패턴에 의해 크기 및 형상이 부여되는 미세 크기의 전극들의 배열을 형성하는 방법을 제시하고자 한다.
본 발명의 일 관점은, 반도체 기판 상에 이중 패터닝 기술(DPT)로 1차 홀들의 배열을 가지는 제1마스크 패턴을 형성하는 단계; 상기 1차 홀들을 채우는 제2마스크 패턴들을 형성하는 단계; 상기 제1마스크 패턴을 측방향으로 리세스(recess)시켜 상기 제2마스크 패턴들 사이에 상호 이격된 제3마스크 패턴들을 형성하는 단계; 상기 제2 및 제3마스크 패턴들 사이를 채우는 제4마스크 패턴을 형성하는 단계; 및 상기 제2 및 제3마스크 패턴들을 선택적으로 제거하여 상기 제2 및 제3마스크 패턴들의 위치에 2차 홀들을 노출시키는 단계를 포함하는 반도체 소자의 미세 홀 배열을 형성하는 방법을 제시한다.
본 발명의 다른 일 관점은, 반도체 기판 상의 제1마스크층 상에 제1라인(line) 패턴들을 형성하는 단계; 상기 제1라인 패턴들에 교차되는 제2라인 패턴들을 형성하는 단계; 상기 제1 및 제2라인 패턴들에 노출된 상기 제1마스크층 부분을 선택적으로 식각하여 상기 제1 및 제2라인 패턴들의 교차에 의해 설정된 1차 홀들의 배열을 가지는 제1마스크 패턴을 형성하는 단계; 상기 1차 홀들을 채우는 제2마스크 패턴들을 형성하는 단계; 상기 제1마스크 패턴을 측방향으로 리세스(recess)시켜 상기 제2마스크 패턴들 사이에 상호 이격된 제3마스크 패턴들을 형성하는 단계; 상기 제2 및 제3마스크 패턴들 사이를 채우는 제4마스크 패턴을 형성하는 단계; 및 상기 제2 및 제3마스크 패턴들을 선택적으로 제거하여 상기 제2 및 제3마스크 패턴들의 위치에 2차 홀들을 노출시키는 단계를 포함하는 반도체 소자의 미세 홀 배열을 형성하는 방법을 제시한다.
본 발명의 다른 일 관점은, 반도체 기판 상의 제1마스크층 상에 제1라인(line) 패턴들을 형성하는 단계; 상기 제1라인 패턴들에 교차되는 제2라인 패턴들을 형성하는 단계; 상기 제1 및 제2라인 패턴들에 노출된 상기 제1마스크층 부분을 선택적으로 식각하여 상기 제1 및 제2라인 패턴들의 교차에 의해 설정된 1차 홀들의 배열을 가지는 제1마스크 패턴을 형성하는 단계; 상기 제1마스크 패턴의 측벽에 스페이서 링(spacer ring)들을 부착하는 단계; 상기 스페이서 링들 각각 내측의 상기 1차 홀들 부분들을 채우는 제2마스크 패턴들을 형성하는 단계; 상기 스페이스 링들을 선택적으로 제거하여 링 형태의 식각 가이드 홈(guide groove)들을 형성하는 단계; 상기 식각 가이드 홈들을 통해 상기 제1마스크 패턴을 측방향으로 리세스(recess)시켜 상기 제2마스크 패턴들 사이에 상호 이격된 제3마스크 패턴들을 형성하는 단계; 상기 제2 및 제3마스크 패턴들 사이를 채우는 제4마스크 패턴을 형성하는 단계; 및 상기 제2 및 제3마스크 패턴들을 선택적으로 제거하여 상기 제2 및 제3마스크 패턴들의 위치에 2차 홀들을 노출시키는 단계를 포함하는 반도체 소자의 미세 홀 배열을 형성하는 방법을 제시한다.
본 발명의 다른 일 관점은, 반도체 기판 상에 몰드(mold)층 및 제1마스크층을 형성하는 단계; 상기 제1마스크층 상에 제1라인(line) 패턴들을 형성하는 단계; 상기 제1라인 패턴들에 교차되는 제2라인 패턴들을 형성하는 단계; 상기 제1 및 제2라인 패턴들에 노출된 상기 제1마스크층 부분을 선택적으로 식각하여 상기 제1 및 제2라인 패턴들의 교차에 의해 설정된 1차 홀들의 배열을 가지는 제1마스크 패턴을 형성하는 단계; 상기 1차 홀들을 채우는 제2마스크 패턴들을 형성하는 단계; 상기 제1마스크 패턴을 측방향으로 리세스(recess)시켜 상기 제2마스크 패턴들 사이에 상호 이격된 제3마스크 패턴들을 형성하는 단계; 상기 제2 및 제3마스크 패턴들 사이를 채우는 제4마스크 패턴을 형성하는 단계; 상기 제2 및 제3마스크 패턴들을 선택적으로 제거하여 상기 제2 및 제3마스크 패턴들의 위치에 2차 홀들을 노출시키는 단계; 상기 제4마스크 패턴에 노출된 상기 몰드층 부분을 선택적으로 제거하여 상기 몰드층을 관통하는 3차 홀들을 형성하는 단계; 및 상기 3차 홀들 내에 도전층을 증착하여 전극들을 형성하는 단계를 포함하는 반도체 소자의 미세 전극 배열을 형성하는 방법을 제시한다.
본 발명의 다른 일 관점은, 반도체 기판 상에 몰드(mold)층 및 제1마스크층을 형성하는 단계; 상기 제1마스크층 상에 제1라인(line) 패턴들을 형성하는 단계; 상기 제1라인 패턴들에 교차되는 제2라인 패턴들을 형성하는 단계; 상기 제1 및 제2라인 패턴들에 노출된 상기 제1마스크층 부분을 선택적으로 식각하여 상기 제1 및 제2라인 패턴들의 교차에 의해 설정된 1차 홀들의 배열을 가지는 제1마스크 패턴을 형성하는 단계; 상기 제1마스크 패턴의 측벽에 스페이서 링(spacer ring)들을 부착하는 단계; 상기 스페이서 링들 각각 내측의 상기 1차 홀들 부분들을 채우는 제2마스크 패턴들을 형성하는 단계; 상기 스페이스 링들을 선택적으로 제거하여 링 형태의 식각 가이드 홈(guide groove)들을 형성하는 단계; 상기 식각 가이드 홈들을 통해 상기 제1마스크 패턴을 측방향으로 리세스(recess)시켜 상기 제2마스크 패턴들 사이에 상호 이격된 제3마스크 패턴들을 형성하는 단계; 상기 제2 및 제3마스크 패턴들 사이를 채우는 제4마스크 패턴을 형성하는 단계; 상기 제2 및 제3마스크 패턴들을 선택적으로 제거하여 상기 제2 및 제3마스크 패턴들의 위치에 2차 홀들을 노출시키는 단계; 상기 제4마스크 패턴에 노출된 상기 몰드층 부분을 선택적으로 제거하여 상기 몰드층을 관통하는 3차 홀들을 형성하는 단계; 및 상기 3차 홀들 내에 도전층을 증착하여 전극들을 형성하는 단계를 포함하는 반도체 소자의 미세 전극 배열을 형성하는 방법을 제시한다.
본 발명에 따르면, 미세한 크기의 홀 패턴들의 배열을 형성할 수 있어, 홀 패턴에 의해 크기 및 형상이 부여되는 미세 크기의 전극들의 배열을 형성하는 방법을 제시할 수 있다.
도 1 내지 도 24는 본 발명의 실시예에 따른 미세 홀 배열 및 미세 전극 배열 형성 방법을 보여주는 도면들이다.
본 발명의 실시예는 홀 패터닝(hole patterning)의 기준이되는 1차 홀을 이중 패터닝 기술(DPT: Double Patterning technology)을 이용하여 형성한다. DPT 기술을 이용하여 1차 홀들의 배열을 가지는 제1마스크 패턴(first mask pattern)을 형성하므로, 제1마스크 패턴의 1차 홀들의 선폭(CD: Critical Dimension)의 균일도(uniformity)를 스페이서 패터닝 기술(SPT: Spacer Patterning Technology)에 비해 개선할 수 있다. SPT 기술의 경우 메쉬(mesh) 형상을 구현하기 위해서 2번 SPT 과정을 사용하므로 고비용이 소요되고, 또한, 스페이서가 부착될 파티션(partition)이 도입되어야 하므로, 파티션의 선폭 균일도가 우선적으로 확보되어야 홀의 균일도가 확보될 수 있는 어려움이 수반된다. 이에 비해 DPT 기술의 경우 파티션의 도입이 배제되므로, 1차 홀들의 선폭 균일도(CDU)가 보다 높게 구현될 수 있다.
본 발명의 실시예는 DPT로 1차 홀들의 배열을 구현한 후, 1차 홀들을 채우는 제2마스크 패턴들의 증착과 제1마스크 패턴의 측방향으로 리세스(recess) 식각을 통해 1차 홀들의 피치(pitch)에 비해 절반의 피치를 가지는 필라 패턴(pillar pattern)들의 배열을 구현할 수 있다. 이들 필라 패턴들을 이용하여 미세한 크기의 홀들의 배열을 가지는 최종적인 제3마스크 패턴을 구현함으로써, 홀의 선폭 제어가 보다 용이하고 홀들의 선폭 균일도가 개선되며, 공정 수가 크게 증가하지 않아 양산성이 개선된 미세 홀 배열 형성 방법 및 이를 이용한 커패시터 스토리지(storage) 전극 배열과 같은 미세 전극 배열을 구현할 수 있다. 이에 따라, 30㎚ 이하 급의 미세 선폭의 반도체 디램 소자를 구현할 수 있다. 또한, 이러한 미세 전극 배열을 형성하는 방법은 상전이 소자(PCRAM)의 하부 전극들의 배열을 구현하는 데 적용될 수 있다.
도 1은 본 발명의 실시예에 따른 미세 홀 배열 및 미세 전극 배열 형성 방법의 메쉬 이중 패터닝 기술(mesh Double Patterning Technology)을 위한 셀 레이아웃(cell layout)을 보여주고, 도 2는 도 1의 셀 레이아웃에 의해 형성되는 1차 홀들의 배열을 보여준다. 본 발명의 실시예에서는 메쉬 DPT를 적용하기 위해서, 제1라인 패턴들의 레이아웃(layout of first line pattern: 110)과 이에 교차되는 제2라인 패턴들의 레이아웃(120)을 준비한다. 제1 및 제2라인 패턴들 각각은 라인 및 스페이스(line and space) 형상으로 준비되므로, 노광 장비를 이용한 노광 과정에서 보다 높은 해상도를 가지며 기판 상으로 패턴 전사될 수 있어, 보다 정교하게 설계된 선폭 크기에 부합되는 선폭을 가지게 형성될 수 있다. 이에 따라, 제1 및 제2라인 패턴들의 교차에 의해서 설정되는 1차 홀(130)의 선폭 크기는 보다 정밀하게 제어될 수 있고, 1차 홀(130)의 선폭 크기는 보다 균일하게 구현될 수 있다.
도 3을 참조하면, 반도체 기판(200) 상에 식각 대상층으로 커패시터의 스토리지 전극을 위한 형틀 또는 몰드(mold)를 위한 몰드층(300)을 형성한다. 몰드층(300)은 스토리지 전극의 형상을 부여하기 위한 희생층으로 실리콘 산화물층을 포함하여 형성될 수 있다. 반도체 기판(200)에는 도시되지 않았으나 DRAM 소자의 메모리 셀(memory cell)을 구성하는 셀 트랜지스터(cell transistor)가 형성된 상태일 수 있고, 몰드층(300)과 반도체 기판(200) 사이에는 층간절연층이나 비트 라인(bil line) 등이 더 개재될 수 있다.
몰드층(300) 상에 하드 마스크(hard mask)를 위한 제1마스크층(410) 및 제2마스크층(430)이 서로 다른 물질층으로 형성될 수 있다. 예컨대, 제1마스크층(410)은 폴리 실리콘층(poly silicon layer)으로 형성될 수 있으며, 제2마스크층(430)은 실리콘 질화물층(silicon nitride layer)을 포함하여 형성될 수 있다. 제1마스크층(410)과 제2마스크층(430) 사이 계면에는 식각 종료층(420)으로 실리콘 산질화물층(SiON layer)가 도입될 수 있다. 경우에 따라 제1마스크층(410)은 생략될 수도 있다. 제2마스크층(430) 상에 DPT에 적용될 제1라인 패턴을 위한 제3마스크층(450)이 상이한 물질층, 예컨대, 비정질 카본층(a-carbon layer)을 포함하여 형성될 수 있다. 제3마스크층(450) 상에 비정질 카본층과 포토레지스트 간의 분리를 도모하고 노광 과정에서의 난반사를 방지하기 위한 반사방지층으로서의 제1보호층(470)을 실리콘산질화물층(SiON layer)를 포함하여 형성한다.
제1보호층(470) 상에 제1포토레지스트층을 도포 형성하고, 도 1의 제1라인 패턴의 레이아웃(110)을 노광 및 현상으로 패턴 전사하여 제1포토레지스트 패턴(491)을 라인 형상의 패턴으로 형성한다. 제1포토레지스트 패턴(491)은 도 1의 제1라인 패턴의 레이아웃(110)을 따르는 형상을 가지게 형성된다.
도 4를 참조하면, 제1포토레지스트 패턴(491)을 식각 마스크로 선택적 식각 과정을 수행하여 제3마스크층(450)을 패터닝하여, 제1라인 패턴(451)들을 도 1의 제1라인 패턴의 레이아웃(110)을 따르는 형상으로 형성한다.
도 5를 참조하면, 제1라인 패턴(451)들 사이를 채워 덮는 제4마스크층(460)를 제1라인 패턴(451)과 상이한 물질, 예컨대, 스핀온코팅(SOC) 산화물과 같은 실리콘 산화물을 도포 및 큐어링(curing)하여 형성한다. 제4마스크층(460) 상에 난반사 방지를 위한 제2보호층(475)을 실리콘산질화물층(SiON layer)를 포함하여 형성한다. 제2보호층(475) 상에 제2포토레지스트층을 도포 형성하고, 도 1의 제2라인 패턴의 레이아웃(120)을 노광 및 현상으로 패턴 전사하여 제2포토레지스트 패턴(492)을 라인 형상의 패턴으로 형성한다. 제2포토레지스트 패턴(492)은 도 1의 제2라인 패턴의 레이아웃(130)을 따르는 형상을 가지게 형성된다. 제1포토레지스트 패턴(491)은 45° 방향으로 연장되는 라인 패턴으로 형성되고, 제2포토레지스트 패턴(492)는 이에 직각으로 교차되는 135° 방향으로 연장되는 라인 패턴으로 형성될 수 있다. 따라서, 이러한 DPT 과정은 두 장의 포토마스크(photomask)들을 이용하는 2차례의 노광 과정을 포함하여 수행된다.
도 6을 참조하면, 제2포토레지스트 패턴(492)을 식각 마스크로 선택적 식각 과정을 수행하여 제4마스크층(460)을 패터닝하여, 제2라인 패턴(462)들을 도 1의 제2라인 패턴의 레이아웃(120)을 따르는 형상으로 형성한다.
도 7을 참조하면, 제1 및 제2라인 패턴들(451, 462)을 식각 마스크로 노출된 제2마스크층(430) 부분을 선택적으로 식각하여, 도 2의 1차 홀(130)의 레이아웃을 따르는 1차 홀(130)을 가지는 제2마스크 패턴(433)을 형성한다. 제2마스크 패턴(433)은 도 8 및 도 9에 제시된 바와 같이, 하부의 식각 종료층(420)을 노출하는 1차 홀(130)들의 배열을 가지는 하드 마스크 패턴으로 패터닝된다. 이때, 도 9는 도 8의 평면도의 A-A' 절단선을 따르는 단면 형상을 보여준다.
도 10 및 도 11을 참조하면, 제2마스크 패턴(433)의 측벽에 스페이서 링(spacer ring: 500)을 형성한다. 스페이서 링(500)은 제2마스크 패턴(433) 및 하부의 식각 종료층(420)과 상이한 물질, 예컨대, 티타늄 질화물층(TiN layer)을 증착하고, 이방성 식각하여 스페이서 형상을 가지게 형성할 수 있다. 1차 홀(130) 내에 측벽으로 스페이서 링(500)이 형성되므로, 1차 홀(130)의 내측 부분(131)의 선폭은 스페이서 링(500)의 선폭에 의해 그 크기가 줄어든다.
도 12 및 도 13을 참조하면, 1차 홀(130)의 내측 부분(131)을 채우는 제5마스크 패턴(510)들을 형성한다. 이때, 제5마스크 패턴(510)은 스페이서 링(500)이나 식각 종료층(420) 및 제2마스크 패턴(433)과 식각 선택비를 가지게 상이한 물질, 예컨대, 폴리 실리콘층을 포함하여 형성할 수 있다. 폴리 실리콘층을 증착하고, 화학기계적연마(CMP) 등으로 평탄화하여 제5마스크 패턴(510)이 1차 홀(130)의 내측 부분(131)을 채우는 필라 형상을 가지게 형성할 수 있다.
도 14 및 도 15를 참조하면, 스페이서 링(500)을 선택적으로 제거하여 후속 식각 과정에서의 식각을 유도할 링 형태의 식각 가이드 홈(guide groove: 530)을 형성한다.
도 16 및 도 17을 참조하면, 식각 가이드 홈(530)들을 통해 제2마스크 패턴(433)을 측방향으로 리세스(recess)시켜, 제5마스크 패턴(510)들 사이에서 상호 이격된 섬 형상으로 축소시켜 제6마스크 패턴(435)들로 변형 분리시킨다. 이때, 리세스 과정은 인산을 포함하는 습식 식각과 같은 등방성 식각을 이용하여, 제2마스크 패턴(433)을 이루는 실리콘 질화물을 등방성 식각하여 필라 형상으로 분리되도록 한다. 이에 따라, 필라 형상의 제5마스크 패턴(510)과 제6마스크 패턴(435)들이 상호 교번적으로 반복 배열된 필라 형상의 배열을 얻을 수 있다. 이러한 필라 형상의 제5 및 제6마스크 패턴(510, 435)들 사이의 갭(gap: 531)의 크기는 식각 정도에 의존하여 결정되므로, 식각 정도나 식각 시간을 제어함으로써, 제5 및 제6마스크 패턴(510, 435)들의 크기가 실질적으로 대등해지도록 유도할 수 있다.
도 18 및 도 19를 참조하면, 제5 및 제6마스크 패턴(510, 435)들 사이의 갭(531)을 채우는 제7마스크 패턴(550)을 식각 선택비를 가지게 상이한 물질, 예컨대, 실리콘 산화물층을 증착하고 CMP 평탄화하여 제7마스크 패턴(550)을 형성한다. 제6마스크 패턴(435)은 초기에 도 16에 제시된 바와 같이 날카로운 모서리를 가지게 형성될 수 있지만, 후속되는 습식 식각 과정이나 세정 과정 등에서 날카로운 모서리가 식각 제거되어 도 18에 제시된 바와 같이 사각형 형상에 가깝게 될 수 있고, 또한, 추가적인 후속 식각 과정 및 세정 과정과 같은 후속 과정에서 원형으로 변화되게 트리밍(trimming)될 수 있다.
도 20 및 도 21을 참조하면, 제7마스크 패턴(550)에 노출된 제5 및 제6마스크 패턴(510, 435)들을 선택적으로 제거하여, 제5 및 제6마스크 패턴(510, 435)들 각각이 위치하는 부분에 배열되는 2차 홀(600)들을 형성한다. 2차 홀(600)들은 제6마스크 패턴(435)가 위치하는 부분의 2차 제1서브홀(sub hole:604)들과 이에 교번되는 위치의 제5마스크 패턴(510)가 위치하는 부분의 2차 제2서브홀(605)들로 이루어진다.
도 22 및 도 23을 참조하면, 제7마스크 패턴(도 21의 550)에 노출된 하부의 식각 종료층(420) 부분 및 제1마스크층(410) 부분을 선택적으로 식각 제거하여, 제1마스크층(410)을 관통하는 3차 홀(601)들을 가지는 제1마스크 패턴(411)을 형성한다. 3차 홀(601)들은 2차 홀(600)들의 형상을 따르게 형성되지만, 일련된 식각 과정 및 이에 수반되는 세정 과정들을 거치게 되어, 2차 제1서브홀(604)의 사각형 형태의 모서리들이 완화되어 원형을 변형될 수 있다. 이에 따라, 1차 홀(도 8의 130)의 피치에 비해 1/2배 축소된 1/2 피치를 가지는 3차 홀(601)들의 배열을 가지는 제1마스크 패턴(411)이 후속 식각 과정에서 식각 마스크 또는 하드 마스크로 패터닝된다.
도 24를 참조하면, 제1마스크 패턴(도 23의 411)을 식각 마스크로 하부의 몰드층(도 23의 300)의 노출 부분을 선택적으로 식각 제거하여, 몰드층(300)을 관통하는 4차 홀(303)들을 가지는 몰드(301)를 패터닝한다. 이후에, 4차 홀(303)들을 채우는 필라 형상의 전극(700)을 증착 및 CMP 평탄화로 형성할 수 있다. 이러한 전극(700) 배열은 커패시터의 스토리지 전극 배열로 이용될 수 있다. 예컨대, 몰드(301)을 제거한 후, 필라 형상의 전극(700) 상에 도시되지는 않았지만 유전층 및 플레이트 전극(plate node)를 증착함으로써, 디램 소자의 셀 커패시터를 구성할 수 있다. 한편, 도 24에서는 필라 형상의 전극(700)의 배열을 제시하지만, 오목한 실린더 형상의 전극으로 형성할 수도 있다. 또한, 몰드(301)을 층간 절연층을 유지한 상태로, 전극(700) 상에 상변화층(도시되지 않음) 및 상부 전극을 형성하여, 상변화 소자의 메모리 셀을 구성할 수도 있다.
상술한 바와 같은 본 발명의 실시예는 홀의 배열을 형성할 때, 미세한 선폭크기를 가지는 홀들을 보다 균일한 크기를 가지게 형성할 수 있다. 또한, 메쉬 SPT 과정에 비해 공정 단계를 간소화할 수 있어, 양산 비용 절감을 구현할 수 있다. 안정적인 홀 선폭 균일도를 확보할 수 있어, 디램 소자의 커패시터의 패터닝에 안정적으로 적용할 수 있다.
110, 120...DPT 라인 패턴 레이아웃 130...1차 홀
200: 반도체 기판 300: 몰드층
411: 제1마스크 패턴 433: 제2마스크 패턴
435: 제6마스크 패턴 500: 스페이서 링
510: 제5마스크 패턴 530: 식각 가이드 홈
550: 제7마스크 패턴 600: 2차 홀
601: 3차 홀 700: 전극.

Claims (5)

  1. 반도체 기판 상에 이중 패터닝 기술(DPT)로 1차 홀들의 배열을 가지는 제1마스크 패턴을 형성하는 단계;
    상기 1차 홀들을 채우는 제2마스크 패턴들을 형성하는 단계;
    상기 제1마스크 패턴을 측방향으로 리세스(recess)시켜 상기 제2마스크 패턴들 사이에 상호 이격된 제3마스크 패턴들을 형성하는 단계;
    상기 제2 및 제3마스크 패턴들 사이를 채우는 제4마스크 패턴을 형성하는 단계; 및
    상기 제2 및 제3마스크 패턴들을 선택적으로 제거하여 상기 제2 및 제3마스크 패턴들의 위치에 2차 홀들을 노출시키는 단계를 포함하는 반도체 소자의 미세 홀 배열을 형성하는 방법.
  2. 반도체 기판 상의 제1마스크층 상에 제1라인(line) 패턴들을 형성하는 단계;
    상기 제1라인 패턴들에 교차되는 제2라인 패턴들을 형성하는 단계;
    상기 제1 및 제2라인 패턴들에 노출된 상기 제1마스크층 부분을 선택적으로 식각하여 상기 제1 및 제2라인 패턴들의 교차에 의해 설정된 1차 홀들의 배열을 가지는 제1마스크 패턴을 형성하는 단계;
    상기 1차 홀들을 채우는 제2마스크 패턴들을 형성하는 단계;
    상기 제1마스크 패턴을 측방향으로 리세스(recess)시켜 상기 제2마스크 패턴들 사이에 상호 이격된 제3마스크 패턴들을 형성하는 단계;
    상기 제2 및 제3마스크 패턴들 사이를 채우는 제4마스크 패턴을 형성하는 단계; 및
    상기 제2 및 제3마스크 패턴들을 선택적으로 제거하여 상기 제2 및 제3마스크 패턴들의 위치에 2차 홀들을 노출시키는 단계를 포함하는 반도체 소자의 미세 홀 배열을 형성하는 방법.
  3. 반도체 기판 상의 제1마스크층 상에 제1라인(line) 패턴들을 형성하는 단계;
    상기 제1라인 패턴들에 교차되는 제2라인 패턴들을 형성하는 단계;
    상기 제1 및 제2라인 패턴들에 노출된 상기 제1마스크층 부분을 선택적으로 식각하여 상기 제1 및 제2라인 패턴들의 교차에 의해 설정된 1차 홀들의 배열을 가지는 제1마스크 패턴을 형성하는 단계;
    상기 제1마스크 패턴의 측벽에 스페이서 링(spacer ring)들을 부착하는 단계;
    상기 스페이서 링들 각각 내측의 상기 1차 홀들 부분들을 채우는 제2마스크 패턴들을 형성하는 단계;
    상기 스페이스 링들을 선택적으로 제거하여 링 형태의 식각 가이드 홈(guide groove)들을 형성하는 단계;
    상기 식각 가이드 홈들을 통해 상기 제1마스크 패턴을 측방향으로 리세스(recess)시켜 상기 제2마스크 패턴들 사이에 상호 이격된 제3마스크 패턴들을 형성하는 단계;
    상기 제2 및 제3마스크 패턴들 사이를 채우는 제4마스크 패턴을 형성하는 단계; 및
    상기 제2 및 제3마스크 패턴들을 선택적으로 제거하여 상기 제2 및 제3마스크 패턴들의 위치에 2차 홀들을 노출시키는 단계를 포함하는 반도체 소자의 미세 홀 배열을 형성하는 방법.
  4. 반도체 기판 상에 몰드(mold)층 및 제1마스크층을 형성하는 단계;
    상기 제1마스크층 상에 제1라인(line) 패턴들을 형성하는 단계;
    상기 제1라인 패턴들에 교차되는 제2라인 패턴들을 형성하는 단계;
    상기 제1 및 제2라인 패턴들에 노출된 상기 제1마스크층 부분을 선택적으로 식각하여 상기 제1 및 제2라인 패턴들의 교차에 의해 설정된 1차 홀들의 배열을 가지는 제1마스크 패턴을 형성하는 단계;
    상기 1차 홀들을 채우는 제2마스크 패턴들을 형성하는 단계;
    상기 제1마스크 패턴을 측방향으로 리세스(recess)시켜 상기 제2마스크 패턴들 사이에 상호 이격된 제3마스크 패턴들을 형성하는 단계;
    상기 제2 및 제3마스크 패턴들 사이를 채우는 제4마스크 패턴을 형성하는 단계;
    상기 제2 및 제3마스크 패턴들을 선택적으로 제거하여 상기 제2 및 제3마스크 패턴들의 위치에 2차 홀들을 노출시키는 단계;
    상기 제4마스크 패턴에 노출된 상기 몰드층 부분을 선택적으로 제거하여 상기 몰드층을 관통하는 3차 홀들을 형성하는 단계; 및
    상기 3차 홀들 내에 도전층을 증착하여 전극들을 형성하는 단계를 포함하는 반도체 소자의 미세 전극 배열을 형성하는 방법.
  5. 반도체 기판 상에 몰드(mold)층 및 제1마스크층을 형성하는 단계;
    상기 제1마스크층 상에 제1라인(line) 패턴들을 형성하는 단계;
    상기 제1라인 패턴들에 교차되는 제2라인 패턴들을 형성하는 단계;
    상기 제1 및 제2라인 패턴들에 노출된 상기 제1마스크층 부분을 선택적으로 식각하여 상기 제1 및 제2라인 패턴들의 교차에 의해 설정된 1차 홀들의 배열을 가지는 제1마스크 패턴을 형성하는 단계;
    상기 제1마스크 패턴의 측벽에 스페이서 링(spacer ring)들을 부착하는 단계;
    상기 스페이서 링들 각각 내측의 상기 1차 홀들 부분들을 채우는 제2마스크 패턴들을 형성하는 단계;
    상기 스페이스 링들을 선택적으로 제거하여 링 형태의 식각 가이드 홈(guide groove)들을 형성하는 단계;
    상기 식각 가이드 홈들을 통해 상기 제1마스크 패턴을 측방향으로 리세스(recess)시켜 상기 제2마스크 패턴들 사이에 상호 이격된 제3마스크 패턴들을 형성하는 단계;
    상기 제2 및 제3마스크 패턴들 사이를 채우는 제4마스크 패턴을 형성하는 단계;
    상기 제2 및 제3마스크 패턴들을 선택적으로 제거하여 상기 제2 및 제3마스크 패턴들의 위치에 2차 홀들을 노출시키는 단계;
    상기 제4마스크 패턴에 노출된 상기 몰드층 부분을 선택적으로 제거하여 상기 몰드층을 관통하는 3차 홀들을 형성하는 단계; 및
    상기 3차 홀들 내에 도전층을 증착하여 전극들을 형성하는 단계를 포함하는 반도체 소자의 미세 전극 배열을 형성하는 방법.

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