CN106972017A - 半导体器件 - Google Patents

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Abstract

本公开提供了半导体器件。一种半导体器件包括：基板，包括间隔开的有源区以及使有源区彼此隔离的器件隔离区；和柱阵列图案，包括交叠有源区的多个柱图案，该多个柱图案在第一方向上和在交叉第一方向的第二方向上以相等的距离彼此间隔开，其中该多个柱图案包括在第一方向上和在第二方向上交替地设置的第一柱图案和第二柱图案，第一柱图案的水平横截面的形状不同于第二柱图案的水平横截面的形状。

Description

半导体器件
技术领域
本公开涉及一种半导体器件及其制造方法。
背景技术
近来，半导体器件例如动态随机存取存储器(DRAM)器件等已经被高度地集成。这样的增大的集成密度已经导致接触(contact)的减小的接触面积以及随之增大的接触电阻。此外，接触和相邻的图案之间或接触和相邻的有源区之间的桥接缺陷(bridge defect)已经由于其间的减小的间隔而增加。因此，需要一种制造半导体器件的方法，根据该方法，半导体器件具有最大的下接触面积以及与相邻元件的减少的桥接缺陷，并包括通过便利的工艺可形成的微互连结构。
发明内容
根据本公开的一方面，提供一种半导体器件，该半导体器件包括：基板，具有间隔开的有源区以及使有源区彼此隔离的器件隔离区；以及柱阵列图案，具有交叠有源区并在第一方向上和在交叉第一方向的第二方向上以相等的距离彼此间隔开的多个柱图案，其中多个柱图案具有在第一方向上和在第二方向上交替地设置的第一柱图案和第二柱图案，该第一柱图案的水平横截面的形状不同于第二柱图案的水平横截面的形状。
根据本公开的另一方面，提供一种半导体器件，该半导体器件包括：基板，具有阵列区域和本底区域(background region)；柱阵列图案，形成在阵列区域中并具有彼此间隔开相等的距离的多个柱图案，其中该多个柱图案具有形成在本底区域和阵列区域之间的边界上的外围柱图案；以及本底图案，在本底区域中，具有沿外围柱图案的外表面间隔开预定距离的不平坦部分。
根据本公开的另一方面，提供一种半导体器件，该半导体器件包括：基板，具有第一区域和第二区域，其中第一区域具有第一阵列区域和第一本底区域，第二区域具有第二阵列区域和第二本底区域；第一柱阵列图案，形成在第一阵列区域中并具有彼此间隔开第一相等的距离的多个第一柱图案，其中所述多个第一柱图案具有形成在第一本底区域和第一阵列区域之间的边界上的第一外围柱图案；第二柱阵列图案，形成在第二阵列区域中并具有彼此间隔开第二相等的距离的多个第二柱图案，其中该多个第二柱图案具有形成在第二本底区域和第二阵列区域之间的边界上的第二外围柱图案；第一本底区域中的第一本底图案，具有与第一外围柱图案的外表面间隔开预定距离的第一不平坦部分；以及第二本底区域中的第二本底图案，具有线性部分和凹入部分，该线性部分具有平坦的外表面，该凹入部分比线性部分更多地凹入到第二阵列区域并与第二外围柱图案间隔开第二相等的距离。
根据本公开的一方面，提供一种制造半导体器件的方法，该方法包括：在基板上顺序地形成第一掩模层和第二掩模层；通过图案化第二掩模层形成彼此间隔开第一相等的距离的芯掩模图案；形成共形地覆盖芯掩模图案的间隔物膜，同时在芯掩模图案之间形成自对准凹槽；形成用于完全填充自对准凹槽的填充物；通过去除间隔物膜的一部分而在芯掩模图案之间形成自对准掩模图案，其中自对准掩模图案在间隔物膜的一部分和填充物层叠时形成，并且芯掩模图案和自对准掩模图案彼此间隔开第二相等的距离；以芯掩模图案和自对准掩模图案作为掩模，将第一掩模层图案化为第一掩模图案；以及通过用第一掩模图案作为掩模图案化目标层而形成柱阵列图案。
根据本公开的另一方面，提供一种制造半导体器件的方法，该方法包括：在具有第一阵列区域和第一本底区域的基板上顺序地形成第一掩模层和第二掩模层；通过图案化第二掩模层，在第一阵列区域中形成彼此间隔开第一相等距离的芯掩模图案；形成共形地覆盖芯掩模图案的间隔物膜，其中间隔物膜被限定使得自对准凹槽形成在芯掩模图案之间，并且阵列区域和本底区域沿形成在芯掩模图案的侧表面上的间隔物膜的外表面而分离；形成用于完全填充自对准凹槽和第一本底区域的填充物；通过去除间隔物膜的一部分，在第一阵列区域中在芯掩模图案之间形成自对准掩模图案，其中自对准掩模图案在间隔物膜的一部分和填充物层叠时形成；以及在第一本底区域中形成本底掩模图案，其中本底掩模图案在间隔物膜的一部分和填充物层叠时形成；用芯掩模图案、自对准掩模图案和本底掩模图案作为掩模将第一掩模层图案化为第一掩模图案；以及通过用第一掩模图案作为掩模图案化目标层，分别在第一阵列区域和第一本底区域中形成柱阵列图案和本底图案。
根据本公开的另一方面，提供一种半导体器件，该半导体器件包括：基板，包括通过器件隔离区彼此分离的有源区；在有源区上在第一方向上和在交叉第一方向的第二方向上彼此隔开相等的距离的多个第一柱图案和多个第二柱图案，第一柱图案和第二柱图案在第一方向和第二方向上交替地布置；以及在基板上的本底图案，该本底图案关于多个第一柱图案和多个第二柱图案在外围，并且本底图案的外表面跟随(trace)由多个第一柱图案和多个第二柱图案中的最外面的柱图案限定的轮廓。
附图说明
通过参照附图详细描述示范性实施方式，各特征对于本领域技术人员将变得明显，附图中：
图1示出根据一些示范性实施方式的半导体器件的布局图；
图2示出沿图1的线A-A'和B-B'截取的截面图；
图3示出根据一些示范性实施方式的图1的半导体器件的局部俯视图；
图4示出沿图3的线C-C'截取的截面图；
图5示出根据一些示范性实施方式的半导体器件的局部俯视图；
图6示出根据一些示范性实施方式的半导体器件的局部俯视图；
图7A至图15示出根据一些示范性实施方式的用于制造半导体器件的方法中的中间步骤的视图。
图16A至图21示出根据一些示范性实施方式的制造半导体器件的方法中的中间步骤的视图；
图22示出包括根据示范性实施方式的半导体器件的电子系统的示例的方框图；以及
图23示出包括根据示范性实施方式的半导体器件的存储卡的示例的方框图。
具体实施方式
在下文，将参照图1至图4描述根据一些示范性实施方式的半导体器件。
图1是被提供来说明根据一些示范性实施方式的半导体器件的布局图，图2是沿图1的线A-A'和B-B'的截面图。图3是被提供来说明根据一些示范性实施方式的图1的半导体器件的局部俯视图，图4是沿图3的线C-C'截取的截面图。
参照图1至图4，根据一些示范性实施方式的半导体器件可以包括基板100、有源区AC、器件隔离区ISO、字线WL、位线BL、第一柱图案P1和第二柱图案P2。
基板100可以是例如块体硅或绝缘体上硅(SOI)。可选地，基板100可以是硅基板，或可以包括其它材料，例如硅锗、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓。可选地，基板100可以是其上形成有外延层的基底基板。
有源区AC在器件隔离区ISO形成在基板100中时被限定。有源区AC可以具有以第一方向DR1作为长度方向的被隔离的岛的形状。为了详细地说明以上内容，有源区AC通过在第一方向DR1上延伸而形成，栅电极(即字线WL)通过在与第一方向DR1成第一锐角(θ1)的第二方向DR2上延伸而形成，位线BL通过在与第一方向DR1成第二锐角(θ2)的第三方向DR3上延伸而形成。
如这里使用的，在“某个方向与某个不同的方向成预定角度”的陈述中的“角度”指的是在这两个交叉方向之间形成的两个角度中的较小角度。例如，当120°和60°是能够在两个交叉方向之间形成的角度时，它指的是60°。因此，如图1所示，第一方向DR1和第二方向DR2之间的角度是θ1，第一方向DR1和第三方向DR3之间的角度是θ2。
如上所述，使角度θ1和/或θ2为锐角，因为需要确保连接有源区AC与位线BL的位线接触132和连接有源区AC与存储节点的存储节点接触150之间的最大距离。例如，θ1和θ2可以各自为45°和45°，或30°和60°，或60°和30°，但是不限于此。
每个有源区AC可以包括在中心部分的顶表面上的第一接触区域DC以及分别在两个相反的边缘的顶表面上的第二接触区域BC。例如，如图1所示，第一接触区域DC可以在每个有源区AC的顶表面上且在两个第二接触区域BC之间。也就是，第一接触区域DC变成与位线BL电连接的区域，第二接触区域BC变成与电容器158(即，与存储节点)电连接的区域。在第二方向DR2上相邻的有源区AC的每个可以形成为使得第二接触区域BC彼此相邻地设置。每个有源区AC中的第一接触区域DC和第二接触区域BC彼此不交叠，并且每个具有隔离的区域。
器件隔离绝缘膜108可以形成在器件隔离区ISO中。器件隔离绝缘膜108可以包括硅氧化物。可选地，器件隔离绝缘膜108可以具有其中硅氧化物和硅氮化物的至少一个或更多层被分别层叠的结构。器件隔离区ISO的内部宽度可以取决于形成器件隔离区ISO的位置而改变，并且填充器件隔离区ISO的内部的器件隔离绝缘膜108的层叠结构可以取决于器件隔离区ISO的内部宽度而改变。
栅沟槽112可以通过部分地蚀刻基板100以及有源区AC中的器件隔离绝缘膜108而形成。栅沟槽112可以具有在第二方向DR2上延伸(例如连续地延伸)的线形。可以有两个栅沟槽112设置在一个隔离有源区AC中，例如交叉一个隔离有源区AC。也就是，两个栅沟槽112可以设置在每个有源区AC中同时例如沿第三方向D3间隔开并彼此平行。
栅沟槽112可以具有若干种形状。例如，如所示出的，栅沟槽112可以具有其中底表面和侧壁之间的连接部分是圆的形状。可选地，栅沟槽112可具有其中侧壁以预定角度倾斜的形状。
栅绝缘膜114可以沿栅沟槽112的侧壁的一部分和下表面形成。栅绝缘膜114可以通过热氧化工艺或化学气相沉积工艺形成，但是不限于此。
例如，栅绝缘膜114可以包括硅氧化物、硅氮化物或硅氮氧化物、或高k电介质材料。例如，高k电介质材料可以包括铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铅锌铌酸盐中的一种或多种，但是不限于此。
栅电极116可以填充栅沟槽112的一部分。栅电极116可以形成在栅沟槽112内的栅绝缘膜114上。栅电极116可以通过掩埋栅沟槽112的其中形成第二栅绝缘膜114的至少一部分而形成。也就是，栅电极116可以为凹入的形状。
栅电极116可以是阻挡金属和填充金属的层叠结构。阻挡金属可以包括例如钛、钛氮化物、钽和钽氮化物中的至少一种。这样的材料可以被单独地层叠，或者可选地，这样的材料中的两种或多种可以层叠。填充金属可以包括例如钨或导电材料诸如多晶硅等。然而，示范性实施方式不限于以上给出的示例。
栅电极116可以是图1中的字线WL。也就是，栅电极116可以沿栅沟槽112且在第二方向DR2上延伸。
盖膜118可以例如完全填充栅沟槽112。盖膜118可以形成在栅电极116上。盖膜118的上表面可以在与基板100或器件隔离绝缘膜108的上表面相同的平面内。然而，示范性实施方式不限于以上给出的示例。盖膜118可以包括例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种。
同一有源区AC的第一接触区域DC和第二接触区域BC可以形成在栅电极116的两个侧表面上，例如在如图1所示的字线WL的两侧。源极/漏极可以形成第一接触区域DC和第二接触区域BC中。
位线接触132可以形成在例如每条位线BL的第一接触区域DC上以与位线BL电连接。位线接触132可以包括导电材料。例如，位线接触132可以包括多晶硅、金属硅化物化合物、导电金属氮化物和金属中的至少一种，但是不限于此。
位线BL可以沿第三方向D3延伸以垂直于字线WL并包括层叠结构(即位线结构141)。位线结构141可以包括层叠在焊盘绝缘膜120a、蚀刻停止膜120b和第一导电膜122上的第二导电膜134、硬掩模图案136和绝缘间隔物142。
焊盘绝缘膜120a可以包括例如硅氧化物。焊盘绝缘膜120a可以与下面的结构(例如在位线结构141的最低部分)电绝缘。焊盘绝缘膜120a可以不形成在形成有位线接触132的第一接触区域DC中，例如焊盘绝缘膜120a可以形成在位线BL的不交叠第一接触区域DC的部分中。焊盘绝缘膜120a可以包括例如硅氧化物。
蚀刻停止膜120b可以形成(例如直接形成)在焊盘绝缘膜120a上。蚀刻停止膜120b可以由相对于焊盘绝缘膜120a具有高蚀刻选择性的绝缘材料形成。蚀刻停止膜120b可以包括例如硅氮化物。蚀刻停止膜120b可以起到在形成位线BL期间使下部中的蚀刻停止的终点膜(termination point film)的作用。
第一导电膜122可以形成(例如直接形成)在蚀刻停止膜120b上。第一导电膜122包括能够通过蚀刻工艺容易地蚀刻的材料。例如，第一导电膜122可以包括多晶硅。第一导电膜122可以不形成在形成有位线接触132的部分上。在此时，第一导电膜122的上表面和位线接触132的上表面形成在相同的高度(例如相对于基板100的底部)，以支撑延伸到相同高度的位线BL。例如，如图2所示，第一导电膜122的上表面和位线接触132的上表面可以齐平，例如共平面。
第二导电膜134可以形成在例如第一导电膜122上以及在位线接触132上。第二导电膜134可以具有比第一导电膜122低的电阻。第二导电膜134可以包括阻挡金属膜134a和金属膜134b。阻挡金属膜134a可以形成在第一导电膜122上，金属膜134b可以形成在阻挡金属膜134a上。阻挡金属膜134a可以包括例如钛、钛氮化物、钽和钽氮化物。这些可以单独使用，或两种或多种可以层叠。金属膜134b可以包括例如钨，但是不限于此。
硬掩模图案136可以形成(例如直接形成)在第二导电膜134上。为了位线BL的线形的图案化，硬掩模图案136可以通过在第三方向DR3上延伸而形成。具体地，硬掩模图案136可以用作掩模以图案化第一导电膜122和第二导电膜134的线形。硬掩模图案136可以包括例如硅氮化物。
绝缘间隔物142可以形成在位线BL的侧表面上。具体地，绝缘间隔物142可以形成在位线BL的第一导电膜122、第二导电膜134和硬掩模图案136的侧表面上。在第一接触区域DC中，绝缘间隔物142也可以形成在位线接触132的侧表面上。在此时，绝缘间隔物142可以包括空气间隔物。
层间绝缘膜144可以填充没有形成位线BL的部分。层间绝缘膜144的上表面可以在与位线BL的上表面(即，与硬掩模图案136的上表面)相同的平面中。
存储节点接触150可以穿过层间绝缘膜144形成。存储节点接触150可以形成在有源区AC的第二接触区域BC上。存储节点接触150可以将第二接触区域BC与电容器158电连接。存储节点接触150可以包括导电材料，例如多晶硅。
电容器158可以与存储节点接触150的上部接触。电容器158可以是圆筒型或层叠型。电容器158可以具有其中下电极152、电介质膜154和上电极156顺序地层叠的结构。
下电极152可以是由导电材料形成的膜。下电极152可以由例如TiN、TiAIN、TaN、W、WN、Ru、RuO2、SrRuO3、Ir、IrO2、Pt或其组合形成，但是不限于此。下电极152可以用诸如例如物理气相沉积、化学气相沉积(在下文，“CVD”)、原子层沉积(在下文，“ALD”)等的方法形成。
电介质膜154形成在下电极152上。尽管电介质膜154在附图中被示出为一个单一层，但是示范性实施方式不限于此。例如，电介质膜154可以由金属氮化物膜和层叠在其上的金属氧化物膜形成，其中所述膜的每个可以通过ALD形成。此外，电介质膜154不限于两层，而是可以随着需求的出现而由三个或更多层形成。
电介质膜154可以是具有高介电常数的膜。例如，电介质膜154可以由一个单一膜(例如ZrO2膜、HfO2膜和Ta2O3膜或这些膜的组合中的至少一种)形成，但是不限于此。可选地，电介质膜154可以另外地包括铝氮化物(AlN)膜、硼氮化物(BN)膜、锆氮化物(Zr3N4)膜、铪氮化物(Hf3N4)膜等。
上电极156形成在电介质膜154上且与电介质膜154接触。上电极156可以例如包括导电金属氮化物，例如钛氮化物(TiN)、锆氮化物(ZrN)、铝氮化物(AlN)、铪氮化物(HfN)、钽氮化物(TaN)、铌氮化物(NbN)、钇氮化物(YN)、镧氮化物(LAN)、钒氧化物(VN)和锰氮化物(Mn4N)。
第一柱图案P1和第二柱图案P2可以不交叠第一接触区域DC，而是可以交叠第二接触区域BC。也就是，第一柱图案P1和第二柱图案P2可以交叠有源区AC在长度方向上的两个相反的端部，并且可以不交叠有源区AC的中心部分。
第一柱图案P1和第二柱图案P2可以形成，同时交叠有源区AC和器件隔离区ISO。此外，第一柱图案P1和第二柱图案P2还可以交叠其中形成盖膜118的栅沟槽112。此外，第一柱图案P1和第二柱图案P2也可以在水平方向上交叠位线BL，例如第一柱图案P1的部分和第二柱图案P2的部分可以平行于位线接触132的一部分延伸以在水平方向上彼此交叠。也就是，第一柱图案P1和第二柱图案P2可以交叠根据一些示范性实施方式的半导体器件的下部结构。
在根据一些示范性实施方式的半导体器件中，开口区域(也就是，没有形成第一柱图案P1和第二柱图案P2的区域)与第一接触区域DC接触，从而允许蚀刻气体的非常有效的引入，以形成位线接触132和位线BL。因此，用于图案化位线接触132和位线BL的蚀刻工艺的成功率增加，从而增强半导体器件的操作特性。
参照图3和图4，第一柱图案P1和第二柱图案P2可以以阵列配置方式彼此对准。也就是，第一柱图案P1和第二柱图案P2可以形成柱阵列图案。形成在基板100上的下部结构没有在图4中示出，而是替代地被称为“下部区域101”，例如第一柱图案P1和第二柱图案P2的柱阵列图案在下部区域101之上延伸(图2中的P1和P2的虚线结构仅示出交叠区而不是实际的柱图案)。
参照图4，基板100可以包括阵列区域PA和本底区域BG。第一柱图案P1和第二柱图案P2可以形成在阵列区域PA中。第一柱图案P1和第二柱图案P2可以不形成在本底区域BG中，而是本底图案B可以形成在其上。
参照图3，第一柱图案P1和第二柱图案P2可以在第四方向DR4和第五方向DR5上彼此交替地设置。例如，如图3中进一步示出的，第一图案P1的行可以相对于第二图案P2的行水平地偏移以限定Z字形图案，如平面图中看到的。在此时，第四方向DR4可以分别与第二方向DR2和第三方向DR3成第三锐角(θ3)和第四锐角(θ4)。第五方向DR5可以是交叉第四方向DR4的方向。第五方向可以与第三方向DR3成第五锐角(θ5)。
第一柱图案P1和第二柱图案P2在两个方向上彼此交替地设置，因此，每个图案和与其最邻近的图案可以是彼此不同的图案。也就是，与第一柱图案P1最邻近的图案可以是在第四方向D4和第五方向D5上相邻的四个第二柱图案P2，与第二柱图案P2最邻近的图案可以是在第四方向D4和第五方向D5上相邻的四个第一柱图案P1。在阵列区域PA的外围的图案可以例如邻近本底图案B，而不是邻近柱图案。第一柱图案P1和第二柱图案P2可以彼此成对角网格(diagonal grid)，例如第一柱图案P1的中心和第二柱图案P2的中心可以限定对角网格。
彼此相邻的第一柱图案P1和第二柱图案P2之间的距离可以相等。具体地，在第四方向D4和第五方向D5上彼此相邻的第一柱图案P1和第二柱图案P2的中心之间的距离D2可以相等。彼此相邻的第一柱图案P1和第二柱图案P2的中心之间的距离D2可以为例如约20nm至约80nm。这可以是通过使用双图案化工艺提高集成密度的结果。
此外，对于相应的图案，第一柱图案P1和第二柱图案P2的侧表面之间的距离D1也可以相等，例如距离D1指的是彼此面对的相邻柱图案的表面之间的距离(图3)。应指出，概念“相等”包括可能根据蚀刻工艺等而产生的细小台阶部分的可能性。
第一柱图案P1的高度和第二柱图案P2的高度可以例如相对于基板100的底部是相等的。第一柱图案P1的水平截面和第二柱图案P2的水平截面可以彼此不同，例如第一柱图案P1的水平截面的形状和/或尺寸可以与第二柱图案P2的水平截面的形状和/或尺寸不同，如在平面图中看到的。第一柱图案P1的侧表面和第二柱图案P2的侧表面可以具有倒圆的形状。也就是，第一柱图案P1的侧表面和第二柱图案P2的侧表面可以不具有边缘，例如第一柱图案P1的侧表面和第二柱图案P2的侧表面可以弯曲以限定如在图1的平面图中看到的圆形或椭圆形形状。也就是，第一柱图案P1和第二柱图案P2的水平周边的斜率可以是连续的。
第一柱图案P1和第二柱图案P2的水平截面可以是圆形或椭圆形。在这种情形下，第一柱图案P1和第二柱图案P2的每个的长半径和短半径中的至少一个可以不同。也就是，参照图3，第一柱图案P1的第一长半径MJ1和第一短半径MN1可以各自不同于第二柱图案P2的第二长半径MJ2和第二短半径MN2。可选地，第一柱图案P1的第一长半径MJ1和第二柱图案P2的第二长半径MJ2可以彼此相等，第一柱图案P1的第一短半径MN1和第二柱图案P2的第二短半径MN2可以彼此不同。可选地，第一柱图案P1的第一长半径MJ1和第二柱图案P2的第二长半径MJ2可以彼此不同，并且第一柱图案P1的第一短半径MN1和第二柱图案P2的第二短半径MN2可以彼此相等。然而，以上示例仅被提供用于说明的目的，示范性实施方式不限于此。
阵列区域PA可以包括第一柱图案P1和第二柱图案P2之间的间隔区域S。间隔区域S可以指的是第一柱图案P1和第二柱图案P2之间的空间。此外，间隔区域S也可以形成在本底区域BG和外围柱图案PE之间，该外围柱图案PE位于第一柱图案P1和第二柱图案P2当中的外围处。
间隔区域S可以具有比第一柱图案P1和第二柱图案P2低的上表面(图4)。第一柱图案P1的上表面和第二柱图案P2的上表面可以具有相等的高度，例如第一柱图案P1的上表面和第二柱图案P2的上表面可以彼此齐平。因此，与第一柱图案P1和第二柱图案P2无关，例如由于较低的间隔区域S，阵列区域PA可以具有两个高度的上表面。
如图4所示，本底图案B可以形成在本底区域BG中。本底图案B可以完全地填充本底区域BG。本底区域BG可以与第一柱图案P1和第二柱图案P2当中的外围柱图案PE间隔开预定距离D3。在这种情形下，预定距离D3可以大于第一柱图案P1的侧表面和第二柱图案P2的侧表面之间的距离D1。
参照图3，本底图案B可以包括在与阵列区域PA的边界处的不平坦部分R，例如本底图案B和阵列区域PA之间的界面可以是非线性的以包括不平坦部分R。不平坦部分R可以包括凹入部分CC和突起部分P。
凹入部分CC可以形成为在从阵列区域PA到本底区域BG的方向上是凹入的。凹入部分CC可以形成为与外围柱图案PE的表面共形的形状，例如凹入部分CC可以弯曲以跟随与其相邻的外围柱图案PE的表面的轮廓，同时与外围柱图案PE间隔开预定距离D3。
突起部分P可以形成在凹入部分CC与相邻的凹入部分CC相遇(例如接触)的点处。突起部分P可以距两个相邻的外围柱图案PE相等的距离D3。在这种情形下，距离D3可以等于凹入部分CC与外围柱图案PE间隔开的距离D3。在两个相反侧表面上的突起部分P的斜率可以在绝对值上相等，但是可以具有彼此不同的正负号。
根据一些示范性实施方式的半导体器件在本底区域BG中不包括虚设柱图案，并包括间隔开预定距离D3的本底图案B。具有这样的本底图案B的器件能够通过最大化阵列区域PA的面积而最小化面积的浪费，因此允许半导体器件具有最大的容量。此外，集成密度能够提高，因为阵列区域PE中的柱图案以比光刻装置的分辨率所允许的极限更小的节距形成。
在下文，将参照图5描述根据一些示范性实施方式的半导体器件。为了简洁起见，与以上描述的一些示范性实施方式重复的元件或操作将被尽可能简要地提及或省略。
图5是被提供来说明根据一些示范性实施方式的半导体器件的局部俯视图。
参照图5，在根据一些示范性实施方式的半导体器件中，基板100可以包括第一区域I和第二区域II。第一区域I和第二区域II可以是彼此相邻的区域，或彼此间隔开的区域。
第一区域I可以包括根据之前参照图1至图4描述的一些示范性实施方式的半导体器件。也就是，第一区域I可以包括第一阵列区域PA1和第一本底区域BG1。第一柱图案P1-1和第二柱图案P2-1可以形成在第一阵列区域PA1上。第一本底图案B1可以形成在第一本底区域BG1上。第一本底图案B1可以包括第一不平坦部分R1。
第二区域II可以包括第二阵列区域PA2和第二本底区域BG2。第三柱图案P1-2和第四柱图案P2-2可以形成在第二阵列区域PA2上。
具体地，第三柱图案P1-2和第四柱图案P2-2在两个方向上彼此交替地设置，因此，每个柱图案可以不同于与其最邻近的柱图案。也就是，四个第四柱图案P2-2可以是与第三柱图案P1-2最邻近的图案，四个第三柱图案P1-2可以是与第四柱图案P2-2最邻近的图案。在第二阵列区域PA2的外围的图案可以邻近第二本底图案B2，而不是柱图案。
彼此相邻的第三柱图案P1-2和第四柱图案P2-2之间的距离可以相等。具体地，彼此相邻的第三柱图案P1-2和第四柱图案P2-2的中心之间的距离可以相等。彼此相邻的第三柱图案P1-2和第四柱图案P2-2的中心之间的距离可以等于第一柱图案P1-1的中心和第二柱图案P2-1的中心之间的距离。然而，示范性实施方式不限于此，因此，第三柱图案P1-2的中心和第四柱图案P2-2的中心之间的距离可以不同于第一柱图案P1-1的中心和第二柱图案P2-1的中心之间的距离。
此外，对于相应的图案，第三柱图案P1-2的侧表面和第四柱图案P2-2的侧表面之间的距离D4也可以相等。应指出，概念“相等”包括可能根据蚀刻工艺等产生的细小台阶部分的可能性。
第三柱图案P1-2的高度和第四柱图案P2-2的高度可以相等。第三柱图案P1-2的水平截面和第四柱图案P2-2的水平截面可以彼此不同。第三柱图案P1-2的侧表面和第四柱图案P2-2的侧表面可以具有倒圆的形状。也就是，第三柱图案P1-2的侧表面和第四柱图案P2-2的侧表面可以不具有棱边(edge)。也就是，第三柱图案P1-2和第四柱图案P2-2的水平周边的斜率可以是连续的。
第三柱图案P1-2和第四柱图案P2-2的水平截面可以是圆形或椭圆形。在这种情形下，第三柱图案P1-2和第四柱图案P2-2的长半径和短半径中的至少一个可以不同。也就是，第三柱图案P1-2的第三长半径MJ3和第三短半径MN3可以各自不同于第四柱图案P2-2的第四长半径MJ4和第四短半径MN4。可选地，也就是，第三柱图案P1-2的第三长半径MJ3和第四柱图案P2-2的第四长半径MJ4可以彼此相等，并且第三柱图案P1-2的第三短半径MN3和第四柱图案P2-2的第四短半径MN4可以彼此不同。可选地，也就是，第三柱图案P1-2的第三长半径MJ3和第四柱图案P2-2的第四长半径MJ4可以彼此不同，并且第三柱图案P1-2的第三短半径MN3和第四柱图案P2-2的第四短半径MN4可以彼此相等。然而，以上示例仅被提供用于说明的目的，示范性实施方式不限于此。
完全填充第二本底区域BG2的第二本底图案B2可以包括第二不平坦部分R2。第二不平坦部分R2可以包括凸起部分CV和笔直部分ST。
具体地，参照图5，凸起部分CV可以形成为其中第二阵列区域PA2的柱图案的一部分与第二本底图案B2连接的构造。因此，从第二本底图案B2到第二外围柱图案PE2的距离可以实际上等于第二阵列区域PA2的第三柱图案P1-2和第四柱图案P2-2之间的距离D4。
笔直部分ST可以是用直线连接一个凸起部分CV与相邻的凸起部分CV的部分。因此，凸起部分CV可以关于笔直部分ST在第二阵列区域PA2的方向上从第二本底区域BG2凸起地突出。
根据一些示范性实施方式的半导体器件可以包括两个划分的区域，因此包括两种不同类型的本底图案。第一区域I的第一本底图案B1可以提高集成密度并最大化柱图案的利用。考虑到外围柱图案可能在例如加工期间被损坏的可能性，可以提供第二区域II的第二本底图案B2。也就是，通过包括第二本底图案B2，可以预先防止由于第二本底图案B2中的可能损坏的柱图案引起的故障。
换言之，第一本底图案B1可以形成在第一区域I中以提高其中的集成密度，第二本底图案B2可以仅形成在第二区域II中以减小其中的故障率。也就是，根据相应区域的特性的期望构造的本底图案可以在同一器件中被同时使用。
在下文，将参照图6描述根据一些示范性实施方式的半导体器件。在以下的描述中，为了简洁起见，与以上已经提供的示范性实施方式重复的描述将不被描述或者尽可能简要地描述。
图6是被提供来说明根据一些示范性实施方式的半导体器件的局部俯视图。
参照图6，根据一些示范性实施方式的半导体器件可以包括设置成蜂窝形状的柱阵列图案。
基板100可以包括阵列区域PA和本底区域BG。具体地，在阵列区域PA中，第一柱图案P1和第二柱图案P2可以被设置为使得第二柱图案P2可以位于中心，而六个第一柱图案P1可以位于距第二柱图案P2的相等距离D5处。在这种情形下，相邻的第一柱图案P1之间的距离D5可以等于每个第一柱图案P1和第二柱图案P2之间的距离D5。
第三本底图案B3可以形成在本底区域BG中。第三本底图案B3可以完全地填充本底区域BG。第三本底图案B3可以形成为与外围柱图案PE隔开预定距离D6。第三本底图案B3可以包括在与阵列区域PA的边界处的不平坦部分R。不平坦部分R可以包括凹入部分CC和突起部分P。
凹入部分CC可以形成为在从阵列区域PA到本底区域BG取向的方向上是凹入的。凹入部分CC可以形成为关于外围柱图案PE的表面共形的形状，同时与外围柱图案PE间隔开预定距离D6。
突起部分P可以形成在一个凹入部分CC与相邻的凹入部分CC相遇(例如接触)的点处。突起部分P可以距两个相邻的外围柱图案PE的每个相等的距离D6。在这种情形下，距离D6可以等于凹入部分CC与外围柱图案PE间隔开的距离D6。
在根据一些示范性实施方式的半导体器件中，第一柱图案P1和第二柱图案P2可以在阵列区域PA中设置为蜂窝形状，例如图案。蜂窝形状可以是能够提供柱图案的最高集成密度的形状。也就是，可以提高柱图案的集成密度，因此提高半导体器件的整体集成密度并增强操作特性。
在下文，将参照图3、图4和图7A至图15描述根据一些示范性实施方式的制造半导体器件的方法。为了简洁起见，与之前描述的那些重复的半导体器件的元件或操作将被尽可能简要地提及或者省略。
图7A至图15是示出制造的中间步骤的视图，被提供来说明根据一些示范性实施方式的半导体器件的制造方法。图7A至图14A是局部俯视图，图7B至图14B是沿相应的图7A至图14A的线D-D'截取的截面图。
首先，参照图7A和图7B，提供用于形成图3和图4的第一柱图案P1和第二柱图案P2的层叠结构。
与基板100一起被图案化的目标层T可以包括参照图2描述的下部结构。为了说明的方便，没有示出下部结构，而是替代地示出为之前参照图4描述的下部区域101。在下部区域101上，第一掩模层200、210、第二掩模层300、310和抗反射层320以顺序的次序层叠，然后光致抗蚀剂图案400形成在抗反射层320上。
第一掩模层200、210、第二掩模层300、310和抗反射膜320可以通过例如原子层沉积(ALD)、化学气相沉积(CVD)、旋涂等形成，并且烘焙或固化工艺可以取决于使用的材料而增加。
如所示出的，第一掩模层200、210和第二掩模层300、310可以由多个层组成。所述多个层可以每个由含硅材料(例如硅氧化物(SiOx)、硅氮氧化物(SiON)、硅氮化物(SixNy)、正硅酸乙酯(TEOS)或多晶硅等)、含碳材料(例如无定形碳层(ACL)或旋涂硬掩模(SOH))和金属中的至少一种形成。所述多个层的下层可以例如由硅氮化物层形成，并且下层可以另外地包括在硅氮化物下面的薄的硅氧化物。上层可以由硅氧化物形成。第一掩模层200、210和第二掩模层300、310可以另外包括在硅氧化物层上的多晶硅层。然而，示范性实施方式不限于以上给出的示例。
抗反射层320指的是在光刻工艺期间防止光对着下面的层反射的层。抗反射层320可以例如由硅氮氧化物(SiON)膜形成。然而，示范性实施方式不限于以上给出的示例。
光致抗蚀剂图案400可以用光刻工艺图案化。光致抗蚀剂图案400可以是用于光刻工艺的光致抗蚀剂。然而，示范性实施方式不限于以上给出的示例。光致抗蚀剂图案400可以考虑到随后将形成的第一柱图案P1的形状来形成。光致抗蚀剂图案400可以包括彼此间隔开预定距离D0的部分(图7A)。光致抗蚀剂图案400可以具有椭圆或圆形的形状，但是不限于此。
接着，参照图8A和图8B，第二掩模层300、310用光致抗蚀剂图案400作为掩模来蚀刻。也就是，除了光致抗蚀剂图案400所在的部分之外，第二掩模层300、310可以通过各向异性蚀刻被竖直地蚀刻，从而形成第二掩模图案300P、310P(图8B)。光致抗蚀剂图案400和抗反射层320可以在蚀刻工艺期间被去除，或可以通过额外的(例如单独的)工艺被完全去除。
第二掩模图案300P、310P可以暴露第一掩模层200、210的上部。因此，参照图8A中的俯视图，第一掩模层200、210的上部和第二掩模图案300P、310P的上部可以被暴露。
接着，参照图9A和9B，间隔物膜500可以形成在第一掩模层210和第二掩模图案310P的暴露的上部上。具体地，间隔物膜500可以覆在第一掩模层200、210的上部210以及第二掩模图案300P、310P的上部310P上面。间隔物膜500也可以形成在第二掩模图案300P、310P的侧表面上。具体地，间隔物膜500可以沿第二掩模图案300P、310P的上表面和侧表面以及第一掩模层200、210的上表面共形地形成。例如，由于间隔物膜500的沿第二掩模图案300P、310P的椭圆/圆形形状的共形结构，间隔物膜500的外围可以在平面图中是弯曲的(图9A)。
在此时，例如由于间隔物膜500的共形结构，自对准凹槽600可以形成在相邻的第二掩模图案300P、310P之间(图9B)。例如，如图9A所示，自对准凹槽600可以被限定在四个第二掩模图案300P、310P当中的中心，并可以与第二掩模图案300P、310P间隔开预定距离。也就是，它可以间隔开间隔物膜500的厚度。
如图9A所示，自对准凹槽600可以具有带有凹入侧的菱形形状，例如菱形的凹入侧可以由间隔物膜500的围绕第二掩模图案300P、310P的椭圆/圆形形状的弯曲的外围限定。当第二掩模图案300P、310P具有蜂窝形状时，可以形成具有凹入侧的六边形形状而不是菱形形状。
接着，参照图10A和图10B，填充物700可以形成在间隔物膜500上。填充物700可以覆在间隔物膜500上面。填充物700可以完全地填充自对准凹槽600。填充物700的上表面可以形成得高于第二掩模图案300P、310P的上表面和间隔物膜500的上表面。
接着，参照图11A和图11B，第一填充物图案700P1和第二填充物图案700P2可以通过部分地去除填充物700和间隔物膜500而形成，例如掩模310P可以与间隔物膜500一起被去除。用于部分地去除填充物700和间隔物膜500的工艺可以是化学机械抛光(CMP)工艺或回蚀刻工艺。然而，示范性实施方式不限于以上给出的示例。
第一填充物图案700P1可以位于自对准凹槽600中，并且第一填充物图案700P1的下表面和侧表面可以被间隔物图案500P围绕。第二填充物图案700P2的下表面和侧表面也可以被间隔物图案500P围绕。间隔物图案500P可以包括与第一填充物图案700P1和第二填充物图案700P2的下表面接触的第一部分以及与第一填充物图案700P1和第二填充物图案700P2的侧表面接触的第二部分。
接着，参照图12A和图12B，上第一掩模图案210P可以通过去除间隔物图案500P的一部分并图案化第一掩模层200、210的上部210而形成。具体地，间隔物图案500P的与第一填充物图案700P1和第二填充物图案700P2的侧表面接触的第二部分可以被去除以限定空间800，间隔物图案500P的与第一填充物图案700P1和第二填充物图案700P2的下表面接触的第一部分可以保留。
第二掩模图案300P和上第一掩模图案210P的层叠图案可以被认为是芯掩模图案CM。此外，第一填充物图案700P1、间隔物图案500P1和上第一掩模图案210P的层叠图案可以被认为是自对准掩模图案SM。此外，第二填充物图案700P2、间隔物图案500P1和上第一掩模图案210P的层叠图案可以被认为是本底掩模图案BM。在此时，自对准掩模图案SM的侧表面可以通过蚀刻而平滑。也就是，凹入的表面部分可以变平为线形形状或凸起形状。这可以由于尖锐的突起部分的较高蚀刻速率而产生。
接着，参照图13A和图13B，第一掩模图案200P1、200P2、第一柱图案P1、第二柱图案P2和本底图案B通过用芯掩模图案CM、自对准掩模图案SM和本底掩模图案BM作为掩模蚀刻第一掩模层200、210和目标层T而形成。在此时，在蚀刻期间，第二柱图案P2可以被进一步平滑以具有圆形或椭圆的形状，如将参照图15更详细地描述的。
接着，参照图14A和图14B，第一掩模图案200P1、200P2被去除。因此，本底图案B可以形成在本底区域BG中，并且第一柱图案P1和第二柱图案P2可以形成在阵列区域PA中。第一柱图案P1和第二柱图案P2之间的距离D1可以小于本底图案B和第一柱图案P1之间的距离D3。
参照图15，为了比较的目的，第一填充物图案700P1的俯视图(从图12A中示出的中间步骤)和所得的第二柱图案P2的俯视图(从图14A)交叠。第一填充物图案700P1可以具有菱形形状，第二柱图案P2可以具有圆形或椭圆形状。也就是，目标层T可以通过使用第一填充物图案700P1作为掩模的蚀刻工艺而蚀刻得比掩模形状平滑。也就是，如图15所示，材料的平滑(例如去除)可以在宽的表面部分(a)比在尖锐的边缘部分(b)处高。因此，第二柱图案P2可以具有圆形或椭圆形状。
在下文，将参照图16A至图21说明根据一些示范性实施方式的制造半导体器件的方法。为了简洁起见，与之前描述的那些重复的半导体器件的元件或操作及其制造方法将被尽可能简要地提及或省略。
图16A至图21是示出制造的中间步骤的视图，被提供来说明根据一些示范性实施方式的半导体器件。图16A是局部俯视图，图16B至图21是沿图16A的线D-D'截取的截面图。
首先，参照图16A和图16B，光致抗蚀剂图案400和本底光致抗蚀剂图案400'可以形成在层叠结构上。
光致抗蚀剂图案400可以包括彼此间隔开预定距离D0的部分。光致抗蚀剂图案400可以具有椭圆形或圆形形状，但是不限于此。
本底光致抗蚀剂图案400'可以形成得与光致抗蚀剂图案400隔开预定距离D7。本底光致抗蚀剂图案400'和光致抗蚀剂图案400之间的距离可以大于光致抗蚀剂图案400的相邻部分之间的距离，例如D7>D0。例如，本底光致抗蚀剂图案400'的距光致抗蚀剂图案400的预定距离D7可以为约0.3至约1μm。
接着，参照图17，第二掩模层300、310可以用光致抗蚀剂图案400和本底光致抗蚀剂图案400'作为掩模来蚀刻。也就是，除了光致抗蚀剂图案400和本底光致抗蚀剂图案400'所在的部分之外，第二掩模层300、310可以通过各向异性蚀刻在竖直方向上蚀刻，从而形成第二掩模图案300P、310P以及本底第二掩模图案300P'、310P'。本底光致抗蚀剂图案400'、光致抗蚀剂图案400和抗反射层320可以在蚀刻工艺期间被去除或通过额外的工艺被完全地去除。本底第二掩模图案300P'、310P'和第二掩模图案300P、310P可以暴露第一掩模层200、210。
接着，参照图18，可以形成间隔物膜500。间隔物膜500可以覆在第一掩模层200、210的上部210、本底第二掩模图案300P'、310P'的上部310P'和第二掩模图案300P、310P的上部310P上。间隔物膜500也可以形成在本底第二掩模图案300P'、310P'的侧表面和第二掩模图案300P、310P的侧表面上。具体地，间隔物膜500可以沿本底第二掩模图案300P'、310P'和第二掩模图案300P、310P的上表面和侧表面以及第一掩模层200、210的上表面共形地形成。
在此时，自对准凹槽600可以形成在第二掩模图案300P、310P之间。自对准凹槽600可以与第二掩模图案300P、310P间隔开预定距离。也就是，它可以间隔开间隔物膜500的厚度。
接着，参照图19，填充物700形成在间隔物膜500上。填充物700可以覆在间隔物膜500上。填充物700可以完全地填充自对准凹槽600。填充物700的上表面可以形成得高于本底第二掩模图案300P'、310P'的上表面、第二掩模图案300P、310P的上表面和间隔物膜500的上表面。
在此时，由于本底第二掩模图案300P'、310P'的存在，填充物700的上表面可以形成得高于本底第二掩模图案300P'、310P'的上表面、第二掩模图案300P、310P的上表面和间隔物膜500的上表面。也就是，本底第二掩模图案300P'、310P'可以形成以防止随着距第二掩模图案300P、310P的距离的增加，填充物700的上表面通过负载效应而降低。
接着，参照图20，第一填充物图案700P1和第二填充物图案700P2通过部分地去除填充物700和间隔物膜500而形成。第一填充物图案700P1可以位于自对准凹槽600中，并且下表面和侧表面可以被间隔物图案500P围绕。第二填充物图案700P2的下表面和侧表面也可以被间隔物图案500P围绕。间隔物图案500P可以包括与第一填充物图案700P1的下表面和第二填充物图案700P2的下表面接触的第一部分以及与第一填充物图案700P1的侧表面和第二填充物图案700P2的侧表面接触的第二部分。
接着，参照图21，上第一掩模图案210P可以通过去除间隔物图案500P的一部分并图案化第一掩模层200、210的上部210而形成。具体地，间隔物图案500P的与第一填充物图案700P1的侧表面和第二填充物图案700P2的侧表面接触的第二部分可以被去除，并且间隔物图案500P的与第一填充物图案700P1的下表面和第二填充物图案700P2的下表面接触的第一部分可以保留。
第二掩模图案300P、310P和上第一掩模图案210P的层叠图案可以被认为是芯掩模图案。此外，第一填充物图案700P1、间隔物图案500P1和上第一掩模图案210P的层叠图案可以被认为是自对准掩模图案。此外，第二填充物图案700P2、间隔物图案500P1和上第一掩模图案210P的层叠图案可以被认为是本底掩模图案。
在此时，自对准掩模图案的侧表面可以通过蚀刻而平滑。也就是，凹入表面部分可以变平为线形形状或凸起形状。这可以是由于尖锐的突起部分的较高蚀刻速率而产生。之后，第一柱图案P1和第二柱图案P2可以通过与在图13A至图14B中示出的那些工艺相同的工艺形成。
图22是包括根据一些示范性实施方式的半导体器件的电子系统的示范性方框图。
参照图22，根据一些示范性实施方式的电子系统2900可以包括控制器2910、输入/输出(I/O)装置2920、存储器件2930、接口2940和总线2950。控制器2910、I/O装置2920、存储器件2930和/或接口2940可以经由总线2950彼此连接。总线2950对应于数据通过其传输的路径。控制器2910可以包括例如微处理器、数字信号处理器、微控制器和能够执行与以上提及的那些装置的功能类似的功能的逻辑器件中的至少一个。I/O装置2920可以包括例如键区、键盘和显示装置等。存储器件2930可以存储数据和/或命令。存储器件2930可以包括根据一些示范性实施方式的半导体器件。存储器件2930可以包括例如动态随机存取存储器(DRAM)器件。接口2940可以执行传输数据到通信网络或从通信网络接收数据的功能。接口2940可以是有线或无线的形式。例如，接口2940可以包括天线或有线/无线收发器。
电子系统2900可应用于例如个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或能够在无线环境中发送和/或接收数据的全部电子产品。
图23是包括半导体器件的存储卡的示例的方框图，该半导体器件按照根据示范性实施方式的制造半导体器件的方法制造。
参照图23，包括根据各种示范性实施方式制造的半导体器件的存储器3010可以被用于存储卡3000中。存储卡3000可以包括用于控制主机3030和存储器3010之间的数据交换的存储器控制器3020。静态随机存取存储器(SRAM)3021可以被用作中央处理器3022的运行存储器。主机接口3023可以包括使得主机3030访问存储卡3000并交换数据的协议。错误检测和校正(ECC)模块3024可以检测从存储器3010读取的数据中的错误并校正它。存储器接口3025可以作为与存储器3010连接的接口。中央处理器3022可以执行与存储器控制器3020的数据交换有关的整个控制操作。
实施方式提供一种具有改善的操作特性的半导体器件以及用于制造具有改善的操作特性的半导体器件的方法。
这里已经公开了示例实施方式，尽管采用了特定的术语，但是它们仅以一般性和描述性的含义来使用和解释，而不是为了限制的目的。在某些情况下，如至提交本申请为止对于本领域普通技术人员将是显然的，关于特定实施方式描述的特征、特性和/或元件可以被单独地使用，或者可以与关于其它实施方式描述的特征、特性和/或元件结合地使用，除非另外明确地指示。因此，本领域技术人员将理解，可以在形式和细节上进行各种改变，而没有脱离本发明的精神和范围，本发明的精神和范围在权利要求书中阐述。
于2016年1月8日在韩国知识产权局提交并且名称为“半导体器件及其制造方法”的第10-2016-0002398号韩国专利申请通过引用整体地结合于此。

Claims (20)

1.一种半导体器件，包括：
基板，包括间隔开的有源区以及使所述有源区彼此隔离的器件隔离区；和
柱阵列图案，包括交叠所述有源区的多个柱图案，所述多个柱图案在第一方向上和在交叉所述第一方向的第二方向上以相等的距离彼此间隔开，
其中所述多个柱图案包括在所述第一方向上和在所述第二方向上交替地设置的第一柱图案和第二柱图案，所述第一柱图案的水平横截面的形状不同于所述第二柱图案的水平横截面的形状。
2.根据权利要求1所述的半导体器件，其中所述第一柱图案和所述第二柱图案的水平周边的斜率是连续的。
3.根据权利要求1所述的半导体器件，其中所述多个柱图案中的相邻柱图案之间的所述相等的距离是20nm至80nm。
4.根据权利要求1所述的半导体器件，其中所述基板包括：
阵列区域，所述柱阵列图案位于该阵列区域中；和
本底区域，与所述阵列区域接触，所述本底区域包括本底图案。
5.根据权利要求4所述的半导体器件，其中所述有源区在所述阵列区域中。
6.根据权利要求4所述的半导体器件，其中：
所述多个柱图案包括与所述本底区域和所述阵列区域之间的边界相邻的外围柱图案，并且
所述本底图案包括沿所述外围柱图案的外表面的不平坦部分，所述不平坦部分与所述外围柱图案间隔开预定距离。
7.根据权利要求6所述的半导体器件，其中所述不平坦部分包括：
凹入部分，在从所述阵列区域朝向所述本底区域取向的方向上向内凹入；和
突起部分，在相邻的凹入部分的交叉点处，所述突起部分在从所述本底区域朝向所述阵列区域取向的方向上突出。
8.根据权利要求4所述的半导体器件，其中所述柱阵列图案的上表面的高度等于所述本底图案的高度。
9.根据权利要求4所述的半导体器件，其中所述本底图案完全填充所述本底区域。
10.根据权利要求1所述的半导体器件，其中所述柱阵列图案为对角网格形状或蜂窝形状。
11.根据权利要求1所述的半导体器件，其中所述第一柱图案和所述第二柱图案的所述水平横截面的形状是圆形或椭圆形。
12.根据权利要求11所述的半导体器件，其中所述第一柱图案的所述水平横截面的长半径长度和短半径长度中的至少一个不同于所述第二柱图案的所述水平横截面的长半径长度和短半径长度中的对应一个。
13.一种半导体器件，包括：
基板，包括阵列区域和本底区域；
柱阵列图案，在所述阵列区域中，所述柱阵列图案包括彼此间隔开相等的距离的多个柱图案，所述多个柱图案包括与所述本底区域和所述阵列区域之间的边界相邻的外围柱图案；以及
本底图案，在所述本底区域中，所述本底图案包括沿所述外围柱图案的外表面间隔开预定距离的不平坦部分。
14.根据权利要求13所述的半导体器件，其中所述不平坦部分包括：
凹入部分，在从所述阵列区域朝向所述本底区域取向的方向上向内凹入；和
突起部分，在相邻的凹入部分的交叉点处，所述突起部分在从所述本底区域朝向所述阵列区域取向的方向上突出。
15.如权利要求14所述的半导体器件，其中：
所述突起部分包括彼此相反的第一侧表面和第二侧表面，
所述外围柱图案包括分别面对所述突起部分的所述第一侧表面和所述第二侧表面的第一外围柱图案和第二外围柱图案，并且
所述第一外围柱图案和所述突起部分之间的距离等于所述第二外围柱图案和所述突起部分之间的距离。
16.如权利要求14所述的半导体器件，其中所述突起部分的第一侧表面和第二侧表面具有不同的斜率。
17.如权利要求16所述的半导体器件，其中所述第一侧表面上的斜率和所述第二侧表面上的斜率在绝对值上是相等的，但是正负号不同。
18.一种半导体器件，包括：
基板，包括第一区域和第二区域，所述第一区域包括第一阵列区域和第一本底区域，所述第二区域包括第二阵列区域和第二本底区域；
第一柱阵列图案，在所述第一阵列区域中，所述第一柱阵列图案包括彼此间隔开第一相等的距离的多个第一柱图案，所述多个第一柱图案包括与所述第一本底区域和所述第一阵列区域之间的边界相邻的第一外围柱图案；
第二柱阵列图案，在所述第二阵列区域中，所述第二柱阵列图案包括彼此间隔开第二相等的距离的多个第二柱图案，所述多个第二柱图案包括与所述第二本底区域和所述第二阵列区域之间的边界相邻的第二外围柱图案；
第一本底图案，在所述第一本底区域中，所述第一本底图案包括与所述第一外围柱图案的外表面间隔开预定距离的第一不平坦部分；以及
第二本底图案，在所述第二本底区域中，所述第二本底图案包括线性部分和凹入部分，该线性部分具有平坦的外表面，该凹入部分比所述线性部分朝向所述第二阵列区域更凹入并与所述第二外围柱图案间隔开所述第二相等的距离。
19.根据权利要求18所述的半导体器件，其中所述第一柱阵列图案和所述第二柱阵列图案的水平横截面的形状相同。
20.根据权利要求18所述的半导体器件，其中所述第一相等的距离和所述第二相等的距离彼此不同。
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