JP2011249585A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体装置の密集コンタクトホールパターン形成技術において、セルフアラインダブルパターニング技術を用いて、リソグラフィ技術で形成したパターンの２倍、あるいは３倍の密度のホールパターンを高精度で形成する。
【解決手段】２層のマスク材上に正方格子又は三角格子のドットパターンを形成し、ダブルパターニング技術で上層のマスク材に第１ホールを形成し、下層のマスク材には第１ホールより広い第２ホールを形成し、さらに第１ホールを閉塞する膜厚で絶縁膜を成膜することで、第２ホール内にボイドを残し、このボイドの形状を被処理層に転写する。
【選択図】図７

Description

本発明は半導体装置の製造方法に関し、詳しくは半導体装置における密集コンタクトホールパターンの形成方法に関する
半導体装置の微細化に伴い、微細なパターンをリソグラフィ技術によって形成することが困難になっている。このため、リソグラフィ技術によって形成することが可能なパターンの側壁にスペーサを形成し、そのスペーサをマスクとして加工することにより配線ピッチを半分に縮小することが可能であるセルフアラインダブルパターン技術がある（特許文献１，２）。また、その技術を密集したホールパターンに適用した、セルフアラインダブルパターン技術がある。例えば、特許文献２では第４実施例として、最初の一列の矩形パターンの２倍の密度に密集した一列の矩形状のコンタクトホールを形成することが示されている。
特開２００８−２７９７８号公報 特開２００８−９１９２５号公報
しかし、これらの技術では、スペーサ間に形成されるギャップ寸法が最初のパターンの寸法により変動し、ギャップ寸法を安定化させることが困難であるという問題がある。また、より密集したホール、例えばＤＲＡＭ等の半導体メモリ装置において、キャパシタを６Ｆ２型等の密集パターンで形成しようとする場合、形成されるホールの形状は、最初のパターン形状が反映される形状と、スペーサのギャップ形状が反映される形状の２種類が形成されてしまう。
本発明では、半導体装置の密集コンタクトホールパターン形成技術において、セルフアラインダブルパターニング技術を用いて、リソグラフィ技術で形成したパターンの２倍、あるいは３倍の密度のホールパターンを高精度で形成する半導体装置の製造方法が提供される。
具体的には、本発明の一実施形態によれば
被処理層上に、マスク材料Ａ及びＢを順次成膜する工程、
前記マスク材Ｂ上に、正方格子あるいは三角格子パターンにドット状のフォトレジストパターンを形成する工程、
前記フォトレジストパターン上にサイドウォールスペーサとなる第１の絶縁膜を、少なくとも前記ドット状のフォトレジストパターンの正方格子あるいは三角格子の中央近傍に窪みを残して成膜する工程、
ドライエッチング法を用いて前記第１絶縁膜のエッチバックを行い、露出する前記フォトレジストを除去し、前記マスク材Ｂを露出する前記フォトレジスト除去部及び前記窪みに対応する第１のホールパターンを有するサイドウォールスペーサを形成する工程、
前記サイドウォールスペーサをマスクとして、前記マスク材料Ｂのエッチングを行い、前記第１のホールパターンに対応する第２のホールを前記マスク材料Ｂに形成する工程、
前記マスク材料Ｂをマスクに前記マスク材料Ａをエッチングし、前記マスク材料Ａに径がマスク材料Ｂの第２のホールより広い第３のホールを形成する工程、
前記マスク材料Ｂ上に第２の絶縁膜を前記第２のホールの開口部を閉塞する膜厚で成膜し、マスク材料Ａの第３のホール内にボイドを形成する工程、
ドライエッチング法によりエッチバックし、前記第３のホール内のボイドに対応する第４ホール内に前記被処理膜を露出するマスクパターンを形成する工程、
前記被処理膜を前記マスクパターンをマスクにエッチングして前記第４のホールに対応するホールを形成する工程、
とを有する半導体装置の製造方法が提供される。
本発明によれば、最初のドット状のフォトレジストパターンよりも小さな径で形状の揃ったホールパターンを、所定の領域内で最初のドット状のフォトレジストパターンの２倍又は３倍の数（密度）のホールで形成することができる。
本発明の一実施形態に係る半導体装置の製造方法を一工程を示す平面図（ａ）及び断面図（ｂ）である。 本発明の一実施形態に係る半導体装置の製造方法を一工程を示す平面図（ａ）及び断面図（ｂ）である。 本発明の一実施形態に係る半導体装置の製造方法を一工程を示す平面図（ａ）及び断面図（ｂ）である。 本発明の一実施形態に係る半導体装置の製造方法を一工程を示す平面図（ａ）及び断面図（ｂ）である。 本発明の一実施形態に係る半導体装置の製造方法を一工程を示す平面図（ａ）及び断面図（ｂ）である。 本発明の一実施形態に係る半導体装置の製造方法を一工程を示す平面図（ａ）及び断面図（ｂ）である。 本発明の一実施形態に係る半導体装置の製造方法を一工程を示す平面図（ａ）及び断面図（ｂ）である。 本発明の一実施形態に係る半導体装置の製造方法によって形成されるホールパターンの平面図（ａ）及び断面図（ｂ）である。 本発明の別の実施形態に係る半導体装置の製造方法を説明する平面図であり、ドット状のフォトレジストパターンを正方格子パターンに配置した場合の平面図（Ａ）と、この正方格子パターンから本発明を適用してホールパターンを形成した時の平面図（Ｂ）を示す。
図１〜図８を参照して実施例の製造方法を説明する。各図（ａ）は平面図であり、各図（ｂ）は、各図（ａ）におけるＡ−Ｂ断面図である。
図１において、半導体基板（不図示）上にホールを形成すべき被処理層としてアモルファスカーボン膜１、シリコン酸窒化膜２をＣＶＤ法により成膜し、次いで、マスク材料Ａとして有機反射防止膜３、マスク材料Ｂとしてシリコン含有有機膜４、さらにフォトレジスト５をスピン塗布法で成膜する。リソグラフィ法による露光現像工程を経てフォトレジストを、ホールを形成すべき領域にはドットパターン６に、ホールを形成したくない領域にはダミーパターン、例えば図示するようなダミーラインパターン７と、ダミー矩形パターン８をパターニングする。この例では、ドットパターンの直径はフォトリソグラフィー技術の解像度限界Ｆ値である４０ｎｍ、ダミーラインパターン幅は１００ｎｍ、ダミー矩形パターンは一辺が５００ｎｍの正方形パターンとした。ドットパターン６の配置は、図示するように三角格子パターン（ピッチＣ：１００ｎｍ）に形成した。なお、各図（ａ）の平面図におけるホールを形成すべき領域とホールを形成しない領域における縮尺は一致していない。ダミーパターンは上記のラインパターン及び矩形パターンに限定されず、ドットパターンのピッチ以上の大きさを有し、ドットパターンから、ドットパターンのピッチより広い間隔で離れた位置に形成すればよい。
図２において、ＡＬＤ−ＣＶＤ（Atomic Layer Deposition-Chemical Vapor Deposition）法を用いてサイドウォールスペーサとなる第１膜としてシリコン酸化膜９を三角格子パターンのドットパターンのピッチ方向が丁度埋まる膜厚に、ここでは３０ｎｍに成膜する。これにより、ホールを形成すべき領域では、三角格子の各辺方向ではシリコン酸化膜９が繋がるが、三角格子の中心部付近では略三角状の窪み９Ｂが形成される。また、ドットパターンとダミーラインパターン間、ダミーラインパターンとダミー矩形パターン間にも窪み９Ａが形成される。
図３において、ドライエッチング法を用いてシリコン酸化膜９をエッチバックし、フォトレジスト５が露出した段階で酸素ガスを用いたドライエッチングを行い、フォトレジスト５を除去する。さらにシリコン含有有機膜４が露出するまでシリコン酸化膜９をエッチバックし、サイドウォールスペーサ１０を形成する。サイドウォールスペーサ１０には、フォトレジスト５を除去して形成された開口部１０Ｃと窪み９Ａ及び９Ｂに対応する開口部１０Ａ及び１０Ｂが形成される。ホールを形成すべき領域では、ドット状ホトレジストを除去した開口部１０Ｃと窪み９Ｂに対応する開口部１０Ｂ（これらを合わせて、第１のホールパターンと称す）が形成される。
図４において、サイドウォールスペーサ１０をマスクとしてシリコン含有有機膜４及び有機反射防止膜３を順次ドライエッチングする。このとき、シリコン含有有機膜４のエッチングガスとしてＣＦ４、ＣＨＦ３、ＣＨ２Ｆ２、Ａｒ、Ｏ２の混合ガスを用いることで、サイドウォールスペーサ１０をエッチングしならが、シリコン含有有機膜４が異方的及び等方的にエッチングされ、第１のホールパターン部分（開口部１０Ｂ及び１０Ｃ）では、第２のホール４Ｂ，４Ｃが形成される。シリコン含有有機膜４が異方的及び等方的にエッチングされることにより、略三角状の開口部１０Ｂ下の第２のホール４Ｂでは、わずかに円形状に近づく。さらに有機反射防止膜３のエッチングは、エッチングガスとしてＯ２、ＣＯ、Ｎ２、Ｈ２の混合ガスを用いることで等方的にエッチングされ、シリコン含有有機膜４に形成されるパターンから１０ｎｍ程度サイドエッチされる。第２のホール４Ｂ，４Ｃ下の有機反射防止膜３には平面形状が略円形の第３のホール３Ｂ，３Ｃが形成され、第３のホール３Ｂ，３Ｃの径は第２のホール４Ｂ，４Ｃの径よりそれぞれ２０ｎｍ程度大きくなる。
図５において、第２膜としてシリコン酸化膜１１をＡＬＤ−ＣＶＤ法を用いて３０ｎｍ成長し、第２のホール４Ｂ，４Ｃを塞ぐ。このとき、有機反射防止膜３に形成される第３のホール３Ｂ，３Ｃの径はシリコン含有有機膜４に形成される第２のホール４Ｂ，４Ｃの径より大きいため、直径が２０ｎｍ程度のボイド１１Ｂが形成される。このときホールを形成したくない領域にもボイド１１Ａが形成され、また、完全には閉塞しない凹部１１Ｄを有するレイアウトになっている。
図６において、有機反射防止膜１２をスピン塗布法で成膜することで、有機反射防止膜１２はホールを形成すべき領域のボイド１１Ｂには埋まらず、ホールを形成したくない領域のボイド１１Ａには凹部１１Ｄから回り込んで埋まる構造となる。
図７において、ドライエッチング法により、有機反射防止膜１２及びシリコン酸化膜１１をエッチバックし、ボイド１１Ｂに対応する第４のホールパターン１３を形成する。
図８において、シリコン酸化膜１１及び有機反射防止膜（３，１２）をマスクとして、シリコン酸窒化膜２を加工し、シリコン酸窒化膜２をマスクとしてアモルファスカーボン膜１を加工することで、最初のパターンの３倍の密度となるリソグラフィー限界よりも小さな一定の径のホール１４を形成することが出来る。
図９では、図１の三角格子パターンに配置したドット状パターンを、正方格子パターンに配置した場合の平面図（Ａ）と、この正方格子パターンから本発明を適用してホールパターンを形成した時の平面図（Ｂ）を示す。正方格子パターンにドットパターンを配置することにより最初のパターンの２倍の密度で、リソグラフィー限界よりも小さな一定の径のホールが形成できる。
なお、上記の例では、ホールを形成したくない領域にはダミーパターンを形成して、図６の工程で、有機反射防止膜をスピン塗布法で成膜することにより、ホールを形成したくない領域のボイドを有機反射防止膜で埋める構成を示した。しかしながら、本発明では、ホールを形成したくない領域には図５の工程の後、そのままエッチバックを行い、ボイドに対応する第４のホールパターンを露出させ、ホールを形成しない領域をフォトレジストで覆って、ホールを形成すべき領域に上記のようにホールを形成しても構わない。但し、その場合は、フォトレジストのパターニングのためのフォトリソグラフィー工程が増加することから、上記例のように有機反射防止膜によりホールを形成しない領域のボイドを予め充填する方法が好ましい。
本発明の活用例として、記憶装置に用いるＤＲＡＭ等の半導体装置が挙げられる。例えば、ＤＲＡＭ半導体装置のセルアレイにおけるコンタクトホールを本発明を用いて形成することにより、６Ｆ２型等の密集パターンのキャパシタを有するＤＲＡＭの形成を安定して行うことができる。
１ アモルファスカーボン
２ シリコン酸窒化膜
３ 有機反射防止膜
４ シリコン含有有機膜
５ フォトレジスト
６ ドットパターン
７ ラインパターン
８ 矩形パターン
９ シリコン酸化膜
１０ サイドウォールスペーサ
１１ シリコン酸化膜
１１Ａ、１１Ｂ ボイド
１１Ｄ 凹部
１２ 有機反射防止膜
１３ 第４のホールパターン
１４ ホール

Claims (7)

  1. 被処理層上に、マスク材料Ａ及びＢを順次成膜する工程、
    前記マスク材Ｂ上に、正方格子あるいは三角格子パターンにドット状のフォトレジストパターンを形成する工程、
    前記フォトレジストパターン上にサイドウォールスペーサとなる第１の絶縁膜を、少なくとも前記ドット状のフォトレジストパターンの正方格子あるいは三角格子の中央近傍に窪みを残して成膜する工程、
    ドライエッチング法を用いて前記第１絶縁膜のエッチバックを行い、露出する前記フォトレジストを除去し、前記マスク材Ｂを露出する前記フォトレジスト除去部及び前記窪みに対応する第１のホールパターンを有するサイドウォールスペーサを形成する工程、
    前記サイドウォールスペーサをマスクとして、前記マスク材料Ｂのエッチングを行い、前記第１のホールパターンに対応する第２のホールを前記マスク材料Ｂに形成する工程、
    前記マスク材料Ｂをマスクに前記マスク材料Ａをエッチングし、前記マスク材料Ａに径がマスク材料Ｂの第２のホールより広い第３のホールを形成する工程、
    前記マスク材料Ｂ上に第２の絶縁膜を前記第２のホールの開口部を閉塞する膜厚で成膜し、マスク材料Ａの第３のホール内にボイドを形成する工程、
    ドライエッチング法によりエッチバックし、前記第３のホール内のボイドに対応する第４ホール内に前記被処理膜を露出するマスクパターンを形成する工程、
    前記被処理膜を前記マスクパターンをマスクにエッチングして前記第４のホールに対応するホールを形成する工程、
    とを有する半導体装置の製造方法。
  2. 前記マスク材Ａのエッチングを、等方性を有するエッチング条件で行う請求項１に記載の半導体装置の製造方法。
  3. 前記マスク材Ａは有機反射防止膜であり、酸素を含むエッチングガスを用いてドライエッチングして前記第３のホールを形成する請求項２に記載の半導体装置の製造方法。
  4. 前記マスク材Ｂのエッチングを、等方及び異方性の両方の特性を有するエッチング条件で行う請求項１に記載の半導体装置の製造方法。
  5. 前記マスク材Ｂはシリコン含有有機膜であり、フッ化炭素系ガスと酸素を含むエッチングガスを用いて前記第２のホールを形成する請求項４に記載の半導体装置の製造方法。
  6. 前記マスク材Ｂ上に前記ドット状フォトレジストパターンを形成する工程において、ホールパターンを形成しない領域のマスク材Ｂ上に、前記ドット状のパターンよりも大きなダミーのフォトレジストパターンを同時に形成し、
    前記マスク材料Ａの第３のホール内にボイドを形成する工程において、前記マスクパターンを形成しない領域のボイドは、前記第２の絶縁膜に形成される凹部に連通するように形成されており、
    前記第２の絶縁膜上に塗布膜を形成することによって、前記凹部を埋めると共に、前記マスクパターンを形成しない領域のボイドに前記塗布膜を充填することを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
  7. 前記ドット状のフォトレジストパターンは、解像度限界Ｆ値以上の径を有するパターンに形成され、前記被処理層に形成されるホールが、前記ドット状のフォトレジストパターンよりも小さく、且つ、所定の領域内で前記ドット状のフォトレジストパターンの２倍又は３倍の数のホールを形成する請求項１乃至６のいずれかに記載の半導体装置の製造方法。
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