CN1799131A - 具有包括半导体纳米晶体的浮栅的非易失存储器件 - Google Patents

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Abstract

一种用于场效应晶体管(150)的浮栅(156)(和其制造方法和形成均匀纳米颗粒阵列的方法)包括多个离散纳米颗粒(156)，其中纳米颗粒的尺寸、间隔和密度中的至少之一被自组装材料做模板和限定。

Description

具有包括半导体纳米晶体 的浮栅的非易失存储器件
技术领域
本发明一般涉及一种存储器件，特别涉及使用半导体晶体的非易失存储器件及其制造方法。
背景技术
非易失存储器件在今天充满技术的世界上是无所不在的，并且用于储存信息的最普遍类型的器件是快闪存储器。
除了在逻辑系统中需要集成非易失存储器件之外，快闪存储器作为独立存储元件还有很大的(和快速增加的)市场。蜂窝电话和数字照相机是非易失存储器卡有利使用的器件的几个例子。
已经有关于这种类型的储存器预测将来增加市场的各种预报(例如，参见P.Pavan，R.Bez，P.Olivio，和E.Zanoni，IEEE Proc.851248(1997))。
快闪存储器基于场效应晶体管(FET)的概念，其阈值电压(VT)可以在第一和第二值之间可逆地进行变化。
如图1(a)的侧视剖面图所示，示出了常规快闪存储器件100，它包括衬底101、形成在衬底101中且其间有沟道104的源极102和漏极103、形成在衬底101上方的程序氧化物105、形成在程序氧化物105上方的浮栅106、形成在浮栅106上方的控制氧化物107以及形成在控制氧化物107上方的控制栅108。
利于多状态操作的快闪存储器件100的主要部件是在晶体管的栅极叠层中的导电浮栅106(见图1(a))，其中晶体管的栅极叠层经过顶部和下面的电介质材料(例如，107、105)耦合到其周围(控制栅108、还有沟道104/源102/漏103区)。
通过(经过程序氧化物105)向浮栅106中注入电荷来对器件100进行编程，并且通过从浮栅106排出电荷而对器件100进行擦除。通过利用足够厚的控制氧化物107从源极102/漏极103/沟道104和控制栅108对浮栅106去耦合而使这些器件100是非易失的。
如利用所有其它半导体技术那样，快闪存储器继续缩小尺寸，从而日益增高密度。同时，器件速度、功耗和耐久性(例如，在失效之前可以对存储器进行读取/擦除的次数)方面的改进也明显有利。
最后，有些快闪存储器件通过每个存储单元的多位存储而改进了性能(例如，最显著的Intel’s StrataFlash TM技术目前储存2位/单元，并宣称将来方案将增加每单元的位数)。这是通过利用不同量的电荷对浮栅106进行编程来实现的，以便在同一器件中实现多个可能的阈值电压(VT)偏移。
获得这些密度和性能优点中其中一些的途径包括缩小存储器FET，这变得日益困难。例如，为了改进封装密度和速度而缩短器件宽度导致来自漏极103和浮栅106之间的电容耦合而增加的漏极导通效果。
而且，为了降低写/擦电压(并因此降低功率)而减薄程序氧化物105的厚度具有减小保持时间和可靠性的效果。
参见图1(b)，作为改进快闪存储器件的尺寸的方式，已经有人提出了纳米晶体存储器件，并且作为实现固定的多位操作的可能手段(例如，参见H.Hanafi，IEEE Trans.Elect.Dev.431553(1996)；S.Tiwari，F.Rana，H.Hanafi，A.Harstein，E.Crabbe，C.Chan，Appl.Phys.Letts.681377(1996)；和S.Tiwari，F.Rana，K.Hanafi，W.Chan，D.Buchanan，IEDM 521(1995))。
回到图1(b)所示的常规纳米晶体存储器件150，该结构与图1(a)所示的结构有所相同，除了用纳米晶体15代替浮栅1106之外。
就是说，纳米晶体存储器件中的基本思想是将连续的导电浮栅106分成小位的隔离导电材料，这有助于克服进一步缩小尺寸的障碍。
纳米晶体浮栅156具有减小的与源极151/漏区152之间的电容耦合，这导致较小的漏极导通效果。此外，纳米晶体浮栅106应该使器件更不易受到应力-感应漏电流的影响。就是说，如果单独的纳米晶体变得与沟道154短路，则其它纳米晶体保持不受影响。在标准浮栅器件(例如这种器件100)中，与沟道104的任何短路都是灾难性的，因为电荷不再保持在浮栅106中了。
纳米晶体浮栅器件(例如，以图1(b)中的参考标记150为代表的那些器件)与具有相同程序氧化物厚度的常规闪烁器件相比具有改进的保存性能，因为发生了从浮栅156向重掺杂源152/漏区153泄漏大部分电荷。
在闪烁器件中，这种泄漏将消耗来自整个浮栅的电荷，导致存储器的损失(例如，与应力-感应漏电流相同的方式损坏器件)。
在纳米晶体器件中，只有靠近源152/漏153的那些纳米晶体通过这个泄漏机理失去它们的电荷，而远离源152/漏153的那些纳米晶体(例如靠近器件中心的那些纳米晶体)不是失去它们的电荷。这种观点假设了在浮栅156中的纳米晶体之间不导电(例如，可以经过纳米晶体密度来控制的条件)。
纳米晶体浮栅器件150的改进的保存性能允许缩减尺寸，从而使程序氧化物155变薄，这可以产生增加的优点。变薄的氧化物155允许使用直接量子机械遂穿效应而不是Fowler-Nordheim发射过程在较低的电压下进行编程。
除了较低电压操作的明显较低功率优点之外，还有一些迹象，暗示着直接遂穿写/擦机理在程序氧化物155上产生较少的应力，由此导致增加的器件可靠性。模型还建议具有较薄氧化物155的器件可以更快速地进行编程(例如，参见M.She，Y.C.King，T.J.King，C.Hu，IEEEDevice Research Conference，139(2001))。
纳米晶体存储器150的更令人感兴趣的方案之一是利用离散数量的电子对浮栅156进行编程的可能性，这导致多个离散的、很好限定的器件阈值电压(VT)偏移。想法是给足够小的纳米晶体添加单个电荷所需的静电能量可以变得有意义。这种静电充电能量可通过以下方式提供：
(1)[包含编码数学公式]其中e是电子电荷，CS是对其周围的纳米晶体电容。Tiwari等人已经评估了对于不同直径纳米晶体的这种充电能量(在这个计算当中，假设纳米晶体是球形的)(例如，参见S.Tiwari，J.A.Wahl，H.Silva，F.Rana，J.J.Welser，Appl.Phys.A 71403(2000))。结果示于表1中。储存在浮栅中的电荷将使器件VY偏移一定量：
(2)[包含编码数学公式]其中Q是储存在浮栅156上的电荷量，Cctl是相对于控制栅158的浮栅电容。Tiwari等人还计算了对于储存在不同尺寸纳米晶体中的电荷的DVT。这些结果示于以下表1中。
表1
  纳米晶体   Ec(eV)   ΔVT(用于单个添加直径的(nm)电荷)(V)
  30201052   0.0110.0180.0360.0720.178   0.030.060.230.8＞5
上面的表1表示对于不同尺寸(例如，来自上面的Tiwari等人的)的纳米晶体的计算的带电能量(Ec)和对应的阈值电压偏移(DVT)。
表1表示给纳米晶体添加一个电荷可能导致明显的阈值电压偏移(对于5-10nm之间的纳米晶体直径来说，DVT～0.5V)。通过这种方式，可以使用这种效果用于多位存储，其中离散VT偏移对应于给浮栅156添加的增加的更大量的电荷。相对于添加单个电荷的这些类型的离散VT偏移已经在极小器件中通过实验看到了，其中浮栅156只含有单个纳米晶体(例如，参见J.J.Welser，S.Tiwari，S.Rishton，K.Y.Lee，Y.Lee，IEEE Elect.Dev.Lett.18278(1997))。
在其中浮栅156含有很多纳米晶体(例如，代替单个的纳米晶体)的更常规的器件中，由于离散带电产生的效应通常由于纳米晶体尺寸分布而被平均化。
为了观察这种效果(和因此可以在器件中进行多位存储)，关键是限定所有纳米晶体为相同尺寸的。
几个组已经证实纳米晶体基快闪存储器的实施。然而，没有通过使用自组装技术将所有纳米晶体的尺寸都限定为相同尺寸。
Tiwari等人已经出版了大量文章并且还持有关于以CVD-淀积硅纳米晶体为基础的存储器件的专利(例如，参见美国专利US5714766，这里引证该专利文献供参考)。
Kim等人也出版了关于相同器件的结果(例如，参见I.Kim等人，IEEE Electon Dev.Lett.20630(1999))。Weser等人(例如，参见上述J.J.Welser，S.Tiwari，S.Rishton，K.Y.Lee，Y.Lee，IEEEElect.Dev.Lett.18278(1997))已经证实了以浮栅中单个纳米晶体为基础的存储器件。这种类型的器件通常被称为“量子点存储器”。Chou等人还持有关于这种器件结构的专利(例如，参见美国专利US6069380，这里引证它供参考)。
Ostraat等人已经介绍了存储器件的操作，其中浮栅含有气溶胶淀积硅纳米晶体(例如，参见M.L.Ostraat等人，Appl.Phys.Lett.79433(2001))。
最后，King等人介绍了含有锗纳米晶体的器件(例如，参见Y.C.King，T.J.King，C.Hu，IEDM，155(1998))。
但是，在这些常规范例的每个范例中，都没有很好地限定纳米晶体尺寸，由此导致对器件性能改进产生了限制。
另外，如上所述，纳米晶体浮栅存储器难以用于多位存储器应用，这是由于大纳米晶体尺寸分布造成的。
此外，将所有纳米晶体都限定为基本相同尺寸(和由此可以在器件中进行多位存储)，这还没有被实现。
而且，还没有这样一种技术，使用自组装技术来制造具有基本上均匀的纳米晶体尺寸分布的纳米晶体存储器件。
总之，用于制造纳米晶体存储器的常规技术(和后来产生的结构)是出了名的不可靠，并且难以获得均匀尺寸的纳米晶体，而且难以控制样品周围的分布间隔，其每个都影响器件的性能。
发明内容
在本发明的第一方案中，一种场效应晶体管的浮栅，包括离散纳米颗粒，其尺寸和分布由自组装材料限定。例如，在一个典型方案中，纳米颗粒可以具有在大约2和大约30纳米之间的直径，尺寸分布基本上不大于纳米颗粒的平均直径的15％。
在本发明的第二方案中，一种场效应晶体管，包括形成在半导体材料中的源区和漏区、设置在源区和漏区之间的沟道区、设置在沟道区上的电绝缘材料的绝缘层、设置在绝缘层上的导电材料的浮栅层、设置在浮栅层上的电绝缘材料层、和覆盖绝缘材料层的栅极。浮栅层包括离散纳米颗粒，其尺寸和分布由自组装材料限定。
例如，在一个方案中，纳米颗粒密度可以大于1010/cm2。此外，在一个方案中，纳米颗粒可以设置成立方晶格，或者密堆积的、两维六方晶格。此外，六方晶格可以包括在是平均纳米颗粒直径的大约1和大约2倍之间的平均纳米颗粒间距，并且纳米颗粒间距的标准偏差不大于平均距离的基本上20％。更具体地说，浮栅中的纳米颗粒可以包括第一和第二不同尺寸，每个尺寸具有小于纳米颗粒平均直径的大约15％的直径标准偏差。
此外，在本发明的这个方案中，自组装可包括嵌段(block)共聚物膜。例如，嵌段共聚物可包括二嵌段共聚物(diblock copolymer，又称双团联共聚物)，这种二嵌段共聚物包括在大约5000kg/mol到大约250000kg/mol范围内的分子量。
在本发明的第三方案中，一种形成场效应晶体管的浮栅的方法，包括形成离散纳米颗粒，其尺寸和分布利用自组装材料进行限定，从而纳米颗粒被模制(template)。
在本发明的第四方案中，一种制造均匀纳米颗粒阵列的方法，包括在电介质膜中复制聚合物模板的尺寸，从而形成多孔电介质膜，在多孔电介质膜上保形地淀积材料，和各向异性地和选择性地刻蚀淀积材料。
在本发明的第五方案中，一种用于制造均匀纳米颗粒阵列的方法，包括在材料膜上进行二嵌段共聚物薄膜自组装、由二嵌段共聚物薄膜产生聚合物点阵列、和使用聚合物点阵列的聚合物点作为用于材料膜的纳米颗粒反应离子刻蚀(RIE)的刻蚀掩模。
在本发明的第六方案中，一种制造均匀纳米颗粒阵列的方法，包括在硅上进行双嵌段薄膜自组装、产生多孔聚合物膜、在多孔聚合物膜上直接淀积第一材料、和分解聚合物，从而移去在多空聚合物上淀积的第一材料的至少一个区域。
在本发明的第七方案中，一种制造均匀纳米颗粒阵列的方法，包括在可氧化材料膜上的第一电介质上进行二嵌段共聚物薄膜自组装、产生多孔聚合物膜、将图形转移到第一电介质中、将该图形刻蚀成该材料、和热氧化该材料，直到在六边形设置的小孔之间的最窄材料区靠近为止，由此留下材料纳米颗粒阵列。
在本发明的第八典型方案中，一种制造均匀纳米颗粒阵列的方法，包括在硅上的第一电介质上进行二嵌段共聚物薄膜自组装、产生多孔聚合物膜、将图形转移到第一电介质中、和选择性地远离硅衬底从小孔内部生长外延硅，从而产生硅纳米颗粒阵列。
另外，本发明提供一种制造纳米晶体存储器件的方法。
利用本发明的典型特征的唯一的和非显而易见的组合，可以形成纳米晶体存储器件，其中纳米晶体可以使用自组装工艺进行限定。
因此，本发明允许形成纳米晶体存储器件，其中以自组装材料作为纳米晶体的模板或由自组装材料限定纳米晶体，并允许对纳米晶体颗粒的尺寸的均匀性以及它们的分布进行很好的控制(例如，其中设置纳米晶体和其间有间隔)。
因此，该方法制造了一种器件，该器件具有在其整个有源区中的这种纳米晶体的有序阵列。
附图说明
下面将参照附图通过例子详细介绍本发明的优选实施例，其中：
图1(a)表示常规快闪存储器件的示意图；
图1(b)表示常规纳米晶体存储器件150的示意图；
图2(a)表示在硅上通过二嵌段共聚物自组装形成的多孔聚苯乙烯(PS)薄膜的上下扫描电子显微(SEM)图像，并且其中六边形设置的暗圆是PS膜中向下到衬底的圆孔，从该圆孔可以选择性地去除PMMA；
图(b)表示PS-PMMA分子量67kg/mol的在20nm左右为中心的～10％的窄分布的孔径的柱状图；
图3(a)-3(h)表示以二嵌段共聚物自组装为基础形成的硅纳米晶体阵列的示意图，更具体地为；
图3(a)，表示在热氧化硅衬底上组装PS-PMMA二嵌段共聚物的步骤310；图3(b)表示除去PMMA嵌段、留下多孔PS模板的步骤320；
图3(c)表示使用反应离子刻蚀(RIE)将PS图形转移到氧化物膜中的步骤330；
图3(d)表示剥离余下的聚合物、留下多孔氧化物膜的步骤340；
图3(e)表示保形地淀积材料(例如硅)的步骤350；
图3(f)表示各向异性地刻蚀硅的步骤360；
图3(g)表示剥离氧化物从而在硅上留下硅纳米晶体阵列的步骤370；和
图3(h)表示在图3(a)-3(g)中所示的方法300的流程图；和
图4(a)-4(j)表示形成纳米晶体存储器件的示意工艺流程图400，更具体地为：
图4(a)表示在热氧化硅衬底上组装PS-PMMA二嵌段共聚物的步骤；
图4(b)表示除去PMMA嵌段、留下多孔PS模板的步骤；
图4(c)表示使用反应离子刻蚀(RIE)将PS图形转移到氧化物膜中的步骤430；
图4(d)表示剥离聚合物、留下多孔氧化物膜的步骤；
图4(e)表示保形地淀积材料(例如硅)的步骤；
图4(f)表示各向异性地刻蚀硅的步骤；
图4(g)表示剥离氧化物从而在硅上留下硅纳米晶体阵列的步骤；
图4(h)表示玻璃氧化物从而在硅上留下硅纳米晶体阵列的步骤；
图4(i)表示玻璃氧化物从而在硅上留下硅纳米晶体阵列的步骤；和
图4(j)表示在图4(a)-3(i)中所示的方法400的流程图。
具体实施方式
现在参见附图，特别是图2-4(j)，其中示出了根据本发明优选实施例的典型方法和结构。
首先，下面介绍根据本发明优选实施例的制造以自组装为基础的致密硅纳米晶体阵列的典型方法。
在优选实施例中，可采用自组装材料，其不排除下述特别二嵌段共聚物。有各种不同的材料，可以自然地形成有序阵列，从而可以有利地利用自组装材料的尺寸。实际上，有自组装的纳米颗粒，有自然地自组装的蛋白质，有自然地自组装的嵌段共聚物，在阳极化氧化铝中有自组装孔，还有包括自组装纳米层(SAM)的其它自组装分子等，本发明可以有利地应用于所有这些材料。本领域技术人员应该理解的是，这里介绍了二嵌段共聚物，但是也可以采用任何这种自组装材料。
自组装的使用完全不同于常规技术。就是说，常规技术可包括使用化学汽相淀积(CVD)技术在样品上分散硅。而该技术在有些条件下是可以接受的，对分布几乎没有控制，并且在样品上随机地存在大和小尺寸。
另一种技术(例如，相对于CVD的另一极端)是在构图中使用光刻，特别是，在要放置颗粒的每个部位写一个点。这种技术是非常冗长的和缓慢的，不是非常可制造的方案，并且不能实现在自组装工艺中可实现的分辨率或可靠性。
因此，使用自组装技术克服了常规技术的问题并允许控制颗粒的尺寸分布和位置(例如，地点)，并且是一种潜在的更可制造的、更简单的和可缩放的技术。
为了实现优于常规快闪存储器和常规纳米晶体存储器件的上述性能改进，根据本发明优选实施例的器件浮栅中的纳米晶体必须是离散的(即，彼此电绝缘)、和致密间隔开的(即，为了防止通过穿过硅沟道进行渗透而电子导电)。
对于多位存储器操作，纳米晶体尺寸应该是高度均匀的。大约3nm到大约10nm量级的纳米晶体尺寸可以在室温下提供用于单个电子带电行为的足够的库仑(Coulomb)带电能量(例如，参见上述Tiwari等人的文章)。
由于晶体管器件尺寸通常限定在光刻分辨率的极限上，因此位于栅极叠层内的纳米晶体必须远小于这个极限，因此必须使用某些非光刻手段进行限定。
如上所述，前面的示范使用CVD淀积或气溶胶淀积纳米晶体，其具有固有的尺寸变化。
在本发明的优选实施例中，优选使用自组装工艺对纳米晶体进行构图，该工艺设置(例如作为模板或限定)纳米颗粒的尺寸、密度和均匀性。自组装膜的特性尺寸取决于基本长度尺寸(例如，分子尺寸)，因此本质上比使用淀积工艺限定的结构更可控制，其尺寸分布受到晶核和扩散效应以及样品形貌的限制。
有很多产生纳米级特征的有序阵列的自组装系统。
在本发明的优选实施例中，在二嵌段共聚物自组装的基础上典型地提供一种系统。显然，本发明不限于上述二嵌段共聚物材料，并且对于本领域技术人员来说作为一个整体采用本申请是显而易见的。实际上，可使用的其它材料可包括如上所述的自组装纳米颗粒、阳极化氧化铝、自组装蛋白质等。
在合适工艺条件下(例如，分子量、嵌段重量比、膜厚、退火条件、表面处理等)，二嵌段共聚物分子可以在纳米级长度尺度上进行微相分离，由此在薄聚合物膜中形成六边形孔阵列。
很多不同聚合物(例如：
聚丁二烯-聚丁基丙烯酸甲酯(polybutadiene-polybutylmethcrylate)，
聚丁二烯-聚二甲基硅氧烷(polybutadiene-polydimethylsiloxane)，
聚丁二烯-聚甲基丙烯酸甲酯(polybutadiene-polymethylmethacrylate)，
聚丁二烯-聚乙烯吡啶(polybutadiene-polyvinylpyridine)，
聚异戊二烯-聚甲基丙烯酸甲酯(polyisoprene-polymethylmethacrylate)，
聚异戊二烯-聚乙烯吡啶(polyisoprene-polyvinylpyridine)，
聚丙烯酸丁酯-聚甲基丙烯酸甲酯(polybutylacrylate-polymethylmethacrylate)，
聚丙烯酸丁酯-聚乙烯吡啶(polybutylacrylate-polyvinylpyridine)，
聚丙烯酸乙酯-聚乙烯吡啶(polyhexylacrylate-polyvinylpyridine)，
聚异丁烯-聚甲基丙烯酸丁酯(polyisobutylene-polybutylmethacrylate)，
聚异丁烯-聚二甲氧基硅氧烷(polyisobutylene-polydimethoxysiloxane)，
聚异丁烯-聚甲基丙烯酸甲酯(polyisobutylene-polymethylmethacrylate)，
聚异丁烯-聚乙烯吡啶(polyisobutylene-polyvinylpyridine)，
聚甲基丙烯酸丁酯-聚丙烯酸丁酯(polybutylmethacrylate-polybutylacrylate)，
聚甲基丙烯酸丁酯-聚乙烯吡啶(polybutylmethacrylate-polyvinylpyridine)，
聚乙烯-聚甲基丙烯酸甲酯(polyethylene-polymethylmethacrylate)，
聚甲基丙烯酸甲酯-聚丙烯酸丁酯(polymethylmethacrylate-polybutylacrylate)，
聚甲基丙烯酸甲酯-聚甲基丙烯酸丁酯(polymethylmethacrylate-polybutylmethacrylate)，
聚苯乙烯-聚丁二烯(polystyrene-polybutadiene)，
聚苯乙烯-聚丙烯酸丁酯(polystyrene-polybutylacrylate)，
聚苯乙烯-聚甲基丙烯酸丁酯(polystyrene-polybutylmethacrylate)，
聚苯乙烯-聚乙烯吡啶(polystyrene-polybutylstyrene)，
聚苯乙烯-聚二甲氧基硅氧烷(polystyrene-polydimethoxysiloxane)，
聚苯乙烯-聚异戊二烯(polystyrene-polyisoprene)，
聚苯乙烯-聚甲基丙烯酸甲酯(polystyrene-polymethylmethacrylate)，
聚苯乙烯-聚乙烯吡啶(polystyrene-polyvinylpyridine)，
聚乙烯-聚乙烯吡啶(polyethylene-polyvinylpyridine)，
聚乙烯吡啶-聚甲基丙烯酸甲酯(polyvinylpyridine-polymethylmethacrylate)，
聚氧化乙烯-聚异戊二烯(polyethyleneoxide-polyisoprene)，
聚氧化乙烯-聚丁二烯(polyethyleneoxide-polybutadiene)，
聚氧化乙烯-聚苯乙烯(polyethyleleoxide-polystyrene)，和
聚氧化乙烯-聚甲基丙烯酸甲酯(polyetheleneoxide-polymethylmethacrylate))
可用于这个工艺，并且其它相形态也是可实现的(例如，除了这里所述的六方最紧密堆积圆柱形相形态之外)。例如，其它相形态可包括球形相、薄层状相等。
下面首先参照图2(a)和2(b)，详细介绍使用二嵌段共聚物的典型自组装工艺，所述共聚物典型地包括聚苯乙烯(PS)、和聚甲基丙烯酸甲酯(PMMA)。
首先，PS-PMMA二嵌段共聚物优选稀释在如甲苯等溶剂中，并且作为薄膜旋注在样品(例如，其下面的硬掩模氧化物(例如，热生长在硅上的SiO2)等)上，其中所述薄膜的厚度优选在大约几纳米到大约几百纳米的范围内。
然后，加热样品(例如，加热到140℃到大约200℃的范围内的温度，加热时间为几小时)，由此促进典型聚合物(如图2(a)中示意性地示出的)的微相分离(六方最紧密堆积(hcp))阵列，这导致在膜中形成有序阵列。
应该指出，是温度允许两种类型的聚合物彼此分开，并给它们提供迁移率。因此，温度和时间是重要的，但是可以根据聚合物系统利用特定厚度、浓度等进行变化。
对于例如具有67kg/mol分子量和70∶30的PS∶PMMA的质量比的PS-PMMA共聚物，得到的自组装膜(～40nm厚)由20nm-直径PMMA圆柱(例如，设置成被掩埋在PS基体中的六方晶格(中心与中心间隔为40nm)的图2(a)所示的黑圆圈(例如，在图2(a)中在PMMA周围的白色区域中所示)，)构成。而且，温度允许这种材料相分离成所示规则图形。在加热之前，该膜是还没有被物理分离的两种聚合物的混合物。
而且，应该指出，也可以采用其它表面结构，因此“有序阵列”不限于hcp，并且可以包括其它种类，如球形或薄层形阵列，导致不同封装布置并取决于材料的形貌和两种聚合物的分子量之比。
然后，简单的水显影步骤(例如，使用乙酸等)可选择性地除去PMMA，留下多孔的PS膜(例如，其相邻孔具有40nm中心与中心间隔的厚度的多孔模板)，如图2(a)所示。
在PS中产生的孔的尺寸和密度将根据所选择材料(例如，聚合物)的分子量而变化。因此，选择具有较大分子量的材料(例如，PMMA)将产生较大孔(例如，较大间隔)。可根据应用确定需要较大(或较小)间隔。例如，对于快闪存储器件，希望将器件的尺寸减小到较小物理尺寸，由此同时也希望缩减纳米颗粒的尺寸。选择性地使用材料的分子量允许这种缩减和控制到较小尺寸。
应该指出，代替水显影步骤，也可以进行其它步骤，如刻蚀，从而留下表面特征。因此，本发明的优选实施例不限于水显影步骤。
回到图2(a)，黑圆圈表示在被相分离之后而在其中存在PMMA，并且PMMA周围的白色表示PS基体。
图2(b)表示PS-PMMA膜中的孔直径的柱状图。20nm平均直径周围的窄分布(例如，10％)表示这些膜是高度均匀的。
自组装膜中的特征的特性尺寸可以通过以不同共聚物分子量、以从大约10到大约100nm范围内的典型孔径开始进行调节。
因此，图2(a)表示在硅上通过二嵌段共聚物自组装形成的多孔PS薄膜的上下SEM图像。六边形排列的暗圆圈是PS膜中向下到衬底的圆孔，从该圆孔可选择性地除去PMMA。图2(b)表示孔径的柱状图，表示对于PS-PMMA分子量67kg/mol的以20nm左右为中心的～10％的窄分布。
由二嵌段共聚物自组装形成的薄多孔聚合物模板与标准半导体工艺兼容(例如，不引入污染和可以以与用于反应离子刻蚀(RIE)转移等的聚合物抗蚀剂相同的方式使用)，。因此可用作将纳米尺寸图形向下转移到膜或衬底的掩模(如下所述)。(这通常是希望的，因为聚合物模板不是热稳定的，也不是机械性强的。)
上述步骤将用在建立根据本发明优选实施例的感兴趣的典型器件中，如下所述。
图3(a)-3(g)表示在二嵌段共聚物自组装基础上形成硅纳米晶体的方法300(参见表示该工艺的流程图的图3(h))的示意图。就是说，图3(a)-3(g)示意性地表示如何利用自组装PS-PMMA膜(例如，已经如上所述典型地形成并示于图2(a)中)开始形成纳米晶体的致密阵列。
首先，在热氧化(例如，SiO2等302)硅晶片301上制备PS303和PMMA304的薄膜，如图3(a)所示(图3(h)中的步骤310)。
然后，从孔(例如，如图3(b)所示和在步骤320中)中除去PMMA304，并使用反应离子刻蚀(RIE)工艺(例如，使用CHF3和氩等的定向刻蚀，如图3(c)所示和在步骤330中)将该图形(例如，PS 303)转移到氧化物膜中。
然后，除去剩余聚合物(PS)303(例如，如图3(d)和步骤340所示)，留下多孔氧化物膜302，其具有与多孔聚合物膜相同的尺寸。
在步骤350中和如图3(e)所示，在多孔氧化物302的顶部淀积保形地淀积的材料(例如，硅，如多晶硅或非晶硅，或者可形成纳米晶体的潜在的其它材料，如锗或硅锗或金属；在典型工艺中将假设为非晶硅层)的薄膜306。保形地淀积的膜306优选应该是连续的，并优选应该完全保形地覆盖该表面。优选地，薄膜306具有大于大约孔径一半的厚度，因为这些孔必须被添满。
就是说，由于薄膜306应该是实际上保形淀积的，利用相同厚度覆盖了每个表面，而与该表面是垂直表面还是水平表面无关，以便添满或“修整”这些孔，淀积的厚度应该至少是孔的每侧上的宽度的一半，以便挤在一起。因此，淀积的厚度应该至少是孔的直径的一半。
于是，由于接下来将要进行定向刻蚀，应该注意的是，由于图形的尺寸，淀积的硅层(例如非晶硅层)的垂直厚度在孔的内部远大于在氧化物的顶部。可以利用这种较大厚度，从而在这些孔中留下材料，它们将成为硅纳米晶体。
然后，在步骤360中和如图3(f)所示，使用各向异性定向刻蚀RIE工艺刻蚀保形地淀积的硅306，在孔中留下硅306。因此，进行硅的定向刻蚀(例如，优选地，相对于氧化硅是选择性的，但是不是常规意义上的刻蚀停止)，并在氧化硅302上停止。然而，如上所述，不是自然停止，并且可以继续刻蚀和除去孔中的所有硅。但是，这将不是希望的。
因此，必须小心进行刻蚀，使刻蚀的量恰好是硅材料的足够量，使得硅作为离散的颗粒留下。因此可以保证留在孔中的材料量保持了原始聚合物膜的尺寸(例如，没有收缩或生长)。
如在步骤370中和在图3(g)中所示，任选地，使用湿化学刻蚀等选择性地除去氧化物302，如稀释的氢氟酸(HF)，由此产生在样品上延伸的硅“点”(例如结构)的致密有序阵列，再现了原始PS-PMMA膜中的孔图形。
这样，利用上述典型工艺，可以形成具有与聚合物孔相同尺寸的硅颗粒阵列。
应该指出，如下面参照图4(a)-4(g)进一步说明的，在建立纳米晶体存储器件时可留下氧化物302。
可进行几种相关的和类似技术，从而产生纳米晶体阵列，如刻蚀工艺或使用的电介质膜的改变。例如，电介质膜不必是SiO2。这种电介质膜可以是氧化物、氮化物、高-k或电介质膜叠层。而且，通过保形地淀积硅以外的材料，如锗、硅锗、和/或金属(例如，不同于图3(e)所示的硅的材料)，可形成不同材料的纳米晶体，如锗、硅锗和金属。
这样，利用这种典型工艺，通过自组装可形成具有均匀尺寸的纳米颗粒(例如，由硅等形成的)。
下面介绍利用上述具有均匀尺寸的纳米颗粒来制造纳米晶体快闪存储器件的工艺流程，如图4(a)-4(i)和图4(j)的流程图所示。
这种器件结构的重要优点是使用自组装来限定FET的栅极叠层中的均匀纳米级硅纳米晶体的致密阵列。
该器件的关键部件是栅极叠层，下面提供制造含有利用薄程序电介质而与下面的硅沟道分开的均匀尺寸硅纳米晶体的叠层的工艺流程。
在步骤410中，提供衬底401(例如，p型硅衬底)。
然后，使用氧化物402层(例如，典型的SiO2)，当然也可以采用其它氧化物和氮化物或叠层电介质或高k电介质，在衬底401上生长或通过CVD或原子层淀积(ALD)或其他手段进行淀积，如步骤420中和图4(b)中所示。这个层厚限定了纳米晶体高度，并且可以典型地在大约2到大约20nm厚之间。如本领域技术人员显而易见的，衬底的导电性可以是不同的，并且不要求使用p型衬底。
如步骤430和图4(c)中所示，在这个氧化物层402的顶部上进行二嵌段共聚物403自组装工艺，并且使用在图3(c)中所述的RIE工艺将纳米级图形转移到氧化物402中。
在RIE之后，剥离聚合物403，并且清洗晶片(例如，通过O2等离子体和湿化学清洗剂等)，由此在硅401上留下多孔电介质(氧化物)膜402A，如步骤440和图4(d)中所示。
在这个阶段，可以使用氮化物淀积和各向异性刻蚀任选地缩小纳米级孔404(例如，在形成孔之后缩小到任何所希望的尺寸)。
就是说，如上所述，可以首先用不同聚合物分子量开始，从而设置(例如，作为模板或限定)聚合物孔的任何尺寸、分布和间隔。
然而，作为另一种选择方案，可以使用固定聚合物，并且在将聚合物图形转移到氧化物中之后，一旦它们处于电介质材料中，就可以增宽或缩小孔。有两种典型方法进行孔的这种增宽或缩小。
首先，在图4(d)中，其中PS图形已经转移到氧化物中，从而对它们形成孔，可以进一步刻蚀这些孔(例如，过刻蚀)，这将进一步横向地增宽孔，但是保持它们的中心位置、中心与中心间隔和均匀性。这将使孔更大。或者，可以通过淀积保形的、非常薄的(例如，具有～2-8nm的厚度)氮化物电介质淀积物，然后进行各向异性氮化硅RIE刻蚀，缩小这些孔，从而在孔的边缘周围留下小氮化物环，由此使孔比先前更窄了，但是保持了尺寸的均匀性。
这样，(将要形成的)纳米颗粒的尺寸可以适当地通过这个步骤进行调整，并允许设置和精确地控制纳米颗粒的尺寸。
因此，与包括制造纳米晶体栅极器件的CVD工艺的常规技术相反，在该常规技术中设置的所有尺寸都是典型颗粒尺寸“可以在2-50nm范围内”并且都可以在晶片上利用“X”的平均距离而随机地分散，可以实现每个颗粒的尺寸的精确控制，并能设置非常精确的指标(例如，可以对于“具有20nm±1-2nm并设置成使得每个颗粒与相邻颗粒间隔40nm的颗粒而制成指标”)。
因此，可以获得精确的间隔和尺寸。实际上，已经表示了实现具有不大于20％的变化的基本上均匀颗粒间隔(例如，相邻颗粒之间的中心与中心间隔)。更具体地说，颗粒间隔的变化不大于大约15％。更具体地说，颗粒间隔的变化不大于大约10％。
这样，已经示出了实现基本上均匀颗粒间隔，具有在大约10％到大约20％范围内的间隔的变化。这是与CVD方法相反，在CVD方法中，颗粒通常随机地在晶片上成组。
接着，如步骤450中和图4(e)中所示，热生长程序氧化物405(例如，具有在大约1.5-大约4nm范围内的典型厚度)。
接着进行步骤460，其中淀积保形硅406(例如，与图3(e)的步骤350中所示，与非晶或多晶硅类似)，如图4(f)所示。
如步骤470和图4(g)中所示，利用各向异性硅RIE限定纳米晶体407并使其彼此分离，其中所述RIE在到达下面的氧化物层402A时停止。
在这个阶段可以通过选择湿化学刻蚀或RIE刻蚀任选地削薄或除去纳米晶体之间的热氧化物402A。
接着，在步骤480中和如图4(h)所示，在纳米晶体上(例如，在其顶部)淀积氧化物层408。这层408将用作器件中的控制氧化物(例如，典型厚度值在大约4到大约10nm的范围内)。
该控制氧化物优选通过淀积低温氧化物如低压CVD(LPCVD)氧化物(或等离子体增强CVD(PECVD)或快速热CVD(RTCVD)或原子层淀积(ALD))来形成。或者，控制氧化物可以通过硅纳米晶体的热氧化(例如，优选在大约700℃到大约1100℃的范围内的温度下)来形成。然后淀积栅极材料409，并且栅极材料409优选由具有适当厚度的多晶硅或金属形成。
纳米晶体可以任选地使用高温退火进行结晶化。应该注意，通常情况下淀积非晶硅层，然后进行刻蚀。因此，通常该材料是非晶，而不必是晶体的。但是，常规器件制造方法有时使用足够高的温度，使得颗粒被结晶化。因此，如果温度保持相对低(当然，温度范围取决于使用的材料)，则可以保持材料的非晶性能。
再次应该注意的是，上面的典型实施例使用了硅来产生纳米晶体，但是任何材料都可以用于代替硅，只要该材料可以定向地被刻蚀并且可以保形地淀积即可。例如，可采用Ge、SiGe、或其它材料用于纳米晶体。
一旦生长了栅极叠层，使用标准FET制造工艺来完成该器件(源/漏构图、栅极接触)。
这种工艺可包括从源/漏区除去纳米晶体，对源/漏进行构图和进行自对准源/漏注入，从而限定高掺杂区。这些工艺示意性地示于步骤490中和图4(i)中。
因此，利用前述典型特征的唯一组合，可以形成纳米晶体存储器件，其中可以使用自组装工艺限定纳米晶体。
注意到以下事实是很重要的：在本发明的优选实施例中，纳米颗粒的尺寸、间隔和密度的至少之一可以以自组装材料作为模板(例如，如图4(a)-4(j)所示)。或者，纳米颗粒的尺寸、间隔和密度的至少之一可以通过自组装材料来限定(例如，其中纳米颗粒通过自组装材料进行分离)。
此外，纳米晶体存储器件(和其形成方法)允许对纳米晶体颗粒的均匀性和它们的分布进行良好控制(例如，纳米晶体位于其中和它们之间的间隔)。
这样，本发明的方法制造了在整个器件的有源区中具有这种纳米晶体的有序阵列的器件。

Claims (35)

1、一种用于场效应晶体管的浮栅，包括：
多个离散纳米颗粒，其中所述纳米颗粒的尺寸、间隔和密度中的至少之一以自组装材料作为模板或由其限定。
2、根据权利要求1的浮栅，其中所述纳米颗粒具有在大约2和大约30纳米之间的直径，尺寸分布基本上不大于纳米颗粒的平均直径的15％。
3、根据权利要求1的浮栅，其中颗粒间隔基本上是均匀的，具有不大于20％的变化。
4、根据权利要求3的浮栅，其中所述颗粒间隔基本上是均匀的，具有不大于15％的变化。
5、根据权利要求4的浮栅，其中所述颗粒间隔基本上是均匀的，具有不大于10％的变化。
6、根据权利要求2的浮栅，其中控制相邻纳米颗粒之间的中心与中心间隔，使其具有在10％到大约20％的范围内的变化。
7、一种用于场效应晶体管的浮栅，包括：
多个离散纳米颗粒，其中所述纳米颗粒具有在大约2和大约30纳米之间的直径，尺寸分布基本上不大于纳米颗粒的平均直径的15％。
8、一种场效应晶体管，包括：形成在半导体材料中的源区和漏区；设置在所述源区和所述漏区之间的沟道区；设置在所述沟道区上的电绝缘材料的绝缘层；设置在所述绝缘层上的导电材料的浮栅层；设置在所述浮栅层上的电绝缘材料层；和覆盖所述绝缘材料层的栅极，其中所述浮栅层包括多个离散纳米颗粒，所述纳米颗粒的尺寸、间隔和密度中的至少之一以自组装材料作为模板或由其限定。
9、根据权利要求8的场效应晶体管，其中所述浮栅中的所述纳米颗粒具有在大约2和大约30纳米之间的直径，尺寸分布基本上不大于15％。
10、根据权利要求8的场效应晶体管，其中所述自组装包括嵌段共聚物膜。
11、根据权利要求10的场效应晶体管，其中所述嵌段共聚物包括二嵌段共聚物，包括聚苯乙烯(PS)和聚甲基丙烯酸甲酯(PMMA)。
12、根据权利要求8的场效应晶体管，其中所述纳米颗粒包括硅、锗和硅锗中的至少一种。
13、根据权利要求8的场效应晶体管，其中所述纳米颗粒密度大于1010/cm2。
14、根据权利要求8的场效应晶体管，其中所述纳米颗粒排列成密堆积的、两维六方晶格。
15、根据权利要求14的场效应晶体管，其中所述六方晶格包括在平均纳米颗粒直径的大约1和大约2倍之间的平均纳米颗粒间距，并且纳米颗粒间距的标准偏差基本上不大于平均距离的20％。
16、根据权利要求8的场效应晶体管，其中所述浮栅中的所述纳米颗粒包括第一和第二不同尺寸，每个尺寸具有小于所述纳米颗粒平均直径的大约15％的直径标准偏差。
17、根据权利要求10的场效应晶体管，其中所述嵌段共聚物包括二嵌段共聚物，该二嵌段共聚物包括下述任意之一：聚苯乙烯(PS)，聚甲基丙烯酸甲酯(PMMA)，聚丁二烯-聚丁基丙烯酸甲酯，聚丁二烯-聚二甲基硅氧烷，聚丁二烯-聚甲基丙烯酸甲酯，聚丁二烯-聚乙烯吡啶，聚异戊二烯-聚甲基丙烯酸甲酯，聚异戊二烯-聚乙烯吡啶，聚丙烯酸丁酯-聚甲基丙烯酸甲酯，聚丙烯酸丁酯-聚乙烯吡啶，聚丙烯酸乙酯-聚乙烯吡啶，聚异丁烯-聚甲基丙烯酸丁酯，聚异丁烯-聚二甲氧基硅氧烷，聚异丁烯-聚甲基丙烯酸甲酯，聚异丁烯-聚乙烯吡啶，聚甲基丙烯酸丁酯-聚丙烯酸丁酯，聚甲基丙烯酸丁酯-聚乙烯吡啶，聚乙烯-聚甲基丙烯酸甲酯，聚甲基丙烯酸甲酯-聚丙烯酸丁酯，聚甲基丙烯酸甲酯-聚甲基丙烯酸丁酯，聚苯乙烯-聚丁二烯，聚苯乙烯-聚丙烯酸丁酯，聚苯乙烯-聚甲基丙烯酸丁酯，聚苯乙烯-聚乙烯吡啶，聚苯乙烯-聚二甲氧基硅氧烷，聚苯乙烯-聚异戊二烯，聚苯乙烯-聚甲基丙烯酸甲酯，聚苯乙烯-聚乙烯吡啶，聚乙烯-聚乙烯吡啶，聚乙烯吡啶-聚甲基丙烯酸甲酯，聚氧化乙烯-聚异戊二烯，聚氧化乙烯-聚丁二烯，聚氧化乙烯-聚苯乙烯，和聚氧化乙烯-聚甲基丙烯酸甲酯。
18、根据权利要求8的场效应晶体管，其中所述纳米颗粒排列成六方晶格和立方晶格中的一种。
19、根据权利要求10的场效应晶体管，其中所述嵌段共聚物包括二嵌段共聚物，该二嵌段共聚物包括在大约5000kg/mol到大约250000kg/mol范围内的分子量。
20、根据权利要求10的场效应晶体管，其中选择所述嵌段共聚物膜的分子量，从而确定所述纳米颗粒的尺寸。
21、根据权利要求10的场效应晶体管，其中选择所述嵌段共聚物膜的分子量，从而确定所述自组装之后的所述纳米颗粒的直径和相邻的所述纳米颗粒之间的间隔。
22、一种形成场效应晶体管的浮栅的方法，包括：
形成多个离散纳米颗粒，使用自组装材料限定或放样所述纳米颗粒的尺寸、间隔和密度中的任何一个。
23、一种制造纳米颗粒阵列的方法，包括：将自组装膜的尺寸复制到电介质膜中，从而形成多孔电介质膜；在所述多孔电介质膜上保形地淀积材料；和各向异性地和选择性地刻蚀所述淀积材料。
24、根据权利要求23的方法，其中所述纳米颗粒包括均匀的纳米颗粒阵列，并且所述自组装膜包括聚合物模板。
25、根据权利要求23的方法，其中所述复制是在不使自组装膜中固有的尺寸和均匀性变坏的情况下进行的。
26、一种用于制造均匀纳米颗粒阵列的方法，包括：
在硅上的第一电介质上经过自组装形成二嵌段共聚物薄膜；形成多孔聚合物薄膜；将图形转移到所述第一电介质中；保形地淀积纳米颗粒材料；和各向异性地刻蚀所述纳米颗粒材料。
27、根据权利要求26的方法，其中所述形成步骤包括对所述多孔聚合物膜的孔进行显影或进行刻蚀，从而产生所述多孔聚合物膜的孔。
28、根据权利要求26的方法，其中所述纳米颗粒包括硅、锗、硅锗和金属中的至少一种。
29、一种制造均匀纳米颗粒阵列的方法，包括：在硅上的第一电介质上进行二嵌段共聚物薄膜自组装；产生多孔聚合物膜；将图形转移到所述第一电介质中；选择性地从孔内部远离硅衬底生长外延硅，从而产生硅纳米颗粒阵列。
30、根据权利要求23的方法，还包括：通过氧化或刻蚀缩小所述纳米颗粒。
31、根据权利要求23的方法，还包括：在形成所述纳米颗粒之前使用间隔件工艺缩小孔，或在形成所述纳米颗粒之前通过刻蚀来放大孔。
32、一种制造纳米晶体存储器件的方法，包括：权利要求24的制造纳米颗粒阵列的方法；在纳米晶体颗粒阵列的纳米晶体上形成氧化物层；和在所述氧化物层上淀积栅极材料。
33、根据权利要求32的方法，其中所述氧化物层用作器件中的控制氧化物，并包括在大约4到大约10nm范围内的厚度。
34、根据权利要求32的方法，还包括：在形成用于形成所述纳米晶体的非晶硅层之前，热生长程序氧化物。
35、根据权利要求1的浮栅，其中所述自组装材料使用自然形成有序阵列的材料。
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