TWI300609B - Nonvolatile memory device using semiconductor nanocrystals and method of forming same - Google Patents

Nonvolatile memory device using semiconductor nanocrystals and method of forming same Download PDF

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TWI300609B
TWI300609B TW095150070A TW95150070A TWI300609B TW I300609 B TWI300609 B TW I300609B TW 095150070 A TW095150070 A TW 095150070A TW 95150070 A TW95150070 A TW 95150070A TW I300609 B TWI300609 B TW I300609B
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Charles T Black
Kathryn Wilder Guarini
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1300609 九、發明說明： 【發明所屬之技術領域】 本發明大體上係關於一種記憶體裝置，尤其關於一種使用半 導體晶體之非揮發性記憶體裝置及其製造方法。 【先前技術】 非揮發性§己憶體在充斥科技的今日世界裡是無所不在的。用來 儲存資訊的最普遍裝置種類就是快閃記憶體。 #輯系統中除了需要用到積體非揮發性記憶體之外，作為獨立 儲存裝置的快閃記憶體也有一塊很大(同時快速成長中)的市場。例 如手機與數位相機即受惠於非揮發性記憶體卡。 有關於這種類型儲存裝置之未來市場，已有種種預測（參見 P· Pavan，R· Bez，P· Olivio 與 E· Zanoni，85 1248(1997))。 快閃記憶體是根據場效電晶體(FET，fleld effect transist〇r)之概 念，其閾電壓(VT)在第一值與第二值之間可逆互換。 如圖1⑻之側剖面圖中所示，一種習用快閃記憶體裝置1〇〇， 包含一基板101、形成於基板101内之源極1〇2與汲極丨的，其間 形成一通道104、形成於基板ιοί上之一規劃氧化層1〇5、形成於 規劃氧化層105上之一浮置閘1〇6、形成於浮置閘1〇6上之一控制 氧化層107、及形成於控制氧化層1〇7上之一控制閘1〇8。· 協助這種多重狀態運作的快閃記憶體裝置1〇()之主要部分是 在電晶體閘疊中的一導電浮置閘1〇6(見圖l(a))，導電浮置閘 4IBM04055TW-發明分割申請書-122906.doc 5 1300609 d 透過上面與下面的介電層(即107、1〇5)而與周遭(控制問i〇8，以 及通道104/源極102/汲極1〇3區你合。 裝置100藉由將電荷引入浮置閘1〇6(通過規劃氧化層1〇习而 受規劃，將電荷自浮置閘106排除以消除規劃。裝置1〇〇係藉一 層夠厚的控制氧化層107,使浮置閘1〇6與源極1〇2/汲極1〇3/通道 104以及控制閘1〇8去耦合，使其具非揮發性。 跟其他半導體科技一樣，快閃記憶體不斷地調整使密度持續增 _ 加。同日守’在裝置速度、電力消耗，與财久性(例如記憶體壞掉之 前可以被讀取/消除的次數)的改進都帶來明顯的好處。 最後一點，有些快閃記憶體裝置藉由每一個記憶體單元儲存 多位元，以改善效能(最有名的就是英特爾的StrataFlashTM科技， 目前每單元可儲存2位元，而且已經宣布未來計晝增加每單元之 位元數）。這點之所以可以做到，是因為用不同量的電荷把浮置閘 106程式化，以達成在相同裝置中多重潛在閾電壓(ντ)轉變 鲁（shifts)。 要達成這些密度與效能的優點係與縮放(scaling)記憶體FET 有關，然這已經變得越來越困難。例如，為了改善封裝密度與速 度將裝置寬度縮小，卻增加來自沒極1〇3與浮置閘丨⑽之間電容 辛馬合的汲極打開效應(drain tum-on effect)。 此外’為了降低寫入/消除電壓（因而降低能源），而把規劃氧 化層105的厚度變薄，也造成了保留時間(retenti〇n times)與可靠性 4IBM04055TW-發明分割申請書_丨229〇6.doc 6 1300609 之降低。 圖1(b)提出奈米晶體記憶體裝置作為改善快閃記憶體裝置之 縮放的方法，同時也作為達到健全多位元操作的一種可能的手段 或裝置(例如見 H· Hanafi，7hms·五/eci· Dev. 43 1553 (1996); S. Tiwari, R Rana, H. Hanafi, A. Hartstein, E. Crabble, C. Chan? Appl 户細· Ze"· 68 1377 (1996);與 S· Tiwari，F· Rana，K· Chan，H· Hanafi， W· Chan, D· Buchanan，7ΕΌΜ 521 (1995)) 〇 圖1(b)中顯示的傳統奈米晶體記憶體裝置15〇，結構跟圖⑽ 有點類似，只是原來的浮置閘1〇6現已被奈米晶體156取代。 奈米晶體記憶體裝置的一個基本概念，就是把一個連續的導 電浮置閘106分解成許多獨立的導電材料之小位元，這樣可以幫 助克服進一步縮放的一些障礙。 奈米晶體浮置閘⑼已把電容輕合降低到源極151/没極區 152 ’這樣汲極打開效應就比較小。此外，奈米晶體浮置閘應 可以使裝置較不f糾應力削丨漏㈣⑽⑽姻祕丨㈣哪 _em)的影響。也就是說，有—侧立的奈米晶體與通道i54發 生短路，其他的奈米晶體並不會受到影響。-個標準浮置閘裝置 中(例如裝置100)，通道104的任何短路都是很嚴重的，因為浮置 閘106·就無法繼續維持電荷。 與具相同規劃氧化層厚度的傳統快閃裝置比較，奈米晶體浮 置閘裝置(如在圖冲)中以參考數字丨5〇表示的裝置)有已改善的保 4IBM〇4〇55TW•發明分割申請書-l229〇6.doc 7 1300609 (10n)特徵’因為大部分來自浮置閘156的電荷漏電都發生 在濃摻雜的源極152/汲極區153。 置巾，這獅漏電會使整個浮置閘電荷都被 k 喪失(例如’應力誘引漏電流會危及裝置一樣)。 置中’因為這種漏電機制只有那些很接近源極 152/;及極153的奈米晶體會而喪失電荷，那些離得較遠的並不會 (如罪近裝置中心者)。這種論點是假設浮置閘⑼巾奈米晶體之間 丨/又有電的料(即透過奈米晶體密度來控制的狀況下）。 奈米晶體浮置閘裝置150改良的保留特徵使得規劃氧化層 155叮以縮小成較薄，更有益處。車交薄的氧化物155就可以在較低 電壓下使用直接里子機械穿隨(quantum mechanicai加皿進 行程式化’而非使用Fowlere>N〇rdheim場發射製程。 除了明顯的低電壓操作以降低能源優點外，也有證據顯示直 接穿隧寫入/消除機制對規劃氧化層155的應力會較小，如此一 .來，可以使裝置之回收使用性提高。模型也顯示較薄之氧化物155 可以更快速地被程式化(例如，見M. She，Y.C. King，T.J. K：ing c Hu，Ιβββ Device Research Conference，139 (2001)) 〇 奈米晶體記憶體150更令人著迷的特色之一就是具有把數個 離散的電子把浮置閘156程式化，然後形成多個離散的、定義良 好之裝置閾電壓(VT)轉變的潛能。這種理論在於，增加—個單— 電荷到一個夠小的奈米晶體所需之靜電能量可能變得很重要。# 4IBM04055TW-發明分割申請書-122906.doc 8 4 ⑴ 1300609 電充電能量計算如下： 其中e為電子電荷，CE是奈米晶體與其周遭之電容。Tiwari等人 估异出不同直控奈米晶體的充電能量(在這種計算中，是假定奈米 晶體為圓的)(例如，見 s· Tiwari，J.A. Wahl，H. Silva，F. Rana，J. J. Welser，如〆烈舞A71 403 (2000))。計算結果列於表1。浮置閘中 所儲存的電荷轉變成裝置VT，數量為： AVr^ (2) 其中2是儲存在浮置閘156的電荷數量，而Ccrf是控制閘的浮置 閘電容。Tiwari等人也算出了儲存於不同尺寸奈米晶體中電荷的 △ FT。結果顯示於以下表1。 奈米晶體 直徑〇im) Ec(eV) 表1 △ (對於一單一增加電荷)(v) 30 .011 •03 20 .018 .06 10 .036 .23 5 .072 •8 2 .178 >5
表1况明不同尺寸之奈米晶體計算所得充電能量㈣，以及相 對應閾電壓轉變(Δντ)(參見前述之Tiwari等人}。 4IBM04055TW-發明分割申請書-122906.doc 9 '1300609 表i顯示，每加上-單-電荷到奈米晶體，就會造成顯著的 閾電壓轉變(直徑介於5-10 nm的奈米晶體，△ ντ〜〇·5ν)。以這樣 的方式’就可以彳㈣這種效應在乡位元儲存巾，各個離散的 轉變就相當於遞增地添加大量之電荷至浮置閘156。由添加單一電 荷所形成的這些離散VT的轉變，在極小的裴置中試驗過，其中浮 置閘156只包含-個單-奈米晶體(例如，見J J· Welser，s· Tiwari，s·
Rishton，Κ·Υ· Lee，Υ· Lee，/五從五/咖 乙饥 π 278 (1997))。 在比較傳統的裝置中，浮置閘156包含很多奈米晶體(即不是 只有-個）’由於有奈米晶體尺寸分佈的因素，侧地充電效應通 常都會被平均掉。 為了觀察這種效應(因而做到裝置中之多位元儲存），很重要的 疋疋義所有奈米晶體要有相同之尺寸。 有幾個團體已經示範了以奈米晶體為主的快閃記憶體的實 施，不過，這些都沒有定義所有奈米晶體以一種自組合技術形成 時必須有相似的尺寸。Tiwari等人已發表了無數篇論文，也擁有 一篇CVD-沈積矽奈米晶體的記憶體裝置專利（見美國專利號 5,714,760，此供參考）。
Kim等人也發表了相似裝置之結果(例如，見L Kim等人,见现 Z)ev. 20 630 (1999))。Welser 等人(見上述 J.J· Welser，S.
Tiwari, S. Rishton, K.Y. Lee, Y. Lee? IEEE Elect Dev. Lett 18 278 (1997))已示範過一浮置閘内單一奈米晶體之記憶體裝置。這種裝 4IBM04055TW-發明分割申請書 _i22906.doc 10 ' 1300609 置通常被稱為「量子點狀記憶體」，Chou等人也擁有一篇裝置結 構的專利(例如’見美國專利號6,〇69,38〇，此供參考）。
Ostraat等人已經說明記憶體裝置的運作，其中浮置閘包含氣 霧沈積(獅sol-deposited)之矽奈米晶體(見M丄〇也細等人如/ P/啊乂成.79 433 (2001))。 最後’King等人已經也描述過包含鍺奈米晶體的裝置(見y c
King，Τ· J· King，C· Hu，155 (1998))。 不過，在這些傳統示範中，奈米晶體尺寸都沒有被良好的定 義，因而造成裝置效能改善上的限制。 此外，如前所述’在本發明以前，奈米浮置閘記憶體报難在 多位元記憶體顧中使用，因為奈米尺寸分佈很廣的緣故。 更進-步的說，在本發明以前，也沒有定義所有奈米晶體都 要具有實質上相似尺寸(如此才能使裝置中可能有多位元儲存）。 還有’藉由自組合技術’也還沒有—種科技可以生產—種實 質上均勻之奈米晶體尺寸分佈的奈米晶體記憶體裝置。 只 總結來說’雜製造奈米晶體記健技術(以朗而產生的結 構)之可靠度是很糟糕的’要達到均勻尺寸之奈米晶雜困難，: 很難控制樣品周圍間隔之分佈，這些都會影塑事置的―文心 【發明内容】 因為考慮到傳統方法及結構的上述狀況、其他問題、缺點， 以及不利條件’提做立—齡米晶體記憶财置的找(與結構) 4IBM_55TW-發明分割申請昏丨22906.doc li ▲ Ϊ300609 作為本發明之一示範性特色。 本翻㈣-魏性特色就是，伽自組合材料來模板化或 =奈米晶體，以形成—種奈米晶體記憶體裝置，可以良好地控 米日a體顆粒尺寸之均她及分職中奈米晶體係被配置並相 互隔開）。 《月之第示範型怨為―場效電晶體之浮置閘，包含離散 的奈米雛，這些雕的尺寸與分佈是由—自組合材料所定義。 例如’ 一示範型態中’奈米顆粒之直徑為2至約30奈米之間，尺 寸刀佈貝貝上不大於該奈米顆粒之一平均直徑的。 本發明之第二個示範型態為—場效電晶體，包含形成在一半 導體材料中之-源極區及_沒極區，—通道區沈積於源極區與沒 極區之間’位於通道區上面的—電絕緣材料之絕緣層，位於絕緣 層上面的-電傳導材料之浮置閘層，位於浮置閘層上面的一電絕 緣材料層；以及-_極覆蓋絕緣材料層。浮置閘層包含離散的 奈米顆粒，藉由-自組合村料定義此奈米顆粒的財與分佈。 例如’在-示範型態中，奈米顆粒密度可能大於1〇1〇w。此 外，在-示範㈣t ’奈米顆粒可能安排在立方晶格，或是—最 岔堆積二維的六方晶格。而且，此六方晶格可包含約為一平均奈 米顆粒直徑的1 i 2倍之間的-平均奈米顆粒間距，而奈米顆粒 間距的-標準偏差實質上不大於該間距平均值的2〇%。更確切地 說，浮置閘中的奈米顆粒可含第一與第二各別尺寸，每個各別尺 4IBM〇4〇55TW-發明分割申請書-! 22906.doc 12 1300609 寸之直㈣縣偏差制、於奈米縣之—錄平均制約⑽。 更進一步地，在本發明此示範型態中，自組合可以涉及一區 L、聚物薄膜。例如，區段共聚物可包含—雙區段共聚物，該雙 區奴共來物包含-分子量在約5,_峰㈣至25〇 〇〇〇峰/—的一 範圍之間。 本發明的第三個示範型態為一種形成一場效電晶體之一浮置 閘的方法，包含使用一自組合材料形成複數個離散的奈米顆粒， 定義該奈米顆粒的尺寸以及分佈。 本發明的第四個示範型態為一種製作一均勻性奈米顆粒陣列 的方法，包含在一介電層中複製一聚合物模板的一尺寸，以形成 -多孔介電薄膜，共形地沈積—材料覆蓋該多孔介電薄膜，以及 異向性及選擇性地韻刻該沈積的材料。 本發明的第五個示範型態為一種製作一均勻性奈米顆粒陣列 ^ 的方法，包含在一材料薄膜上自組合形成一雙區段共聚物薄膜， 自該區段共聚物薄膜建立一聚合物點狀陣列❻〇1仰沉如町初，使 用聚合物點狀陣列之一聚合點狀物作為一蝕刻罩幕，用於材料薄 膜的奈米顆粒反應離子蝕刻（RIE)。 本發明的第六個示範型態為一種製作一均勻性奈米顆粒陣列 的方法，包含於矽上自組合形成一雙區段共聚物薄膜，建立一多 孔聚合薄膜，方向性地沈積一第一材料覆蓋該多孔聚合物薄膜， 並溶解該聚合物以舉昇(lift off)覆蓋在多孔聚合物的第一材料之至 4IBM04055TW-發明分割申請昏 I22906.doc 13 1300609 少一個區域。 本發明的第七個示範型態為—種製作—均勻性奈米顆粒陣列 人方法包3在覆於-可氧化材料薄膜之一第一介電層上，自也 :形成一輕段絲物_，建立—多孔聚合物細，將—圖案 轉到該第介f層，綱卿案龍㈣巾，熱氧化該材料直 到六方排舰洞之_-料材料_合為止，#此留下一奈米 材料顆粒陣列。 本毛月的第人個示範型悲、為_種製作—均勻性奈米顆粒陣列 =方法&3在-覆於石夕之一第一介電層上自組合形成雙區段共 聚物薄膜，建立-多孔聚合物薄膜，移轉一圖案至該第一介電層， 自孔洞間選擇性地成長蟲晶梦—雜板，以建立一石夕奈米 顆粒陣列。 此外’本發明提供一種製造一奈米晶體記憶體裝置的方法。 丨齡本發明示範特色之雜科鶴植合，就可以形成一 奈米記憶體裝置，使用自組合製程可加以定義奈米晶體。 而且’奈米晶體記憶體裝置(及其形成的方法)可以良好地控制 奈米晶體顆粒尺寸之均勻性與其分佈(例如，奈米晶體的配置以及 相互間隔）。 因此，本發明方法可產生-奈米晶體規則陣列遍佈裝置的主動 區之裝置。 【實施方式】 4IBM04055TW-發明分割申請書·i22906.doc 14 1300609 現在參照®示’尤其是圖2_4(j)，根據本發明的方法與結構所 示範具體實施例。 示範具體實施例 首先，以下示範說明本發明依據自組合做出密集矽奈米晶體 陣列的方法。 要注意的是，以下示範性說明雙區段共聚物時，視本發明為 一個整體之熟悉此項技藝人士應瞭解，本發明不為這些材料所限 制。 也就是說，本發明可以地利用一般性自組合材料，此自組合 材料不限独下所綱之歡雙區段共㈣。自鋪形成規則陣 列的材料有很多不同種類，因此本發明可以利用自組合材料之縮 放尺寸的優點。更確切的說，有些奈米顆粒是自組合的，有些蛋 白質疋自然地自組合，也有些區段共聚物是自然地自組合，電鍍 氧化鋁中有自組合的孔，還有其他自組合的分子，包含自組合單 層(SAMs，self-assembledmonolayers)等等，本發明都可以應用上述 這些材料的優點。 本發明所使用的自組合跟傳統技術是很明顯不同的。也就是 說，傳統技術可能包含使用一化學蒸汽沈積(CVD)技術把矽散佈 (scatter)在樣品上。雖然這種技術在某些條件下還是可被接受的， 但是對於分佈則缺乏控制，而且混亂分佈在樣品上尺寸有大也有 4IBM04〇55TW-發明分割申請書·1229〇6d〇c 15 1300609 另-種技術(CVD的另-種極端)是使用微影來產生圖案，更 明確地說，重點就是在-齡將被置放的每錄置上寫入’。這樣 的技術是很繁冗而緩慢的，不是製造的惟—解決方案，而且無法 達到自組合製程中的解析度或可靠性。 因此，本發明所使用的自組合克服了傳統技術的問題，可以 控制顆粒之尺寸分倾位置(situs)，而且是具製造可行性、更簡 單、以及尺寸可縮放(SCalable)之發展潛力的技術。 為了達成對上述傳統快閃記髓與傳統奈米晶體記憶體裝置 效月b之改善’本發明之發明人發現，本發明之裝置浮·中的奈 米晶體必須是離散的(亦即，彼此是電性隔離的），同時要稠密地間 隔(防止透過矽通道滲出而產生電傳導）。 對多位元記顏操作來說，奈米晶體尺寸應該要高度均勻， 直铋大約3 nm至1〇 nm的奈米晶體應足以提供用於室溫下單一電 子充電的庫妓電能量(見前it Tiwari #人文章）。 因為電晶财置之尺寸通常都受限於微影的解析度 ，所以位 於閘®中的絲晶體必須更小，因此必麵非微影的方法來定義。 如别所述，以前的示範都是使用CVD_沈積或氣霧沈積奈米晶 體這些天生上就是會有尺寸的不同。 在本發明中，奈米晶體較佳是使用自組合製程來圖案化，設 疋(模板化或疋義）奈米晶體的尺寸、密度與均勻性。這種自組合 薄膜尺寸的特徵由原始長度尺度蚊(即分子尺寸）， 所以，本來就 4IBM_55TW•發明分割_書·1229〇6板 16 ^00609 ^00609 於成核、擴散效應以及樣品拓 比使用沈積製程，其尺寸分佈受限 撲所定義之結構來得更容易控制。 (nanometer-scale)特色的自組合系 會產生規則_的奈米尺度 統有很多。 本么月提供-具體實施例，示範雙區段共聚物自組合之一系 、、很I、員地’本發明並不侷限在該雙區段共聚物材料，如前所 述讀於那些視本發明為整體的技藝中一般技術人士當是十分 /月疋的更確切地説，其他可以使用的材料有，如前所述，自組 合奈来顆粒、電鍍氧她、自組合蛋白包含其中。 在適當的製程條件下(像是分子量、區段重量比例、薄膜厚度、 回火條件、表錢理等），魏段共雜分扣—奈米尺度的長度 微相(microphase)分離，藉此在一薄聚合物膜中形成一六角形陣列 的孔洞。 聚合物有很多(例如，像是 聚丁一細-聚甲基丙稀酸丁醋 聚丁二烯-聚二甲基矽氧烷 聚丁二烯-聚曱基丙烯酸曱酯 聚丁二烯-聚乙烯吼咬 聚異戊二烯-聚曱基丙烯酸甲酯 聚異戊二烯_聚乙烯吼啶 聚丙烯酸丁酯-聚曱基丙烯酸甲酯 4IBM04055TW-發明分割申請書-122906.doc 17 .1300609 ‘ 聚丙烯酸丁酯-聚乙烯吡啶 聚丙烯酸己酯_聚乙烯吡啶 聚異丁烯-聚曱基丙烯酸丁酯 聚異丁烯-聚二曱氧基矽氧烷 聚異丁烯-聚曱基丙烯酸曱酯 聚異丁烯-聚乙烯吼啶 • 聚曱基丙烯酸丁酯-聚丙烯酸丁酯 • 聚曱基丙烯酸丁酯-聚乙烯吡啶 聚乙烯-聚曱基丙烯酸曱酯 聚甲基丙烯酸曱酯-聚丙烯酸丁酯 聚甲基丙烯酸曱酯-聚甲基丙烯酸丁酯 聚苯乙烯-聚丁二烯 聚苯乙烯-聚丙烯酸丁酯 聚苯乙烯-聚甲基丙烯酸丁酯 • 聚苯乙烯-聚丁苯乙烯 聚苯乙烯-聚二曱氧基矽氧烷 聚苯乙烯-聚異戊二烯 聚苯乙烯-聚曱基丙烯酸甲酯 聚苯乙烯-聚乙烯吼啶 聚乙烯-聚乙烯吼啶 聚乙烯吼啶-聚曱基丙烯酸曱酯 4IBM04055TW-發明分割申請書-122906.doc 18 1300609 聚氧化乙烯-聚異戊二烯 聚氧化乙烯-聚丁二烯 聚氧化乙烯-聚苯乙烯，以及 聚氧化乙烯-聚曱基丙烯酸曱酯 如前所述，這些聚合物都可以用在這製程上，而其他的相形 態(phase morphologies)也可以達成(除了這裡說明的六方最密堆積 圓柱相型態之外）。舉例來說，其他相形態可包含球相(spherical . phase)、層相(lamellar phase)等。 現在先參照圖2(a)與圖2(b)及以下說明，示範性使用雙區段共 聚物的一自組合製程，包含示範性的聚苯乙烯(ps)與聚甲基丙烯酸 甲酯〇 首先’ PS-PMMA雙區段共聚物較佳係在一溶劑中先稀釋，如 甲苯或類似的，然後以薄膜旋鑄法於一樣品(例如，一硬罩氧化層， 如通常都是矽上面熱成長的二氧化矽，或類似物)上形成一薄膜， . 此薄膜較佳厚度在大約幾奈米至幾百奈米之間。 接著加熱此樣品(溫度在140°C至200°C之間，加熱數小時）， 藉此促進示範聚合物之微相分離陣列(如圖2(a)所示範，在薄膜中 形成一種有次序的六方最密堆積陣列（hcp》。 -要注意的是，溫度讓這兩種聚合物可以彼此相互隔離 ，而且 給他們移紐。目此，溫度鱗岐歸要的，何能依聚合物 系統之特定厚度、濃度等而有所不同。 4IBM04055TW-發明分割申請書_丨22906.doc 19 1300609 例如，分子重量67 kg/mo卜質量比例ps : PMMA為70:30 之PS-PMMA共聚合物’其所形成的自組合薄膜(〜nm厚)是由 直徑為20-nm之PMMA圓柱組成，（例如，圖2⑻所示黑圈，排 列成六角形晶格（中心到中心間距40 nm)，此六角形晶格係嵌設 在一 PS基質中）。同樣地，溫度讓此一材料可以相分離 (phase-separate)以顯示有次序圖案。在被加熱之前，該薄膜是這兩 種尚未物理分離的聚合物之混合體。 此外，要注意的是也可以使用其他形態，因此，本發明「有 次序陣列」之目的當然不侷限於hep，而且也包含其他球狀或層狀 陣列，以形成一種不同的堆積結構，全視材料的形態與兩種聚合 物分子重量的比例。 接著，一種間單的水溶性顯影步驟(例如使用醋酸或其類似物） 可選擇性地移除PMMA，留下一多孔PS薄膜(例如，鄰近孔洞中 心到中心間距40nm厚的多孔模板），如圖2(a)所示。 PS中所產生孔洞的尺寸與密度因所選擇材料(例如聚合物)之 分子量不同而會有所差異。因此，選擇較大分子量的材料(例如 PMMA)就會產生較大的孔(例如較大的間隔）。視應用之不同，選 擇所需要較大(或較小)的間隔。例如，就快閃記憶體裝置來說，可 能需要把裝置調到較小的尺寸，因此也需要同時把奈米顆粒的尺 寸縮小。選擇性地使用材料之分子量，就可以調整及控制成較小 的尺寸。 4IBM04055TW-發明分割申請書-122906.doc 20 •1300609 要〉主意的是，不用水溶性顯影步驟，也可以使用其他步驟， 像疋蝕刻來留下拓樸。因此，本發明並不侷限於水溶性顯影步驟。 再口到圖2(a)，黑圈代表的是，相分離(phase-separated)之後 PMMA所在的財，而PMMA周遭自色的部分是代^ps基質。 圖2(b)顯示該PS-PMMA薄膜中的孔洞直徑之長條圖。在平 均直徑20-nm兩旁的狹窄分佈(例如1〇%)，顯示這些薄膜是非常 均勻的。 自組合薄膜裡尺寸的特徵可以用不同的共聚合物分子量加以 凋整通&孔洞直徑在大約在到1⑻範圍内。 圖2⑻為由上而下掃瞄電子顯微照相(SEM)之影像，說明在矽 上以雙區段絲物自組合所形成—多孔聚苯乙烯薄(PS)薄膜。六角 形排列的黑圈是PS細裡面貫穿到基板關柱型孔洞，其中 PMMA已被選擇性移除。2(b)為—孔洞直徑之長條圖，顯示分 子重量為67 kg/m〇l之PS_PMMA以約2〇 nm為中心，在左右約 10%的窄分佈；由雙區段共雜自組合所軸_形孔洞聚合物 模板與標準半導體製程是可以相提並論的(例如，不會造成污染， 而且可以制與—聚合物光_似的方式，被_於反應離子姓 刻(RIE)之移轉），也可以被用做—罩幕，用來轉移奈米尺度圖案到 一底層薄膜或基板裡面(如以下之說明）。（這樣做通常是需要的， 因為該聚合物模板既無熱穩定，亦無機械堅固性）。 上述步I胃被用來建立一本發明示範之重要裝置，說明如下。 4腦_55像發明分割申請書—丨229% d〇c 21 13〇〇6〇9 本發明示範方法 圖3⑻-(g)描繪根據雙區段共聚物自組合，以形成矽奈米晶體 陣列之方法300的示意圖（見圖3〇ι)顯示該製程之流程）。也就是， 圖3(a)-圖3(g)圖示如何從一自組合PS-PMMA薄膜形成一密集陣 列之奈米晶體(如上述及圖2(a)之形成的示範說明）。 首先，在一熱氧化矽晶圓301上(例如形成二氧化矽或302類 似物)製備妥PS 303與PMMA 304的薄膜，如圖3(a)(亦即圖3(h) 中的步驟310)。 接著，將PMMA 304從孔洞中移除(如圖3(b)以及步驟320所 顯不），然後使用一反應性離子蝕刻製程(R!E)將圖案(例如ps 3〇3) 轉到氧化薄膜(如圖3(c)或步驟330所示一方向性蝕刻，使用CHF3 與氬或類似物）。 接著，移除剩下的聚合物(PS)303(如圖3⑷與步驟34〇所示）， 留下一多孔氧化薄膜3〇2，其尺寸與曾在多孔聚合薄膜中一樣。 參考步驟35〇與如圖3⑻，共形地沈積一材料(例如，矽，如 多晶矽或非晶矽，或有可能形成奈米晶體的其他材料，像是鍺或 石夕錯或金屬·，在這個示範製程中假設用—非㈣層），以形成薄膜 306 /儿積在該多孔氧化物3〇2上。此共形沈積薄膜，以連續的 為較佳，同時應該完全共形覆蓋表面較佳。因為洞孔必須被 填滿，所以薄膜306較佳係有一厚度大於大約孔洞直徑的一半。 4IBM04055TW_ 發明分割申請書 ~122906.doc 22 1300609 也就疋况為了可以填滿或「夾取」這些孔洞，薄膜鄕應 該確實是-共形的沈積’碎表面是垂直贼是平行的表面，要 以同樣厚度每個表面，所沈積的厚度應該至少是孔洞兩端任 端見度的半’才可以失在—起。所以，所沈積的厚度應該至 少是孔洞直徑的一半。 由於-方向性侧接著就要執行’因此要注意，因為圖案的 • 尺寸’在孔洞裡面沈積石夕層(例如非晶石夕層)的垂直厚度，比在該氧 籲化物頂端上的大多了。本發明彻這馳大的厚度，把材料留在 這些孔洞裡，以成树奈米晶體。接著，如步驟⑽以及如圖 3(f)所示’使用異向性的方向性⑽舰製程，侧共形沈積石夕 306>，並把石夕306留在這些孔洞裡的。因此，碎的方向侧被執行 並停止於魏化物3〇2(較佳係選擇性的抵抗魏化物，但不是傳 統方法的停止触刻步驟）。如前所述，這並不是自然的停止，有可 能繼續蝕刻把孔洞裡面所有的矽移除。但是，這樣是不好的。 # 因此’必須要小心地侧出一足夠數量的石夕材料，使矽保持 離散的顆粒。所以，本發明係確保被留在孔洞裡面的材料量保持 了原始聚合物薄膜的尺寸(例如，沒有縮小或增長）。 如步驟370與圖3(g)所示，依需要地，使用濕化學敍刻或類 似方法如稀釋的氫氟酸，選擇性地移除氧化物302，藉此形成一種 矽“點狀，，(結構)之密集規則陣列，擴展在樣品上，複製原始 PS-PMMS薄膜中之孔洞圖案。 4IBM04G55TW-發明分割申請書]229〇6.doc 23 1300609 口此有了上述這種示範製程，本發明可以形成與聚合物孔 洞有相同尺寸的-種賴粒的陣列。 要注意的是，關於以下圖4⑻，4(g)之說明，在使用本發明 建立不米晶體記憶體裝置時，氧化物302可以被留下來。 貝化些相關與類似之技術可以來產生奈米晶體層，像是多 樣化的勤】製&或是介電細的仙。該介電薄膜並不—定要是 一 ；丨電薄膜可以是氧化物、氮化物、高-k或介電薄膜疊。 此外—像續、销以及金屬細以外的不同材料之奈米晶體， 也可藉由射彡她積_材絲職(指與圖3(e)所示 材料）。 ^ 斤、依h本發明之讀製程，藉由自組合已經可以形成具 有尺寸均勾的奈米晶體(例如⑦及其類似物等）。 製造奈求晶趙快閃記憶趙之示範製程 狀月利用上述之尺寸均勻的奈米顆粒製造奈米晶體快閃 °二衣置之製程流程，如圖4(a)，與流程圖4①所示。 FET^r構有—個重要優點’即為利用自組合來定義在 f宜尺寸均句之奈米級(unif_ nan_ter scale_奈 日日體之一密集陣列。 、 閘疊形成: 4ΙΒ_551Λν·_·申請書-122906.doc 24 1300609 、，本衣置之主要成分為閘疊，以下說明產生尺寸均勻之石夕奈 米曰曰體的-製程流程，切奈米晶體藉由—薄程式介電層與石夕通 道隔離。 在步驟410中，提供一基板401(例如，- p-型石夕基板）。 接下來疋用-氧化層402(例如二氧切），賴也是可以用其 他氧化物與氮化物或堆疊介電層或高七介電層，熱成長於基板4〇1 上，或以CVD或原子層沈積(ALD)或其他方法沈積，如步驟42〇 ’、固4(b)所示。這個層的厚度決定了奈米晶體的高度，就示範例 來說，可介於大約2至20 nm厚。對熟悉此項技藝之人士而言， 很清楚的這個基板的傳導性可以不同，同時本發明並不一定要使 用p-型基板。 如步驟430與圖4(c)所示，該雙區段共聚物4〇3自組合製程 是在氧化層402上面進行的，而且使用稍早說明過的製程如 圖3(c)，移轉奈米尺寸的圖案至氧化物4〇2裡面。 經過RIE之後’剝離聚合物403，清洗晶圓(例如，用氧電漿， 以及濕化學洗劑等），藉此留下一多孔介電(氧化物)薄膜4〇2A在 矽401上面，如步驟440與圖4(d)所示。 在這個階段，奈米尺寸的孔洞404可以視需要地使用一氮化 物沈積與異向性蝕刻來加以縮小（即在孔洞形成後縮成所需的尺 寸）。 也就是說，如前所述，可在一開始就用不同的聚合物分子量 4IBM04055TW-發明分割申請書-122906.doc 25 1300609 來設定(即模板化或定義)聚合物的孔洞之尺寸、分佈與間隔。 不過，還有另—個選擇，就是使用固定的聚合物(fixed polymer) ’待該聚合物_移_氧化層後，—旦進人介電層中， 孔洞就可以變寬或縮小。進行這些孔洞變寬或縮小的示範方法有 兩種。 %首先，在圖4(d)中，PS圖案已經被移轉到氧化物裡面，使其 變成夕孔’ 1^些制可輯—步地被侧(即職刻），鎌會使孔 洞更橫向地加寬，但保留其中心位置、中心對中心的間隔以及尺 寸均勻性。讀會使孔洞大一點。另一讓孔洞縮小之方法，就是 積、幵/很薄(例如厚度約2〜8 nm)的氮化物介電層然後進 行一糾性石夕氮化物赃钕刻，在孔洞的周邊留下-個小糾氮 化物％’藉此可以使孔耻赠小，但保留了尺寸的均句性。 因此’利用這個步驟，（要被建立的)奈米顆粒之尺寸可加以適 當調整，可崎定麟確触财米雛之尺寸。 包3衣造奈米晶體閘極裝置的CVD製程在内之傳統技術都 ’、可以叹疋尺寸在2_5〇nm範圍内，，的一種示範顆粒尺寸，這些 顆粒隨機散佈在聲平均距離為“X”，然本Μ肢可以達到 每-顆粒料鮮的財可崎定—斜分精準的規 口⑴如可以叹疋一種規格為“2〇聰的顆粒，每一顆粒 的彼此間隔為40 nm，，。 所以，本發明可以做到準確的間隔與顆粒尺寸。更確切的說， 4IBM04055TW_ 翻分割申請書-l229〇6.doc 26 1300609 本發明已經顯示可以制實f上均勾性的難間隔（即相鄰顆粒 之間中〜對中心間隔）’ JI異不超過2G%。更明_地，顆粒間隔的 差異不會大㈣15%。更财地，齡差異騎大於約1〇%。 因此，本發明已經顯示可以達到一實質上顆粒間隔均勻，間 隔的差異在大約1〇%至大約2〇%的範圍内。相對於CVD方法， 其顆粒通常都是隨機散佈在晶圓上面。 接下來，如步驟450姻4(e)所示，熱成長一規劃氧化層 405(示範厚度在大約ι·5與4 nm之間）。 接著是步驟460,沈積-共形的石夕4〇6(非晶石夕或多晶石夕之類似 物，與上述圖3(e)的步驟350 一樣），如圖4(〇所示。 如步驟470與圖4(g)所示，以異向性石夕舰定義奈米晶體 407，並使其彼此隔離’哑一達到底下的氧化層術a時就停止。 在思個p皆段，奈米晶體之間的熱氧化物4〇2A可以視需要，使 用選擇性濕化學品或RIE钕刻，來加以變薄或移除。 接下來步驟480與圖4(h)，沈積一氧化層娜於奈米晶體(上 面）層408將會作為本裝置的控制氧化層（通常厚度為大約*至 10nm範圍内）。 控制氧化層較妓藉由沈積低溫氧化物所形成，如低壓 -CVD(LPCVD)氧化物，(或電漿-增強CVD(pEcvD)，或快速熱⑽ (RTCVD) '或原子層沈積(ALD))。另外_種_ 以藉由秒奈米晶_熱氧化作_成（較佳溫度在度至贈 4IBM〇4〇55TW-發明分割申請書]22906.d〇c 27 1300609 度之間）。接下來沈積閘極材409，較佳是由有適當厚度的材料如 多晶石夕或金屬所形成。 奈米晶體可以視需要地，以高溫回火結晶成形。要注意的是， 通常本發明是沈積一非晶矽層然後被蝕刻，所以通常材料都是非 晶系，不一定需要結晶狀的。不過，傳統裝置製造方法大都使用 夠高的溫度，使顆粒結晶。因此，用本發明方法，溫度保持相對 的低（溫度範圍當然要看使用之材料而定），就可以保留住材料的 非結晶特性。 同樣要注意的一點，儘管上述示範具體實施例是使用矽來產 生奈米晶體，本發明並不受此侷限。更確切的說，任何材料都可 以拿來使用，只要這種材料可以被方向性地姓刻，及可以被共形 地沈積。例如，若不时，也可以拿鍺、⑦鍺、或別的材料來做 奈米晶體。 裝置圖案結構： -旦成長_後，使用鮮FET製造製程就可以完成裝置了 (源極/没極圖案結構、閘極接觸）。 祕製程可能錢從雜/祕祕除奈米晶體，醜化源極/ 汲極’以及進行-自對準之源極/没極植入，以定義高換雜區。這 些製程在步驟490與圖4⑴有概要說明。 因此’有了本發明這種獨特而不明顯的示範特色之組合，就 4IBM04055TW-發明分割申請書-122906.doc 28 1300609 可以形成-奈米晶體記憶财置，其巾這種奈米晶體可以利用自 組合製程加以定義。 值得注意的是，在本發明的示範特點中，奈米晶體的尺寸、 間隔與密度這二者中至少有-個是可以藉由自組合材料來模板化 的(例如，如圖4(a)-圖4〇·))。或者是說，奈米晶體的尺寸、間隔與 松度其中至4-個是可以藉由自組合材料來定義的(例如，藉由自 組合材料分離奈米顆粒）。 更進-步地’奈米晶體記憶體裝置(以及形成的方法)可以對奈 米晶體顆⑽尺寸均勻性以及分佈(例如，奈米晶體所在的地方以 及彼此的_)做很好的㈣。目此，本發财法可產生一奈米晶 體規則陣列遍佈裝置的主動區之裝置。 雖然本發配經_數齡範具體實施修6观明，但熟悉 此項技藝中人士當能瞭解本發明是可以·符合巾請專利範圍: 精神與領域的修飾加以實施。 此外，要注意的是申請人意欲涵蓋巾請專利範圍所有裝置之 均等性’不管赠在審定過財是砰生任何修改。 【圖式簡單說明】 〃以上說明與其他目的、特點和優點，參_示以及本發明示 範具體實施例之詳細酬，就會有更清楚哺解，圖示包含： 圖1(a)代表一傳統快閃記憶體裝置1〇〇之示意圖； 圖1(b)代表一傳統奈米顆粒記憶體裝置15〇之示意圖； 4IBM_5TW-發日朌割帽書-i22906.doc 29 〜1300609 圖2(a)為由上而下掃瞄電子顯微照相(SEM)之影像，說明在矽上以 雙區段共聚物自組合所形成一多孔聚苯乙烯薄(PS)薄膜，六角形排 列的黑圈是ps薄膜裡面貫穿到基板的圓柱型孔洞，其中pmma 已被選擇性移除； 圖2(b)為一孔洞直徑之長條圖，顯示分子重量為67 kg/mol之 PS-PMMA以約20nm為中心，在左右約10%的窄分佈； 圖3(a)-(h)描繪根據雙區段共聚物自組合成矽奈米晶體陣列之示意 圖，更明確地說明如下： 圖3(a)說明步驟31〇，在一熱氧化石夕基板上組合PS-PMMA雙區段 共聚物； 圖3(b)說明步驟32〇，移除PMMA區段，留下一多孔ps模板； 圖3(c)說明步驟330，使用反應離子蝕刻(rie)之把ps圖案移轉到 氧化膜； 圖3(d)說明步驟340，剝離剩下之聚合物，留下一多孔氧化薄膜； 圖3(e)5兒明步驟350，共形地沈積一材料(例如秒）； 圖3(f)說明步驟360，異向性地餘刻石夕；以及 圖3(g)說明步驟370,剝離氧化物，留下在矽上面該矽奈米晶體陣 列；以及 圖3(h)說明圖3(a)至圖3(g)所顯示的方法3〇〇的流程圖；以及 圖4(a)-圖4(〇顯示形成一奈米晶體記憶體裝置的製造流程4〇〇，更 明確地說明如下： M04055TW-發明分割申請書-l22906.d〇c 30 1300609 圖4(a)說明在一熱氧化矽基板上組成PS-PMMS雙區段共聚物之步 驟； 圖4(b)移除PMMA區段，留下多孔PS模板之步驟； 圖4(c)說明步驟430 ’使用反應離子餘刻(rie)移轉ps圖案至氧化 膜； 圖4(d)說明剝離剩下之聚合物，留下一多孔氧化膜之步驟； 圖4(e)說明共形地沈積一材料(例如石夕)之步驟； 圖4(f)說明異向性餘刻矽之步驟； 圖4(g)說明剝離氧化物，留下在石夕上面之石夕奈米晶體陣列之步驟. 圖4_明剝離氧化物，留下在石夕上面之石夕奈米晶體陣列之步驟; 圖4⑴說明剝離氧化物，留下在石夕上面之石夕奈米晶體陣列之步驟; 圖4①說明圖4(a)至圖4①所顯示的方法4〇〇的流程圖。 ， 【主要元件符號說明】 100傳統快閃記憶體裝置 101基板 102源極區 103汲極區 104通道 105規劃氧化物 106浮置閘 107控制氧化層 4IBM〇4〇55TW-發明分割申請書_丨22906 doc 1300609 108控制閘 150傳統奈米晶體記憶體裝置 152源極 153汲極 154通道 155規劃氧化層 156奈米晶體浮置閘 擊 157控制氧化層 158控制閘 300開始 310晶圓上製備薄膜 320移除孔洞中的材料 330移轉圖案到薄膜 340移除剩下的聚合物 • 350沈積薄膜 360蝕刻薄膜 370選擇性地移除氧化物 302二氧化矽
303 PS 304 PMMA 306矽 4IBM04055TW-發明分割申請書-122906.doc 32 1300609 400開始 410提供基板 420熱成長氧化物 430雙區段共聚物製程在層上執行，且移轉圖案 440剝離聚合物及清洗晶圓 450熱成長氧化層 • 460沈積矽 47〇定義及隔離奈米晶體 480沈積氧化層 490裝置完成 401多晶砍 402二氧化矽 402A多孔二氧化矽
403 PS • 404孔洞 405規劃氧化層 406非晶矽 407矽奈米晶體 408控制氧化層 409閘極 4IBM04055TW-發明分割申請書-122906.doc 33

Claims (1)

  1. •1300609 r 十、申請專利範圍： L 一種製作一奈米顆粒陣列的方法，包含： 複製一自組合薄膜之尺寸到一介電薄膜中，以形成一多孔介電 薄膜； 共形地沈積一材料於該多孔介電薄膜上；以及 異向性及選擇性地姓刻該沈積材料。 • 2· *申請專利範圍帛1項所述之方法，其中該奈米顆粒陣列包含 均勻性奈米顆粒陣列(Unif0mi nan〇particle啦吵），而且該自 組合薄膜包含一聚合物模板。 1如申請專利範圍第1項所述之方法，其中該複製之執行並未使 該自組合薄膜本身的尺寸與均勻性惡化(deteriorating)。 镛 4·-種製作-均勻性奈米顆粒陣列的方法，包含： 透過自組合，形成一雙區段共聚物薄膜於一第一介電層覆矽上； 建立一多孔聚合物薄膜； 移轉一圖案至該第一介電層； 共形地沈積一奈米顆粒材料；以及 異向性地|虫刻該奈米顆粒材料。 5·如申請專利範圍第4項所述之方法，其中該建立係包含以下之 4IBM〇4〇55TW_ 發明分割申請書 _1229〇6.d〇c
    1300609 10· —種製造奈米晶體記憶體裝置的方法，包含·· 依申請專利範圍第2項之製造奈米顆粒陣列的方法· 形成一乳化層覆蓋奈米晶體顆粒陣列所形成之奈米晶體·以及 沈積一閘極材料覆蓋該氧化層。 1L如帽專利翻第項所述之方法，射該氧化層作為裝置 • _一控制氧化層，並包含一範圍約4到lOtrn^間的一厚度。 12·如申請專利範圍第1〇項所述之方法，更包含· 晶矽層係用以 在形成一非晶矽層前，熱成長一規劃氧化層，該非 形成該奈米晶體。 4IBM04055TW-發明分割申請書]22906.doc 36
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