JP4486309B2 - 量子ドットを備えたメモリ素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリ素子の製造方法に係り、より詳細には、単電子素子で構成されたメモリ素子の製造方法に関する。
【０００２】
【従来の技術】
半導体を用いたメモリ素子は、キャパシタに情報を書き込む、あるいは、このキャパシタから情報を読み出すときに、電流の通路を確保するスイッチの役割を果たすトランジスタ、及び貯蔵された電荷を保存するキャパシタの２つの基本的な構成要素を備えて構成されている。
【０００３】
トランジスタは、そこに大きな電流を流すためには、高いトランスコンダクタンス（ｇｍ）特性を持たなければならない。そこで、最近のメモリ素子は、トランスコンダクタンス特性が高いＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）をスイッチング素子として用いる傾向がある。
【０００４】
ＭＯＳＦＥＴは、ドープされた多結晶質シリコン（ｄｏｐｅｄ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）で構成されたゲート電極と、ドープされた結晶質シリコン（ｄｏｐｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）で構成されたソース電極及びドレイン電極とを基本的な構成要素として備えているトランジスタである。
【０００５】
最近、メモリ素子の集積度を一段と高めるために、メモリ素子の更なる小型化を図る研究が行われている。メモリ素子のサイズが小型化されるにつれ、単位面積当りに集積される素子数が増え、素子間の信号の伝送時間が短縮される。従って、メモリ素子の小型化は、大容量の情報を高速処理するために有利な手法である。
【０００６】
しかし、既存のＭＯＳＦＥＴは比較的大量の熱を発生する。従って。ＭＯＳＦＥＴを備えた素子が、比較的狭い面積に数多く集積されると、この素子が熱によって溶け出したり、誤動作を起こしたりするという問題が懸念される。
【０００７】
前記問題点を克服するために、次世代素子の１つとして、単電子素子（又は「単一電子素子」ともいう、Ｓｉｎｇｌｅ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ；ＳＥＤ）が提案されている。前記ＳＥＤとは、クーロン遮断現象（Ｃｏｕｌｏｍｂ
ｂｌｏｃｋａｄｅ）を利用した素子のことである。
ここで、「クーロン遮断現象」とは、ある１つの電子が、ある量子ドットから他の量子ドットへトンネリングして移動する際、移動先の量子ドット内に既に他の電子が存在すると、古典的なクーロン斥力により、この電子のトンネリングが遮断されて移動できなくなる現象を意味する。
【０００８】
一般に、サイズが１００ｎｍより小さく、しかも抵抗が比較的高いトンネル接合においては、電流−電圧特性がオームの法則に従わず、このため比較的低い電圧での電子の通過によって生じる電流は顕著に減少して略「０（ゼロ）」となる。このような現象は、前記トンネル接合を通過する電子が、このトンネル接合に蓄えられた静電エネルギと相互作用することによって生じるものである。この現象は、１９８６年に、リカハレブ（Ｌｉｋｈａｒｅｖ）等によって量子力学に基づく理論として報告されたものである。そして、この現象は、１９８７年に、人工的に作製された極微細なトンネル接合で初めて観測されている。
【０００９】
理論的には、前記ＳＥＤは、所定温度以下で１つの電子のみによって素子を動作させることが可能である。ここで、前記所定温度とは、熱エネルギ（ＫBＴ）が素子の内部の接合で１つの電子を帯電させるときに必要とされる静電エネルギ（ｅ2／Ｃ）より低い温度、すなわち、下記式１の条件を満足する温度である。
【００１０】
【数１】
【００１１】
前記式（１）中、ＫB（＝１．３８×１０-23 Ｊ／Ｋ）はボルツマン定数を表し、Ｃは静電容量を表す。
【００１２】
この静電容量Ｃは、前記接合の温度の上昇に伴い増加することが知られている。従って、もし前記接合の面積が充分に小さい場合、前記クーロン遮断現象は比較的幅広い温度範囲で観測されるようになる。常温で安定して動作するＳＥＤを具現するには、通常、前記接合のサイズを１０ｎｍ×１０ｎｍ以下とし、かつ電子が貯蔵される量子ドットのサイズを１０ｎｍ以下とすることが必要とされているが、現在のところ、このような微小なサイズの接合、又は量子ドットを作製することは困難である。
【００１３】
【発明が解決しようとする課題】
前記問題点を解決するために、本発明の目的は、クーロン遮断現象を具現するために、量子ドットのサイズの制御が可能で、しかも電子の貯蔵能力に優れた、高効率かつ高集積度を具現することが可能なメモリ素子の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
【００２０】
前記目的を達成するための本発明に係るメモリ素子の製造方法は、基板にソース領域及びドレイン領域を互いに所定間隔で離隔して形成する段階と、前記ソース領域及び前記ドレイン領域の間に多孔性貯蔵膜を形成するための膜である多孔性貯蔵膜形成膜を蒸着する段階と、前記多孔性貯蔵膜形成膜を酸化させて複数のホールを形成することにより多孔性貯蔵膜を形成する段階と、前記ホールの内部に電子貯蔵材料を蒸着する段階と、前記多孔性貯蔵膜をエッチングし、平坦面を形成する段階と、前記平坦面に絶縁膜を形成する段階と、前記絶縁膜の上部に制御ゲートを形成する段階とを備える。
【００２１】
本発明は、前記メモリ素子の製造方法において、前記多孔性貯蔵膜形成膜を蒸着する段階は、前記多孔性貯蔵膜形成膜の蒸着前に、前記基板の上部に電子が通過するトンネリング膜を形成することが望ましい。
【００２２】
本発明は、前記メモリ素子の製造方法において、前記多孔性貯蔵膜を形成する段階が、前記多孔性貯蔵膜形成膜を酸化させて複数のホール（ｈｏｌｅ：孔）を形成することにより多孔性貯蔵膜を形成する第１のエッチング段階と、前記第１のエッチング段階で形成された多孔性貯蔵膜を再酸化させて前記複数のホールの幅を拡張するワイドニング段階と、前記ワイドニング段階で再酸化された多孔性貯蔵膜をエッチングしてその高さを低くする第２のエッチング段階とを備えることが望ましい。
【００２３】
本発明は、前記メモリ素子の製造方法において、前記多孔性貯蔵膜形成膜が、アルミニウムで構成されることが望ましい。
【００２４】
本発明は、前記メモリ素子の製造方法において、前記電子貯蔵材料は、シリコン、シリコンナイトライド及び金属からなる群の中から選択された１種で構成されることが望ましい。
【００２６】
本発明は、前記メモリ素子の製造方法において、前記絶縁膜及び前記トンネリング膜が、シリコンオキシド、アルミニウムオキシド、シリコンオキシナイトライド、タンタルオキシド、ハフニウムオキシド、ジルコニウムオキシド及びＳＴＯからなる群の中から選択された１種で構成されることが望ましい。
【００２８】
また、前記目的を達成するため本発明に係るメモリ素子の製造方法は、基板上に多孔性貯蔵膜を形成するための膜である多孔性貯蔵膜形成膜を形成する段階と、前記多孔性貯蔵膜形成膜を酸化させて複数のホールを形成することにより多孔性貯蔵膜を形成する段階と、前記ホールに電子貯蔵材料を蒸着する段階と、前記多孔性貯蔵膜をエッチングし、平坦面を形成する段階と、前記平坦面に絶縁膜を形成する段階と、前記絶縁膜の上部に制御ゲートを形成する段階と、前記基板上の前記多孔性貯蔵膜の両側に、ソース領域及びドレイン領域を互いに所定間隔で離隔して形成する段階とを備えて構成される。
【００２９】
本発明は、前記メモリ素子の製造方法において、多孔性貯蔵膜形成膜を蒸着する段階は、多孔性貯蔵膜形成膜の蒸着前に、前記基板の上面に電子が通過するトンネリング膜を形成することが望ましい。
【００３０】
本発明は、前記メモリ素子の製造方法において、多孔性貯蔵膜を形成する段階が、多孔性貯蔵膜形成膜を酸化させて複数のホールを形成することにより多孔性貯蔵膜を形成する第１のエッチング段階と、前記第１のエッチング段階で形成された多孔性貯蔵膜を再酸化させて前記複数のホールの幅を拡張するワイドニング段階と、前記ワイドニング段階で再酸化された多孔性貯蔵膜をエッチングしてその高さを低くする第２のエッチング段階とを備えることが望ましい。
【００３１】
本発明は、前記メモリ素子の製造方法において、前記多孔性貯蔵膜形成膜が、アルミニウムで構成されることが望ましい。
【００３２】
本発明は、前記メモリ素子の製造方法において、前記電子貯蔵材料が、シリコン、シリコンナイトライド及び金属からなる群の中から選択された１種で構成されることが望ましい。
【００３４】
本発明は、前記メモリ素子の製造方法において、前記絶縁膜及び前記トンネリング膜が、シリコンオキシド、アルミニウムオキシド、シリコンオキシナイトライド、タンタルオキシド、ハフニウムオキシド、ジルコニウムオキシド及びＳＴＯからなる群の中から選択された１種で構成されることが望ましい。
【００３６】
【発明の実施の形態】
以下、添付した図面を参照しながら、本発明に係る量子ドットを有するメモリ素子及びその製造方法の望ましい実施形態について詳細に説明する。
【００３７】
図１は、本発明に係る望ましい１実施形態の量子ドットを備えたメモリ素子の構成を模式的に示す断面図である。図１に示すように、本発明の望ましい１実施形態の量子ドットを備えたメモリ素子は、基板１１と、基板１１に形成され、互いに所定間隔で離隔されて配置されたソース領域１３及びドレイン領域１５と、基板１１上に形成され、ソース領域１３及びドレイン領域１５を接続させて電子貯蔵材料２６で充填されたナノサイズの複数の量子ドット２７を含むメモリセル２２と、メモリセル２２上に形成され、メモリセル２２に貯蔵される電子の数を制御する制御ゲート１７とを含んで構成されている。
【００３８】
基板１１は、シリコンで構成され、ソース領域１３及びドレイン領域１５は、通常の半導体工程のドーピング工程の後に、拡散工程を通してｎ型又はｐ型に形成される。
【００３９】
メモリセル２２は、制御ゲート１７の下部に配置された絶縁膜２１と、絶縁膜２１の下部に配置され、電子貯蔵材料２６で充填されたナノサイズの複数の量子ドット２７を含む多孔性貯蔵膜２５とを含んで構成されている。また、多孔性貯蔵膜２５と基板１１との間には、電子が通過するトンネリング膜２３がさらに設けられていることが望ましい。
【００４０】
絶縁膜２１及びトンネリング膜２３は、シリコンオキシド（酸化シリコン、例えばＳｉＯ2）、アルミニウムオキシド（酸化アルミニウム、例えばＡｌ2Ｏ3）、シリコンオキシナイトライド（酸窒化シリコン、例えばＳｉＯＮ）、タンタルオキシド（酸化タンタル、例えばＴａ2Ｏ5）、ハフニウムオキシド（酸化ハフニウム、例えばＨｆＯ2）、ジルコニウムオキシド（酸化ジルコニウム、例えばＺｒＯ2）、又はＳＴＯ（チタン酸ストロンチウム、例えばＳｒＴｉＯ3）からなる群の中から選択された１種で構成される。
【００４１】
また、多孔性貯蔵膜２５は、アルミニウムオキシドから構成できる。電子貯蔵材料２６としては、シリコン、シリコンナイトライド及び金属からなる群の中から選択された１種で構成されることが望ましい。多孔性貯蔵膜２５は、最初は、アルミニウムで構成されているが、量子ドット２７が形成する際、酸化されてアルミニウムオキシド（いわゆる、「アルミナ」）に変化する。絶縁膜２１又はトンネリング膜２３は、数ｎｍ〜数十ｎｍ程度の厚さに形成し、量子ドット２７は、特に、１０ｎｍ以下に形成することが望ましい。
【００４２】
ソース領域１３が接地され、ドレイン領域１５に所定電圧Ｖｄ（ここで、Ｖｄ＞０）が印加される場合、電子はソース領域１３からドレイン領域１５に移動し、この過程でゲート電圧Ｖａがドレイン電圧Ｖｄより高い場合、電子はメモリセル２２に移動する。このとき、トンネリング膜２３をトンネリングで通過する電子の数は、トンネリング膜２３の厚み及びその材質によって決定される。トンネリング膜２３が存在しない場合、量子ドット２７に貯蔵される電子の数は、量子ドット２７の大きさ及びその内部の材質によって決定される。
【００４３】
電子が、一旦、量子ドット２７の内部に入ると、前記クーロン遮断現象、すなわち、クーロン斥力により、量子ドット２７への他の電子の流入は遮断される。ここで、ゲート電圧Ｖａを適正な電圧に上げると、クーロン斥力に打ち勝って、より多くの電子が量子ドット２７に流入するようになる。
【００４４】
メモリ素子への書込み動作では、前記の状態でゲート電圧Ｖａを「０」に設定すれば、トンネリングは無くなる。量子ドット２７の内部の電子を貯蔵する材料（Ｓｉ，Ｓｉ3Ｎ4）が電子を受け取ると、ゲート電圧Ｖａを適切に調節して、例えば、電子を比較的多く貯蔵する場合を「１」、比較的少なく貯蔵する場合を「０」として情報が書き込まれることになる。
【００４５】
読出し動作を行う場合、ドレイン領域１５に書込み動作時のゲート電圧Ｖａより低い電圧を印加して、ゲート電圧Ｖａを０．０（Ｖ）に設定すれば、メモリセル２２の閾値電圧によってメモリセル２２に電流が流れ込むか否かが決められ、ドレイン電圧Ｖｄを測定することにより、「１」又は「０」の情報を読出すことができる。
【００４６】
消去動作を行うためには、ゲート電圧Ｖａを「０」に設定し、ソース領域１３に高電圧を印加し、かつ、ドレイン領域１５を開回路にすれば、電子がソース領域１３に戻り、メモリセル２２の情報が消去される。
【００４７】
前記した動作は、本発明に係る実施の形態によるメモリ素子がＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として機能する場合の読出し、書込み及び消去動作に関する説明である。
【００４８】
本発明に係る実施の形態によるメモリ素子がＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として作用する場合、メモリセル２２はキャパシタと同様に作用をする。この場合、量子ドット２７には比較的少量の電荷が貯蔵され、僅かな漏れ電流でも電荷が消去されるため、再書込みが必要となる。
【００４９】
ここで、ソース領域１３を接地し、ドレイン領域１５に所定の電圧を印加すれば、電子がソース領域１３からドレイン領域１５に移動する。このとき、ゲート電圧Ｖａをドレイン電圧Ｖｄより高く設定すれば、電子がメモリセル２２にトンネリングされて量子ドット２７に貯蔵されることにより、情報が書き込まれる。このような原理は、前記ＲＡＭとして作用するメモリ素子と同様であるが、ＲＯＭと異なる点は、前記ＲＡＭでは電子の貯蔵時間が短いため電源が投入されない場合でも、貯蔵された電子が除去されることにある。
【００５０】
図２は、本発明に係る望ましい１実施形態の量子ドットを備えたメモリ素子の動作原理を説明するための模式的な断面図である。図２に示すように、本発明に係る望ましい１実施形態の量子ドットを備えたメモリ素子にあっては、電子がソース領域１３からドレイン領域１５に移動する際、制御ゲート１７に印加されるゲート電圧Ｖａに基づいて、一部の電子が多孔性貯蔵膜２５の量子ドット２７に移動する。
【００５１】
図３は、本発明に係る望ましい１実施形態の量子ドットを備えたメモリ素子の製造方法において多孔性貯蔵膜を形成する段階を説明するための模式的断面図である。また、図４Ａから図４Ｇは、本発明に係る望ましい第１の実施形態の量子ドットを備えたメモリ素子の製造方法を説明するための断面図である。なお、以下において、これらの各図を適宜参照しながらメモリ素子の製造方法についてその詳細を順次に説明する。
【００５２】
図４Ａは、ソース領域、ドレイン領域、絶縁膜および前記絶縁膜上にアルミニウム膜を形成するまでの工程について説明するための断面図である。図４Ａに示すように、まず、シリコンで構成される基板１１に、ソース領域１３及びドレイン領域１５を、互いに所定間隔で離隔して、通常の半導体工程のイオン注入工程及び拡散工程により形成する。次に、前記絶縁膜として、酸化膜（トンネリング膜２３）、例えばシリコンオキシド膜を、基板１１上でのソース領域１３及びドレイン領域１５に一部分重なって跨るように積層する。その後、酸化膜（トンネリング膜２３）の上部にアルミニウム膜３１を形成する。
【００５３】
図３は、前記多孔性貯蔵膜を形成するための電解装置について説明するための模式的な断面図である。図３に示すように、容器３４に０．１Ｍ〜１．０Ｍの濃度を有する硫酸（Ｈ2ＳＯ4）溶液３５又はリン酸（Ｈ3ＰＯ4）溶液３５を入れる。次に、この溶液３５に構造体３０（図４Ａ参照）を入れ、電源３２により電圧を印加することにより、電極３３と構造体３０との間の溶液３５が電気分解されてアルミニウム膜３１の酸化が開始される。このとき、印加される電圧は、約１Ｖ〜３０Ｖであることが好ましく、硫酸（Ｈ2ＳＯ4）溶液の温度を０〜３０℃に、かつ、リン酸（Ｈ3ＰＯ4）溶液の温度を０〜３０℃に保持することが望ましい。なお、電極３３としては、鉛、Ｐｔ又は黒鉛を用いることが望ましい。
【００５４】
図４Ｂは、電解装置（図３参照）の中にある構造体３０（図４Ａ参照）を電解により多孔性貯蔵膜にするエッチング工程を説明するための模式的断面図である。すなわち、アルミニウム膜３１（図４Ａ参照）の酸化を電解装置（図３参照）中で継続することにより、電解中のエッチング作用と相俟って、アルミニウム膜３１がアルミニウムオキシド、すなわち、図４Ｂに示すアルミナから構成された多孔性貯蔵膜２５が生成する。ここで、図４Ｂに示すように１０ｎｍ以下のサイズのホール２８が複数形成される。
【００５５】
図４Ｃは、ホール（図４Ｂ参照）の幅を拡張するワイドニング工程と多孔性貯蔵膜（図４Ｂ参照）をエッチングしてその高さを低くするエッチング工程について説明するための模式的断面図である。
【００５６】
まず、図３の装置を用いて、複数のホール２８が形成された構造体３０を再酸化させることにより、図４Ｃに示すようにホール２８の幅を拡張することができる。
【００５７】
次に、アルミナから構成される多孔性貯蔵膜２５のホール２８に対し、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ）、磁場誘起型反応性イオンエッチング（ＭＥＲＩＥ：Ｍａｇｎｅｔｉｃａｌｌｙ Ｅｎｈａｎｃｅｄ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ）、電子サイクロトトン共鳴（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）等の高密度プラズマを用いた技術の中のいずれか１種を適宜選択してエッチング処理を施すことにより、図４Ｃに１例を示すように、ホール２８の高さを低くすることができる。
【００５８】
図４Ｄは、電子貯蔵材料を蒸着する工程について説明するための模式的断面図である。ホール２８（図４Ｃ参照）に、スパッタリング法又は化学気相蒸着法（ＣＶＤ）により、電子貯蔵材料２６（ここでは、Ｓｉ，Ｓｉ3Ｎ4）を蒸着し、量子ドット２７（図示せず）がホール２８内に形成される工程を示している。
【００５９】
図４Ｅは、エッチングによる多孔性貯蔵膜の膜の高さ調整と平坦面の形成の工程を説明するための模式的断面図である。図４Ｅに示すように、ウェットエッチング又はドライエッチングを用いて、電子貯蔵材料層２６の高さが量子ドット２７と同じ高さになり、かつ、エッチングされた面が平坦面になるまでエッチングを行い、多孔性貯蔵膜２５を形成することが望ましい。
【００６０】
図４Ｆは、多孔性貯蔵膜上に絶縁膜を形成する工程を説明するための模式的断面図である。図４Ｆに示すように、多孔性貯蔵膜２５上にシリコンオキシド膜などの絶縁膜２１を形成すれば、図４Ｆに示さる構造が形成され、説明するための模式的断面図である。なお、絶縁膜２１の形成には、真空蒸着法、スパッタリング法、化学気相蒸着法等、通常の成膜に用いられる方法を用いることができる。
【００６１】
図４Ｇは、絶縁膜の上部に制御ゲートを形成する工程を説明するための模式的断面図である。図４Ｇに示すように、この絶縁膜２１の上部に制御ゲート１７を形成することで、本発明に係る望ましい第１の実施形態の量子ドットを備えたメモリ素子が完成する。なお、制御ゲート１７の形成には、真空蒸着法、スパッタリング法、化学気相蒸着法等、通常の成膜に用いられる方法を用いることができる。
【００６２】
ここで、ソース領域１３及びドレイン領域１５は、図４Ａに示すように最初に形成することもできるが、これとは異なる方法として、図４Ｇに示す制御ゲート１７が形成された後、半導体工程のイオン注入工程及び拡散工程を通して最後に形成してもよい。この方法については、本発明に係る望ましい第２の実施形態の量子ドットを備えたメモリ素子の製造方法として、図５Ａから図５Ｈに示す模式的断面図を参照しながら以下の通り説明する。ただし、図５Ａから図５Ｈで、図４Ａから図４Ｇを用いて既に説明した部分と重複する部分が多いため、以下の説明では要点のみを説明する。
【００６３】
図５Ａに示すように、シリコンで構成された基板１１に、ソース領域１３及びドレイン領域１５を形成する前に、直接的に酸化膜（トンネリング膜２３）を形成し、その上部にアルミニウム膜３１を積層する。これを前記した図４Ｂにおける説明と同様に酸化させることにより、図５Ｂに示す多孔性貯蔵膜２５が形成される。次に、前記した図４Ｃ〜図４Ｆにおけるワイドニング工程及びエッチング工程等を、図５Ｃ〜図５Ｆにおいても行った後に、制御ゲート１７を積層すれば、図５Ｇに示す素子構造が得られる。さらに、図５Ｇの前記素子構造の基板１１に不純物を注入することにより、図５Ｈに示すように、ソース領域１３及びドレイン領域１５が形成され、本発明に係る望ましい第２の実施形態の量子ドットを備えたメモリ素子が完成する。
【００６４】
図５Ａから図５Ｈに示す工程は、図４Ａから図４Ｆに示す工程とは異なって、制御ゲート１７を形成した後にソース領域１３及びドレイン領域１５を形成しており、図４Ａに示すように、ソース領域１３及びドレイン領域１５を互いに所定間隔で離隔して配置させるためのマスクを用いる工程を省略することができるため、製造工程がさらに簡略化されて生産効率を向上させることができる。
【００６５】
本発明に係る実施の形態によるメモリ素子及びその製造方法は、従来の半導体メモリ素子の構造を用いて、量子ドットのサイズを１０ｎｍ程度以下（円形にあっては直径の長さ、楕円形にあっては長径の長さ、方形にあっては最大長辺の長さ）に制御することがでる。そして、この量子ドットに電子を貯蔵することが可能な物質が充填された多孔性の電子貯蔵薄膜を備えることにより、高効率かつ高集積度のメモリ素子を具現することができる。
【００６６】
以上、本発明を、図面を参照しながら本発明に係る望ましい実施形態について具体的に説明したが、これらの実施形態は本発明の範囲を限定するものではなく、本発明で望ましい１実施形態を例示したものとして解釈される必要がある。
【００６７】
すなわち、本発明の属する技術分野における当業者であれば、本発明の技術的思想に基づいて、例えば、前記電子貯蔵膜として電子をより効率的に捕捉できる各種の物質を適用することができる。よって、本発明の技術的範囲は、本明細書の特許請求の範囲によって決定されるべきである。
【００６８】
【発明の効果】
以上説明した通りに構成された本発明によれば、以下の効果を奏する。すなわち、本発明に係るメモリ素子及びその製造方法によれば、ナノサイズの量子ドットを含む多孔性電子貯蔵膜を用いて電子を貯蔵することにより、高効率かつ高集積度のメモリ素子を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る望ましい１実施形態の量子ドットを備えたメモリ素子を模式的に示す断面図である。
【図２】本発明に係る望ましい１実施形態の量子ドットを備えたメモリ素子の動作原理を説明するための模式的な断面図である。
【図３】本発明に係る望ましい１実施形態の量子ドットを備えたメモリ素子の製造方法において多孔性貯蔵膜を形成する段階を説明するための模式的な断面図である。
【図４Ａ】本発明に係る望ましい第１の実施形態の量子ドットを備えたメモリ素子の製造方法において、ソース領域、ドレイン領域、絶縁膜および絶縁膜上にアルミニウム膜を形成するまでの工程について説明するための断面図である。
【図４Ｂ】本発明に係る望ましい第１の実施形態の量子ドットを備えたメモリ素子の製造方法において、アルミニウム膜を多孔性貯蔵膜にするエッチング工程を説明するための断面図である。
【図４Ｃ】本発明に係る望ましい第１の実施形態の量子ドットを備えたメモリ素子の製造方法において、ホールの幅を拡張するワイドニング工程と多孔性貯蔵膜をエッチングしてその高さを低くするエッチング工程とを説明するための断面図である。
【図４Ｄ】本発明に係る望ましい第１の実施形態の量子ドットを備えたメモリ素子の製造方法において、電子貯蔵材料を蒸着する工程について説明するための断面図である。
【図４Ｅ】本発明に係る望ましい第１の実施形態の量子ドットを備えたメモリ素子の製造方法において、エッチングによる多孔性貯蔵膜の膜の高さ調整と平坦面の形成の工程を説明するための断面図である。
【図４Ｆ】本発明に係る望ましい第１の実施形態の量子ドットを備えたメモリ素子の製造方法において、多孔性貯蔵膜上に絶縁膜を形成する工程を説明するための断面図である。
【図４Ｇ】本発明に係る望ましい第１の実施形態の量子ドットを備えたメモリ素子の製造方法において、絶縁膜の上部に制御ゲートを形成する工程を説明するための断面図である。
【図５Ａ】本発明に係る望ましい第２の実施形態の量子ドットを備えたメモリ素子の製造方法において、絶縁膜および絶縁膜上にアルミニウム膜を形成するまでの工程について説明するための断面図である。
【図５Ｂ】本発明に係る望ましい第２の実施形態の量子ドットを備えたメモリ素子の製造方法において、アルミニウム膜を多孔性貯蔵膜にするエッチング工程を説明するための断面図である。
【図５Ｃ】本発明に係る望ましい第２の実施形態の量子ドットを備えたメモリ素子の製造方法において、ホールの幅を拡張するワイドニング工程と多孔性貯蔵膜をエッチングしてその高さを低くするエッチング工程とを説明するための断面図である。
【図５Ｄ】本発明に係る望ましい第２の実施形態の量子ドットを備えたメモリ素子の製造方法において、電子貯蔵材料を蒸着する工程について説明するための断面図である。
【図５Ｅ】本発明に係る望ましい第２の実施形態の量子ドットを備えたメモリ素子の製造方法において、エッチングによる多孔性貯蔵膜の膜の高さ調整と平坦面の形成の工程を説明するための断面図である。
【図５Ｆ】本発明に係る望ましい第２の実施形態の量子ドットを備えたメモリ素子の製造方法において、多孔性貯蔵膜上に絶縁膜を形成する工程を説明するための断面図である。
【図５Ｇ】本発明に係る望ましい第２の実施形態の量子ドットを備えたメモリ素子の製造方法において、絶縁膜の上部に制御ゲートを形成する工程を説明するための断面図である。
【図５Ｈ】本発明に係る望ましい第２の実施形態の量子ドットを備えたメモリ素子の製造方法において、ソース領域及びドレイン領域を形成する工程を説明するための断面図である。
【符号の説明】
１１ 基板
１３ ソース領域
１５ ドレイン領域
１７ 制御ゲート
２１ 絶縁膜
２２ メモリセル
２３ トンネリング膜
２５ 多孔性貯蔵膜
２６ 電子貯蔵材料
２７ 量子ドット
【発明の属する技術分野】
本発明は、メモリ素子の製造方法に係り、より詳細には、単電子素子で構成されたメモリ素子の製造方法に関する。
【０００２】
【従来の技術】
半導体を用いたメモリ素子は、キャパシタに情報を書き込む、あるいは、このキャパシタから情報を読み出すときに、電流の通路を確保するスイッチの役割を果たすトランジスタ、及び貯蔵された電荷を保存するキャパシタの２つの基本的な構成要素を備えて構成されている。
【０００３】
トランジスタは、そこに大きな電流を流すためには、高いトランスコンダクタンス（ｇｍ）特性を持たなければならない。そこで、最近のメモリ素子は、トランスコンダクタンス特性が高いＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）をスイッチング素子として用いる傾向がある。
【０００４】
ＭＯＳＦＥＴは、ドープされた多結晶質シリコン（ｄｏｐｅｄ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）で構成されたゲート電極と、ドープされた結晶質シリコン（ｄｏｐｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）で構成されたソース電極及びドレイン電極とを基本的な構成要素として備えているトランジスタである。
【０００５】
最近、メモリ素子の集積度を一段と高めるために、メモリ素子の更なる小型化を図る研究が行われている。メモリ素子のサイズが小型化されるにつれ、単位面積当りに集積される素子数が増え、素子間の信号の伝送時間が短縮される。従って、メモリ素子の小型化は、大容量の情報を高速処理するために有利な手法である。
【０００６】
しかし、既存のＭＯＳＦＥＴは比較的大量の熱を発生する。従って。ＭＯＳＦＥＴを備えた素子が、比較的狭い面積に数多く集積されると、この素子が熱によって溶け出したり、誤動作を起こしたりするという問題が懸念される。
【０００７】
前記問題点を克服するために、次世代素子の１つとして、単電子素子（又は「単一電子素子」ともいう、Ｓｉｎｇｌｅ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ；ＳＥＤ）が提案されている。前記ＳＥＤとは、クーロン遮断現象（Ｃｏｕｌｏｍｂ
ｂｌｏｃｋａｄｅ）を利用した素子のことである。
ここで、「クーロン遮断現象」とは、ある１つの電子が、ある量子ドットから他の量子ドットへトンネリングして移動する際、移動先の量子ドット内に既に他の電子が存在すると、古典的なクーロン斥力により、この電子のトンネリングが遮断されて移動できなくなる現象を意味する。
【０００８】
一般に、サイズが１００ｎｍより小さく、しかも抵抗が比較的高いトンネル接合においては、電流−電圧特性がオームの法則に従わず、このため比較的低い電圧での電子の通過によって生じる電流は顕著に減少して略「０（ゼロ）」となる。このような現象は、前記トンネル接合を通過する電子が、このトンネル接合に蓄えられた静電エネルギと相互作用することによって生じるものである。この現象は、１９８６年に、リカハレブ（Ｌｉｋｈａｒｅｖ）等によって量子力学に基づく理論として報告されたものである。そして、この現象は、１９８７年に、人工的に作製された極微細なトンネル接合で初めて観測されている。
【０００９】
理論的には、前記ＳＥＤは、所定温度以下で１つの電子のみによって素子を動作させることが可能である。ここで、前記所定温度とは、熱エネルギ（ＫBＴ）が素子の内部の接合で１つの電子を帯電させるときに必要とされる静電エネルギ（ｅ2／Ｃ）より低い温度、すなわち、下記式１の条件を満足する温度である。
【００１０】
【数１】
前記式（１）中、ＫB（＝１．３８×１０-23 Ｊ／Ｋ）はボルツマン定数を表し、Ｃは静電容量を表す。
【００１２】
この静電容量Ｃは、前記接合の温度の上昇に伴い増加することが知られている。従って、もし前記接合の面積が充分に小さい場合、前記クーロン遮断現象は比較的幅広い温度範囲で観測されるようになる。常温で安定して動作するＳＥＤを具現するには、通常、前記接合のサイズを１０ｎｍ×１０ｎｍ以下とし、かつ電子が貯蔵される量子ドットのサイズを１０ｎｍ以下とすることが必要とされているが、現在のところ、このような微小なサイズの接合、又は量子ドットを作製することは困難である。
【００１３】
【発明が解決しようとする課題】
前記問題点を解決するために、本発明の目的は、クーロン遮断現象を具現するために、量子ドットのサイズの制御が可能で、しかも電子の貯蔵能力に優れた、高効率かつ高集積度を具現することが可能なメモリ素子の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
【００２０】
前記目的を達成するための本発明に係るメモリ素子の製造方法は、基板にソース領域及びドレイン領域を互いに所定間隔で離隔して形成する段階と、前記ソース領域及び前記ドレイン領域の間に多孔性貯蔵膜を形成するための膜である多孔性貯蔵膜形成膜を蒸着する段階と、前記多孔性貯蔵膜形成膜を酸化させて複数のホールを形成することにより多孔性貯蔵膜を形成する段階と、前記ホールの内部に電子貯蔵材料を蒸着する段階と、前記多孔性貯蔵膜をエッチングし、平坦面を形成する段階と、前記平坦面に絶縁膜を形成する段階と、前記絶縁膜の上部に制御ゲートを形成する段階とを備える。
【００２１】
本発明は、前記メモリ素子の製造方法において、前記多孔性貯蔵膜形成膜を蒸着する段階は、前記多孔性貯蔵膜形成膜の蒸着前に、前記基板の上部に電子が通過するトンネリング膜を形成することが望ましい。
【００２２】
本発明は、前記メモリ素子の製造方法において、前記多孔性貯蔵膜を形成する段階が、前記多孔性貯蔵膜形成膜を酸化させて複数のホール（ｈｏｌｅ：孔）を形成することにより多孔性貯蔵膜を形成する第１のエッチング段階と、前記第１のエッチング段階で形成された多孔性貯蔵膜を再酸化させて前記複数のホールの幅を拡張するワイドニング段階と、前記ワイドニング段階で再酸化された多孔性貯蔵膜をエッチングしてその高さを低くする第２のエッチング段階とを備えることが望ましい。
【００２３】
本発明は、前記メモリ素子の製造方法において、前記多孔性貯蔵膜形成膜が、アルミニウムで構成されることが望ましい。
【００２４】
本発明は、前記メモリ素子の製造方法において、前記電子貯蔵材料は、シリコン、シリコンナイトライド及び金属からなる群の中から選択された１種で構成されることが望ましい。
【００２６】
本発明は、前記メモリ素子の製造方法において、前記絶縁膜及び前記トンネリング膜が、シリコンオキシド、アルミニウムオキシド、シリコンオキシナイトライド、タンタルオキシド、ハフニウムオキシド、ジルコニウムオキシド及びＳＴＯからなる群の中から選択された１種で構成されることが望ましい。
【００２８】
また、前記目的を達成するため本発明に係るメモリ素子の製造方法は、基板上に多孔性貯蔵膜を形成するための膜である多孔性貯蔵膜形成膜を形成する段階と、前記多孔性貯蔵膜形成膜を酸化させて複数のホールを形成することにより多孔性貯蔵膜を形成する段階と、前記ホールに電子貯蔵材料を蒸着する段階と、前記多孔性貯蔵膜をエッチングし、平坦面を形成する段階と、前記平坦面に絶縁膜を形成する段階と、前記絶縁膜の上部に制御ゲートを形成する段階と、前記基板上の前記多孔性貯蔵膜の両側に、ソース領域及びドレイン領域を互いに所定間隔で離隔して形成する段階とを備えて構成される。
【００２９】
本発明は、前記メモリ素子の製造方法において、多孔性貯蔵膜形成膜を蒸着する段階は、多孔性貯蔵膜形成膜の蒸着前に、前記基板の上面に電子が通過するトンネリング膜を形成することが望ましい。
【００３０】
本発明は、前記メモリ素子の製造方法において、多孔性貯蔵膜を形成する段階が、多孔性貯蔵膜形成膜を酸化させて複数のホールを形成することにより多孔性貯蔵膜を形成する第１のエッチング段階と、前記第１のエッチング段階で形成された多孔性貯蔵膜を再酸化させて前記複数のホールの幅を拡張するワイドニング段階と、前記ワイドニング段階で再酸化された多孔性貯蔵膜をエッチングしてその高さを低くする第２のエッチング段階とを備えることが望ましい。
【００３１】
本発明は、前記メモリ素子の製造方法において、前記多孔性貯蔵膜形成膜が、アルミニウムで構成されることが望ましい。
【００３２】
本発明は、前記メモリ素子の製造方法において、前記電子貯蔵材料が、シリコン、シリコンナイトライド及び金属からなる群の中から選択された１種で構成されることが望ましい。
【００３４】
本発明は、前記メモリ素子の製造方法において、前記絶縁膜及び前記トンネリング膜が、シリコンオキシド、アルミニウムオキシド、シリコンオキシナイトライド、タンタルオキシド、ハフニウムオキシド、ジルコニウムオキシド及びＳＴＯからなる群の中から選択された１種で構成されることが望ましい。
【００３６】
【発明の実施の形態】
以下、添付した図面を参照しながら、本発明に係る量子ドットを有するメモリ素子及びその製造方法の望ましい実施形態について詳細に説明する。
【００３７】
図１は、本発明に係る望ましい１実施形態の量子ドットを備えたメモリ素子の構成を模式的に示す断面図である。図１に示すように、本発明の望ましい１実施形態の量子ドットを備えたメモリ素子は、基板１１と、基板１１に形成され、互いに所定間隔で離隔されて配置されたソース領域１３及びドレイン領域１５と、基板１１上に形成され、ソース領域１３及びドレイン領域１５を接続させて電子貯蔵材料２６で充填されたナノサイズの複数の量子ドット２７を含むメモリセル２２と、メモリセル２２上に形成され、メモリセル２２に貯蔵される電子の数を制御する制御ゲート１７とを含んで構成されている。
【００３８】
基板１１は、シリコンで構成され、ソース領域１３及びドレイン領域１５は、通常の半導体工程のドーピング工程の後に、拡散工程を通してｎ型又はｐ型に形成される。
【００３９】
メモリセル２２は、制御ゲート１７の下部に配置された絶縁膜２１と、絶縁膜２１の下部に配置され、電子貯蔵材料２６で充填されたナノサイズの複数の量子ドット２７を含む多孔性貯蔵膜２５とを含んで構成されている。また、多孔性貯蔵膜２５と基板１１との間には、電子が通過するトンネリング膜２３がさらに設けられていることが望ましい。
【００４０】
絶縁膜２１及びトンネリング膜２３は、シリコンオキシド（酸化シリコン、例えばＳｉＯ2）、アルミニウムオキシド（酸化アルミニウム、例えばＡｌ2Ｏ3）、シリコンオキシナイトライド（酸窒化シリコン、例えばＳｉＯＮ）、タンタルオキシド（酸化タンタル、例えばＴａ2Ｏ5）、ハフニウムオキシド（酸化ハフニウム、例えばＨｆＯ2）、ジルコニウムオキシド（酸化ジルコニウム、例えばＺｒＯ2）、又はＳＴＯ（チタン酸ストロンチウム、例えばＳｒＴｉＯ3）からなる群の中から選択された１種で構成される。
【００４１】
また、多孔性貯蔵膜２５は、アルミニウムオキシドから構成できる。電子貯蔵材料２６としては、シリコン、シリコンナイトライド及び金属からなる群の中から選択された１種で構成されることが望ましい。多孔性貯蔵膜２５は、最初は、アルミニウムで構成されているが、量子ドット２７が形成する際、酸化されてアルミニウムオキシド（いわゆる、「アルミナ」）に変化する。絶縁膜２１又はトンネリング膜２３は、数ｎｍ〜数十ｎｍ程度の厚さに形成し、量子ドット２７は、特に、１０ｎｍ以下に形成することが望ましい。
【００４２】
ソース領域１３が接地され、ドレイン領域１５に所定電圧Ｖｄ（ここで、Ｖｄ＞０）が印加される場合、電子はソース領域１３からドレイン領域１５に移動し、この過程でゲート電圧Ｖａがドレイン電圧Ｖｄより高い場合、電子はメモリセル２２に移動する。このとき、トンネリング膜２３をトンネリングで通過する電子の数は、トンネリング膜２３の厚み及びその材質によって決定される。トンネリング膜２３が存在しない場合、量子ドット２７に貯蔵される電子の数は、量子ドット２７の大きさ及びその内部の材質によって決定される。
【００４３】
電子が、一旦、量子ドット２７の内部に入ると、前記クーロン遮断現象、すなわち、クーロン斥力により、量子ドット２７への他の電子の流入は遮断される。ここで、ゲート電圧Ｖａを適正な電圧に上げると、クーロン斥力に打ち勝って、より多くの電子が量子ドット２７に流入するようになる。
【００４４】
メモリ素子への書込み動作では、前記の状態でゲート電圧Ｖａを「０」に設定すれば、トンネリングは無くなる。量子ドット２７の内部の電子を貯蔵する材料（Ｓｉ，Ｓｉ3Ｎ4）が電子を受け取ると、ゲート電圧Ｖａを適切に調節して、例えば、電子を比較的多く貯蔵する場合を「１」、比較的少なく貯蔵する場合を「０」として情報が書き込まれることになる。
【００４５】
読出し動作を行う場合、ドレイン領域１５に書込み動作時のゲート電圧Ｖａより低い電圧を印加して、ゲート電圧Ｖａを０．０（Ｖ）に設定すれば、メモリセル２２の閾値電圧によってメモリセル２２に電流が流れ込むか否かが決められ、ドレイン電圧Ｖｄを測定することにより、「１」又は「０」の情報を読出すことができる。
【００４６】
消去動作を行うためには、ゲート電圧Ｖａを「０」に設定し、ソース領域１３に高電圧を印加し、かつ、ドレイン領域１５を開回路にすれば、電子がソース領域１３に戻り、メモリセル２２の情報が消去される。
【００４７】
前記した動作は、本発明に係る実施の形態によるメモリ素子がＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として機能する場合の読出し、書込み及び消去動作に関する説明である。
【００４８】
本発明に係る実施の形態によるメモリ素子がＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として作用する場合、メモリセル２２はキャパシタと同様に作用をする。この場合、量子ドット２７には比較的少量の電荷が貯蔵され、僅かな漏れ電流でも電荷が消去されるため、再書込みが必要となる。
【００４９】
ここで、ソース領域１３を接地し、ドレイン領域１５に所定の電圧を印加すれば、電子がソース領域１３からドレイン領域１５に移動する。このとき、ゲート電圧Ｖａをドレイン電圧Ｖｄより高く設定すれば、電子がメモリセル２２にトンネリングされて量子ドット２７に貯蔵されることにより、情報が書き込まれる。このような原理は、前記ＲＡＭとして作用するメモリ素子と同様であるが、ＲＯＭと異なる点は、前記ＲＡＭでは電子の貯蔵時間が短いため電源が投入されない場合でも、貯蔵された電子が除去されることにある。
【００５０】
図２は、本発明に係る望ましい１実施形態の量子ドットを備えたメモリ素子の動作原理を説明するための模式的な断面図である。図２に示すように、本発明に係る望ましい１実施形態の量子ドットを備えたメモリ素子にあっては、電子がソース領域１３からドレイン領域１５に移動する際、制御ゲート１７に印加されるゲート電圧Ｖａに基づいて、一部の電子が多孔性貯蔵膜２５の量子ドット２７に移動する。
【００５１】
図３は、本発明に係る望ましい１実施形態の量子ドットを備えたメモリ素子の製造方法において多孔性貯蔵膜を形成する段階を説明するための模式的断面図である。また、図４Ａから図４Ｇは、本発明に係る望ましい第１の実施形態の量子ドットを備えたメモリ素子の製造方法を説明するための断面図である。なお、以下において、これらの各図を適宜参照しながらメモリ素子の製造方法についてその詳細を順次に説明する。
【００５２】
図４Ａは、ソース領域、ドレイン領域、絶縁膜および前記絶縁膜上にアルミニウム膜を形成するまでの工程について説明するための断面図である。図４Ａに示すように、まず、シリコンで構成される基板１１に、ソース領域１３及びドレイン領域１５を、互いに所定間隔で離隔して、通常の半導体工程のイオン注入工程及び拡散工程により形成する。次に、前記絶縁膜として、酸化膜（トンネリング膜２３）、例えばシリコンオキシド膜を、基板１１上でのソース領域１３及びドレイン領域１５に一部分重なって跨るように積層する。その後、酸化膜（トンネリング膜２３）の上部にアルミニウム膜３１を形成する。
【００５３】
図３は、前記多孔性貯蔵膜を形成するための電解装置について説明するための模式的な断面図である。図３に示すように、容器３４に０．１Ｍ〜１．０Ｍの濃度を有する硫酸（Ｈ2ＳＯ4）溶液３５又はリン酸（Ｈ3ＰＯ4）溶液３５を入れる。次に、この溶液３５に構造体３０（図４Ａ参照）を入れ、電源３２により電圧を印加することにより、電極３３と構造体３０との間の溶液３５が電気分解されてアルミニウム膜３１の酸化が開始される。このとき、印加される電圧は、約１Ｖ〜３０Ｖであることが好ましく、硫酸（Ｈ2ＳＯ4）溶液の温度を０〜３０℃に、かつ、リン酸（Ｈ3ＰＯ4）溶液の温度を０〜３０℃に保持することが望ましい。なお、電極３３としては、鉛、Ｐｔ又は黒鉛を用いることが望ましい。
【００５４】
図４Ｂは、電解装置（図３参照）の中にある構造体３０（図４Ａ参照）を電解により多孔性貯蔵膜にするエッチング工程を説明するための模式的断面図である。すなわち、アルミニウム膜３１（図４Ａ参照）の酸化を電解装置（図３参照）中で継続することにより、電解中のエッチング作用と相俟って、アルミニウム膜３１がアルミニウムオキシド、すなわち、図４Ｂに示すアルミナから構成された多孔性貯蔵膜２５が生成する。ここで、図４Ｂに示すように１０ｎｍ以下のサイズのホール２８が複数形成される。
【００５５】
図４Ｃは、ホール（図４Ｂ参照）の幅を拡張するワイドニング工程と多孔性貯蔵膜（図４Ｂ参照）をエッチングしてその高さを低くするエッチング工程について説明するための模式的断面図である。
【００５６】
まず、図３の装置を用いて、複数のホール２８が形成された構造体３０を再酸化させることにより、図４Ｃに示すようにホール２８の幅を拡張することができる。
【００５７】
次に、アルミナから構成される多孔性貯蔵膜２５のホール２８に対し、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ）、磁場誘起型反応性イオンエッチング（ＭＥＲＩＥ：Ｍａｇｎｅｔｉｃａｌｌｙ Ｅｎｈａｎｃｅｄ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ）、電子サイクロトトン共鳴（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）等の高密度プラズマを用いた技術の中のいずれか１種を適宜選択してエッチング処理を施すことにより、図４Ｃに１例を示すように、ホール２８の高さを低くすることができる。
【００５８】
図４Ｄは、電子貯蔵材料を蒸着する工程について説明するための模式的断面図である。ホール２８（図４Ｃ参照）に、スパッタリング法又は化学気相蒸着法（ＣＶＤ）により、電子貯蔵材料２６（ここでは、Ｓｉ，Ｓｉ3Ｎ4）を蒸着し、量子ドット２７（図示せず）がホール２８内に形成される工程を示している。
【００５９】
図４Ｅは、エッチングによる多孔性貯蔵膜の膜の高さ調整と平坦面の形成の工程を説明するための模式的断面図である。図４Ｅに示すように、ウェットエッチング又はドライエッチングを用いて、電子貯蔵材料層２６の高さが量子ドット２７と同じ高さになり、かつ、エッチングされた面が平坦面になるまでエッチングを行い、多孔性貯蔵膜２５を形成することが望ましい。
【００６０】
図４Ｆは、多孔性貯蔵膜上に絶縁膜を形成する工程を説明するための模式的断面図である。図４Ｆに示すように、多孔性貯蔵膜２５上にシリコンオキシド膜などの絶縁膜２１を形成すれば、図４Ｆに示さる構造が形成され、説明するための模式的断面図である。なお、絶縁膜２１の形成には、真空蒸着法、スパッタリング法、化学気相蒸着法等、通常の成膜に用いられる方法を用いることができる。
【００６１】
図４Ｇは、絶縁膜の上部に制御ゲートを形成する工程を説明するための模式的断面図である。図４Ｇに示すように、この絶縁膜２１の上部に制御ゲート１７を形成することで、本発明に係る望ましい第１の実施形態の量子ドットを備えたメモリ素子が完成する。なお、制御ゲート１７の形成には、真空蒸着法、スパッタリング法、化学気相蒸着法等、通常の成膜に用いられる方法を用いることができる。
【００６２】
ここで、ソース領域１３及びドレイン領域１５は、図４Ａに示すように最初に形成することもできるが、これとは異なる方法として、図４Ｇに示す制御ゲート１７が形成された後、半導体工程のイオン注入工程及び拡散工程を通して最後に形成してもよい。この方法については、本発明に係る望ましい第２の実施形態の量子ドットを備えたメモリ素子の製造方法として、図５Ａから図５Ｈに示す模式的断面図を参照しながら以下の通り説明する。ただし、図５Ａから図５Ｈで、図４Ａから図４Ｇを用いて既に説明した部分と重複する部分が多いため、以下の説明では要点のみを説明する。
【００６３】
図５Ａに示すように、シリコンで構成された基板１１に、ソース領域１３及びドレイン領域１５を形成する前に、直接的に酸化膜（トンネリング膜２３）を形成し、その上部にアルミニウム膜３１を積層する。これを前記した図４Ｂにおける説明と同様に酸化させることにより、図５Ｂに示す多孔性貯蔵膜２５が形成される。次に、前記した図４Ｃ〜図４Ｆにおけるワイドニング工程及びエッチング工程等を、図５Ｃ〜図５Ｆにおいても行った後に、制御ゲート１７を積層すれば、図５Ｇに示す素子構造が得られる。さらに、図５Ｇの前記素子構造の基板１１に不純物を注入することにより、図５Ｈに示すように、ソース領域１３及びドレイン領域１５が形成され、本発明に係る望ましい第２の実施形態の量子ドットを備えたメモリ素子が完成する。
【００６４】
図５Ａから図５Ｈに示す工程は、図４Ａから図４Ｆに示す工程とは異なって、制御ゲート１７を形成した後にソース領域１３及びドレイン領域１５を形成しており、図４Ａに示すように、ソース領域１３及びドレイン領域１５を互いに所定間隔で離隔して配置させるためのマスクを用いる工程を省略することができるため、製造工程がさらに簡略化されて生産効率を向上させることができる。
【００６５】
本発明に係る実施の形態によるメモリ素子及びその製造方法は、従来の半導体メモリ素子の構造を用いて、量子ドットのサイズを１０ｎｍ程度以下（円形にあっては直径の長さ、楕円形にあっては長径の長さ、方形にあっては最大長辺の長さ）に制御することがでる。そして、この量子ドットに電子を貯蔵することが可能な物質が充填された多孔性の電子貯蔵薄膜を備えることにより、高効率かつ高集積度のメモリ素子を具現することができる。
【００６６】
以上、本発明を、図面を参照しながら本発明に係る望ましい実施形態について具体的に説明したが、これらの実施形態は本発明の範囲を限定するものではなく、本発明で望ましい１実施形態を例示したものとして解釈される必要がある。
【００６７】
すなわち、本発明の属する技術分野における当業者であれば、本発明の技術的思想に基づいて、例えば、前記電子貯蔵膜として電子をより効率的に捕捉できる各種の物質を適用することができる。よって、本発明の技術的範囲は、本明細書の特許請求の範囲によって決定されるべきである。
【００６８】
【発明の効果】
以上説明した通りに構成された本発明によれば、以下の効果を奏する。すなわち、本発明に係るメモリ素子及びその製造方法によれば、ナノサイズの量子ドットを含む多孔性電子貯蔵膜を用いて電子を貯蔵することにより、高効率かつ高集積度のメモリ素子を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る望ましい１実施形態の量子ドットを備えたメモリ素子を模式的に示す断面図である。
【図２】本発明に係る望ましい１実施形態の量子ドットを備えたメモリ素子の動作原理を説明するための模式的な断面図である。
【図３】本発明に係る望ましい１実施形態の量子ドットを備えたメモリ素子の製造方法において多孔性貯蔵膜を形成する段階を説明するための模式的な断面図である。
【図４Ａ】本発明に係る望ましい第１の実施形態の量子ドットを備えたメモリ素子の製造方法において、ソース領域、ドレイン領域、絶縁膜および絶縁膜上にアルミニウム膜を形成するまでの工程について説明するための断面図である。
【図４Ｂ】本発明に係る望ましい第１の実施形態の量子ドットを備えたメモリ素子の製造方法において、アルミニウム膜を多孔性貯蔵膜にするエッチング工程を説明するための断面図である。
【図４Ｃ】本発明に係る望ましい第１の実施形態の量子ドットを備えたメモリ素子の製造方法において、ホールの幅を拡張するワイドニング工程と多孔性貯蔵膜をエッチングしてその高さを低くするエッチング工程とを説明するための断面図である。
【図４Ｄ】本発明に係る望ましい第１の実施形態の量子ドットを備えたメモリ素子の製造方法において、電子貯蔵材料を蒸着する工程について説明するための断面図である。
【図４Ｅ】本発明に係る望ましい第１の実施形態の量子ドットを備えたメモリ素子の製造方法において、エッチングによる多孔性貯蔵膜の膜の高さ調整と平坦面の形成の工程を説明するための断面図である。
【図４Ｆ】本発明に係る望ましい第１の実施形態の量子ドットを備えたメモリ素子の製造方法において、多孔性貯蔵膜上に絶縁膜を形成する工程を説明するための断面図である。
【図４Ｇ】本発明に係る望ましい第１の実施形態の量子ドットを備えたメモリ素子の製造方法において、絶縁膜の上部に制御ゲートを形成する工程を説明するための断面図である。
【図５Ａ】本発明に係る望ましい第２の実施形態の量子ドットを備えたメモリ素子の製造方法において、絶縁膜および絶縁膜上にアルミニウム膜を形成するまでの工程について説明するための断面図である。
【図５Ｂ】本発明に係る望ましい第２の実施形態の量子ドットを備えたメモリ素子の製造方法において、アルミニウム膜を多孔性貯蔵膜にするエッチング工程を説明するための断面図である。
【図５Ｃ】本発明に係る望ましい第２の実施形態の量子ドットを備えたメモリ素子の製造方法において、ホールの幅を拡張するワイドニング工程と多孔性貯蔵膜をエッチングしてその高さを低くするエッチング工程とを説明するための断面図である。
【図５Ｄ】本発明に係る望ましい第２の実施形態の量子ドットを備えたメモリ素子の製造方法において、電子貯蔵材料を蒸着する工程について説明するための断面図である。
【図５Ｅ】本発明に係る望ましい第２の実施形態の量子ドットを備えたメモリ素子の製造方法において、エッチングによる多孔性貯蔵膜の膜の高さ調整と平坦面の形成の工程を説明するための断面図である。
【図５Ｆ】本発明に係る望ましい第２の実施形態の量子ドットを備えたメモリ素子の製造方法において、多孔性貯蔵膜上に絶縁膜を形成する工程を説明するための断面図である。
【図５Ｇ】本発明に係る望ましい第２の実施形態の量子ドットを備えたメモリ素子の製造方法において、絶縁膜の上部に制御ゲートを形成する工程を説明するための断面図である。
【図５Ｈ】本発明に係る望ましい第２の実施形態の量子ドットを備えたメモリ素子の製造方法において、ソース領域及びドレイン領域を形成する工程を説明するための断面図である。
【符号の説明】
１１ 基板
１３ ソース領域
１５ ドレイン領域
１７ 制御ゲート
２１ 絶縁膜
２２ メモリセル
２３ トンネリング膜
２５ 多孔性貯蔵膜
２６ 電子貯蔵材料
２７ 量子ドット
Claims (14)
- 基板にソース領域及びドレイン領域を互いに所定間隔で離隔して形成する段階と、
前記ソース領域及び前記ドレイン領域の間に多孔性貯蔵膜を形成するための膜である多孔性貯蔵膜形成膜を蒸着する段階と、
前記多孔性貯蔵膜形成膜を酸化させて複数のホールを形成することにより多孔性貯蔵膜を形成する段階と、
前記ホールの内部に電子貯蔵材料を蒸着する段階と、
前記多孔性貯蔵膜をエッチングし、平坦面を形成する段階と、
前記平坦面に絶縁膜を形成する段階と、
前記絶縁膜の上部に制御ゲートを形成する段階と、
を備えることを特徴とするメモリ素子の製造方法。 - 前記多孔性貯蔵膜を形成する段階は、
前記多孔性貯蔵膜形成膜を酸化させて複数のホールを形成することにより多孔性貯蔵膜を形成する第１のエッチング段階と、
前記第１のエッチング段階で形成された多孔性貯蔵膜を再酸化させて前記複数のホールの幅を拡張するワイドニング段階と、
前記ワイドニング段階で再酸化された多孔性貯蔵膜をエッチングしてその高さを低くする第２のエッチング段階と、
を備えることを特徴とする請求項１に記載のメモリ素子の製造方法。 - 前記多孔性貯蔵膜形成膜を蒸着する段階は、
前記多孔性貯蔵膜形成膜の蒸着前に、前記基板の上部に電子が通過するトンネリング膜を形成する
ことを特徴とする請求項１または請求項２のいずれか１項に記載のメモリ素子の製造方法。 - 前記絶縁膜は、シリコンオキシド、アルミニウムオキシド、シリコンオキシナイトライド、タンタルオキシド、ハフニウムオキシド、ジルコニウムオキシド及びＳＴＯからなる群の中から選択された１種で構成されることを特徴とする請求項１または請求項２に記載のメモリ素子の製造方法。
- 前記絶縁膜及び前記トンネリング膜は、シリコンオキシド、アルミニウムオキシド、シリコンオキシナイトライド、タンタルオキシド、ハフニウムオキシド、ジルコニウムオキシド及びＳＴＯからなる群の中から選択された１種で構成されることを特徴とする請求項３に記載のメモリ素子の製造方法。
- 前記多孔性貯蔵膜形成膜は、アルミニウムで構成されることを特徴とする請求項１から請求項５のいずれか１項に記載のメモリ素子の製造方法。
- 前記電子貯蔵材料は、シリコン、シリコンナイトライド及び金属からなる群の中から選択された１種で構成されることを特徴とする請求項１から請求項６のいずれか１項に記載のメモリ素子の製造方法。
- 基板上に多孔性貯蔵膜を形成するための膜である多孔性貯蔵膜形成膜を形成する段階と、
前記多孔性貯蔵膜形成膜を酸化させて複数のホールを形成することにより多孔性貯蔵膜を形成する段階と、
前記ホールに電子貯蔵材料を蒸着する段階と、
前記多孔性貯蔵膜をエッチングし、平坦面を形成する段階と、
前記平坦面に絶縁膜を形成する段階と、
前記絶縁膜の上部に制御ゲートを形成する段階と、
前記基板上の前記多孔性貯蔵膜の両側に、ソース領域及びドレイン領域を互いに所定間隔で離隔して形成する段階と、
を備えることを特徴とするメモリ素子の製造方法。 - 前記多孔性貯蔵膜を形成する段階は、
前記多孔性貯蔵膜形成膜を酸化させて複数のホールを形成することにより多孔性貯蔵膜を形成する第１のエッチング段階と、
前記第１のエッチング段階で形成された多孔性貯蔵膜を再酸化させて前記複数のホールの幅を拡張するワイドニング段階と、
前記ワイドニング段階で再酸化された多孔性貯蔵膜をエッチングしてその高さを低くする第２のエッチング段階と、
を備えることを特徴とする請求項８に記載のメモリ素子の製造方法。 - 前記多孔性貯蔵膜形成膜を蒸着する段階は、
前記多孔性貯蔵膜形成膜の蒸着前に、前記基板の上面に電子が通過するトンネリング膜を形成する
ことを特徴とする請求項８または請求項９に記載のメモリ素子の製造方法。 - 前記絶縁膜は、シリコンオキシド、アルミニウムオキシド、シリコンオキシナイトライド、タンタルオキシド、ハフニウムオキシド、ジルコニウムオキシド及びＳＴＯからなる群の中から選択された１種で構成されることを特徴とする請求項８または請求項９に記載のメモリ素子の製造方法。
- 前記絶縁膜及び前記トンネリング膜は、シリコンオキシド、アルミニウムオキシド、シリコンオキシナイトライド、タンタルオキシド、ハフニウムオキシド、ジルコニウムオキシド及びＳＴＯからなる群の中から選択された１種で構成されることを特徴とする請求項１０に記載のメモリ素子の製造方法。
- 前記多孔性貯蔵膜形成膜は、アルミニウムで構成されることを特徴とする請求項８から請求項１２のいずれか１項に記載のメモリ素子の製造方法。
- 前記電子貯蔵材料は、シリコン、シリコンナイトライド及び金属からなる群の中から選択された１種で構成されることを特徴とする請求項８から請求項１３のいずれか１項に記載のメモリ素子の製造方法。
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