JP2003243615A - 量子ドットを備えたメモリ素子及びその製造方法 - Google Patents
量子ドットを備えたメモリ素子及びその製造方法Info
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Abstract
(57)【要約】
【課題】 量子ドットを備えたメモリ素子及びその製造
方法を提供する。 【解決手段】 基板１１と、基板１１に形成され、互い
に所定間隔で離隔されて配置されたソース領域１３及び
ドレイン領域１５と、基板１１上に形成されて前記ソー
ス領域１３及びドレイン領域１５とを接続させ、電子を
貯蔵する物質で充填されたナノサイズの複数の量子ドッ
ト２７を含むメモリセル２２と、メモリセル２２上に形
成され、メモリセル２２に貯蔵される電子の数を制御す
る制御ゲート１７とを備えたメモリ素子として構成す
る。これにより、高効率且つ高集積度のメモリ素子を具
現することができる。
方法を提供する。 【解決手段】 基板１１と、基板１１に形成され、互い
に所定間隔で離隔されて配置されたソース領域１３及び
ドレイン領域１５と、基板１１上に形成されて前記ソー
ス領域１３及びドレイン領域１５とを接続させ、電子を
貯蔵する物質で充填されたナノサイズの複数の量子ドッ
ト２７を含むメモリセル２２と、メモリセル２２上に形
成され、メモリセル２２に貯蔵される電子の数を制御す
る制御ゲート１７とを備えたメモリ素子として構成す
る。これにより、高効率且つ高集積度のメモリ素子を具
現することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ素子及びそ
の製造方法に係り、より詳細には、単電子素子で構成さ
れたメモリ素子及びその製造方法に関する。
の製造方法に係り、より詳細には、単電子素子で構成さ
れたメモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】半導体を用いたメモリ素子は、キャパシ
タに情報を書き込む、あるいは、このキャパシタから情
報を読み出すときに、電流の通路を確保するスイッチの
役割を果たすトランジスタ、及び貯蔵された電荷を保存
するキャパシタの２つの基本的な構成要素を備えて構成
されている。
タに情報を書き込む、あるいは、このキャパシタから情
報を読み出すときに、電流の通路を確保するスイッチの
役割を果たすトランジスタ、及び貯蔵された電荷を保存
するキャパシタの２つの基本的な構成要素を備えて構成
されている。
【０００３】トランジスタは、そこに大きな電流を流す
ためには、高いトランスコンダクタンス（ｇｍ）特性を
持たなければならない。そこで、最近のメモリ素子は、
トランスコンダクタンス特性が高いＭＯＳＦＥＴ（Ｍｅ
ｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆ
ｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）をス
イッチング素子として用いる傾向がある。
ためには、高いトランスコンダクタンス（ｇｍ）特性を
持たなければならない。そこで、最近のメモリ素子は、
トランスコンダクタンス特性が高いＭＯＳＦＥＴ（Ｍｅ
ｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆ
ｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）をス
イッチング素子として用いる傾向がある。
【０００４】ＭＯＳＦＥＴは、ドープされた多結晶質シ
リコン（ｄｏｐｅｄ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ
ｓｉｌｉｃｏｎ）で構成されたゲート電極と、ドープ
された結晶質シリコン（ｄｏｐｅｄ ｃｒｙｓｔａｌｌ
ｉｎｅ ｓｉｌｉｃｏｎ）で構成されたソース電極及び
ドレイン電極とを基本的な構成要素として備えているト
ランジスタである。
リコン（ｄｏｐｅｄ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ
ｓｉｌｉｃｏｎ）で構成されたゲート電極と、ドープ
された結晶質シリコン（ｄｏｐｅｄ ｃｒｙｓｔａｌｌ
ｉｎｅ ｓｉｌｉｃｏｎ）で構成されたソース電極及び
ドレイン電極とを基本的な構成要素として備えているト
ランジスタである。
【０００５】最近、メモリ素子の集積度を一段と高める
ために、メモリ素子の更なる小型化を図る研究が行われ
ている。メモリ素子のサイズが小型化されるにつれ、単
位面積当りに集積される素子数が増え、素子間の信号の
伝送時間が短縮される。従って、メモリ素子の小型化
は、大容量の情報を高速処理するために有利な手法であ
る。
ために、メモリ素子の更なる小型化を図る研究が行われ
ている。メモリ素子のサイズが小型化されるにつれ、単
位面積当りに集積される素子数が増え、素子間の信号の
伝送時間が短縮される。従って、メモリ素子の小型化
は、大容量の情報を高速処理するために有利な手法であ
る。
【０００６】しかし、既存のＭＯＳＦＥＴは比較的大量
の熱を発生する。従って。ＭＯＳＦＥＴを備えた素子
が、比較的狭い面積に数多く集積されると、この素子が
熱によって溶け出したり、誤動作を起こしたりするとい
う問題が懸念される。
の熱を発生する。従って。ＭＯＳＦＥＴを備えた素子
が、比較的狭い面積に数多く集積されると、この素子が
熱によって溶け出したり、誤動作を起こしたりするとい
う問題が懸念される。
【０００７】前記問題点を克服するために、次世代素子
の１つとして、単電子素子（又は「単一電子素子」とも
いう、Ｓｉｎｇｌｅ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅ；ＳＥＤ）が提案されている。前記ＳＥＤとは、クー
ロン遮断現象（Ｃｏｕｌｏｍｂｂｌｏｃｋａｄｅ）を利
用した素子のことである。ここで、「クーロン遮断現
象」とは、ある１つの電子が、ある量子ドットから他の
量子ドットへトンネリングして移動する際、移動先の量
子ドット内に既に他の電子が存在すると、古典的なクー
ロン斥力により、この電子のトンネリングが遮断されて
移動できなくなる現象を意味する。
の１つとして、単電子素子（又は「単一電子素子」とも
いう、Ｓｉｎｇｌｅ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅ；ＳＥＤ）が提案されている。前記ＳＥＤとは、クー
ロン遮断現象（Ｃｏｕｌｏｍｂｂｌｏｃｋａｄｅ）を利
用した素子のことである。ここで、「クーロン遮断現
象」とは、ある１つの電子が、ある量子ドットから他の
量子ドットへトンネリングして移動する際、移動先の量
子ドット内に既に他の電子が存在すると、古典的なクー
ロン斥力により、この電子のトンネリングが遮断されて
移動できなくなる現象を意味する。
【０００８】一般に、サイズが１００ｎｍより小さく、
しかも抵抗が比較的高いトンネル接合においては、電流
−電圧特性がオームの法則に従わず、このため比較的低
い電圧での電子の通過によって生じる電流は顕著に減少
して略「０（ゼロ）」となる。このような現象は、前記
トンネル接合を通過する電子が、このトンネル接合に蓄
えられた静電エネルギと相互作用することによって生じ
るものである。この現象は、１９８６年に、リカハレブ
（Ｌｉｋｈａｒｅｖ）等によって量子力学に基づく理論
として報告されたものである。そして、この現象は、１
９８７年に、人工的に作製された極微細なトンネル接合
で初めて観測されている。
しかも抵抗が比較的高いトンネル接合においては、電流
−電圧特性がオームの法則に従わず、このため比較的低
い電圧での電子の通過によって生じる電流は顕著に減少
して略「０（ゼロ）」となる。このような現象は、前記
トンネル接合を通過する電子が、このトンネル接合に蓄
えられた静電エネルギと相互作用することによって生じ
るものである。この現象は、１９８６年に、リカハレブ
（Ｌｉｋｈａｒｅｖ）等によって量子力学に基づく理論
として報告されたものである。そして、この現象は、１
９８７年に、人工的に作製された極微細なトンネル接合
で初めて観測されている。
【０００９】理論的には、前記ＳＥＤは、所定温度以下
で１つの電子のみによって素子を動作させることが可能
である。ここで、前記所定温度とは、熱エネルギ（ＫB
Ｔ）が素子の内部の接合で１つの電子を帯電させるとき
に必要とされる静電エネルギ（ｅ2／Ｃ）より低い温
度、すなわち、下記式１の条件を満足する温度である。
で１つの電子のみによって素子を動作させることが可能
である。ここで、前記所定温度とは、熱エネルギ（ＫB
Ｔ）が素子の内部の接合で１つの電子を帯電させるとき
に必要とされる静電エネルギ（ｅ2／Ｃ）より低い温
度、すなわち、下記式１の条件を満足する温度である。
【００１０】
【数１】
【００１１】前記式（１）中、ＫB（＝１．３８×１０
-23 Ｊ／Ｋ）はボルツマン定数を表し、Ｃは静電容量
を表す。
-23 Ｊ／Ｋ）はボルツマン定数を表し、Ｃは静電容量
を表す。
【００１２】この静電容量Ｃは、前記接合の温度の上昇
に伴い増加することが知られている。従って、もし前記
接合の面積が充分に小さい場合、前記クーロン遮断現象
は比較的幅広い温度範囲で観測されるようになる。常温
で安定して動作するＳＥＤを具現するには、通常、前記
接合のサイズを１０ｎｍ×１０ｎｍ以下とし、かつ電子
が貯蔵される量子ドットのサイズを１０ｎｍ以下とする
ことが必要とされているが、現在のところ、このような
微小なサイズの接合、又は量子ドットを作製することは
困難である。
に伴い増加することが知られている。従って、もし前記
接合の面積が充分に小さい場合、前記クーロン遮断現象
は比較的幅広い温度範囲で観測されるようになる。常温
で安定して動作するＳＥＤを具現するには、通常、前記
接合のサイズを１０ｎｍ×１０ｎｍ以下とし、かつ電子
が貯蔵される量子ドットのサイズを１０ｎｍ以下とする
ことが必要とされているが、現在のところ、このような
微小なサイズの接合、又は量子ドットを作製することは
困難である。
【００１３】
【発明が解決しようとする課題】前記問題点を解決する
ために、本発明の目的は、クーロン遮断現象を具現する
ために、量子ドットのサイズの制御が可能で、しかも電
子の貯蔵能力に優れた、高効率かつ高集積度を具現する
ことが可能なメモリ素子を提供することにある。
ために、本発明の目的は、クーロン遮断現象を具現する
ために、量子ドットのサイズの制御が可能で、しかも電
子の貯蔵能力に優れた、高効率かつ高集積度を具現する
ことが可能なメモリ素子を提供することにある。
【００１４】
【課題を解決するための手段】（１）前記目的を達成す
るための本発明に係る量子ドットを備えたメモリ素子
は、基板と、前記基板に形成され、互いに所定間隔で離
隔されて配置されたソース領域及びドレイン領域と、前
記基板上に形成され、前記ソース領域及びドレイン領域
を接続させ、電子を貯蔵する電子貯蔵材料で充填された
ナノサイズの複数の量子ドットを含むメモリセルと、前
記メモリセル上に形成され、前記メモリセルに貯蔵され
る電子の数を制御する制御ゲート膜とを備えて構成され
る。
るための本発明に係る量子ドットを備えたメモリ素子
は、基板と、前記基板に形成され、互いに所定間隔で離
隔されて配置されたソース領域及びドレイン領域と、前
記基板上に形成され、前記ソース領域及びドレイン領域
を接続させ、電子を貯蔵する電子貯蔵材料で充填された
ナノサイズの複数の量子ドットを含むメモリセルと、前
記メモリセル上に形成され、前記メモリセルに貯蔵され
る電子の数を制御する制御ゲート膜とを備えて構成され
る。
【００１５】（２）本発明は、前記メモリ素子におい
て、メモリセルが、制御ゲート膜の下部に配置された絶
縁膜と、絶縁膜の下部に配置され、電子貯蔵材料で充填
されたナノサイズの複数の量子ドットを含む多孔性貯蔵
膜とを備えて構成されることが望ましい。
て、メモリセルが、制御ゲート膜の下部に配置された絶
縁膜と、絶縁膜の下部に配置され、電子貯蔵材料で充填
されたナノサイズの複数の量子ドットを含む多孔性貯蔵
膜とを備えて構成されることが望ましい。
【００１６】（３）本発明は、前記メモリ素子におい
て、多孔性貯蔵膜と基板との間に形成された、電子が通
過するトンネリング膜をさらに備えて構成されることが
望ましい。
て、多孔性貯蔵膜と基板との間に形成された、電子が通
過するトンネリング膜をさらに備えて構成されることが
望ましい。
【００１７】（４）本発明は、前記メモリ素子におい
て、絶縁膜及びトンネリング膜が、シリコンオキシド
膜、アルミニウムオキシド膜、シリコンオキシナイトラ
イド膜、タンタルオキシド膜、ハフニウムオキシド膜、
ジルコニウムオキシド膜及びＳＴＯ膜からなる群の中か
ら選択された１種で構成されることが望ましい。
て、絶縁膜及びトンネリング膜が、シリコンオキシド
膜、アルミニウムオキシド膜、シリコンオキシナイトラ
イド膜、タンタルオキシド膜、ハフニウムオキシド膜、
ジルコニウムオキシド膜及びＳＴＯ膜からなる群の中か
ら選択された１種で構成されることが望ましい。
【００１８】（５）また、本発明に係るメモリ素子は、
多孔性貯蔵膜がアルミニウムオキシド膜（酸化アルミニ
ウム）で構成されることが望ましい。
多孔性貯蔵膜がアルミニウムオキシド膜（酸化アルミニ
ウム）で構成されることが望ましい。
【００１９】（６）そして、本発明に係るメモリ素子
は、電子貯蔵材料が、シリコン、シリコンナイトライド
（窒化シリコン）及び金属からなる群の中から選択され
た1種で構成されることが望ましい。
は、電子貯蔵材料が、シリコン、シリコンナイトライド
（窒化シリコン）及び金属からなる群の中から選択され
た1種で構成されることが望ましい。
【００２０】（７）前記目的を達成するための本発明に
係るメモリ素子の製造方法は、基板にソース領域及びド
レイン領域を互いに所定間隔で離隔して形成する段階
と、前記ソース及びドレイン領域の間に電子貯蔵材料を
蒸着する段階と、前記貯蔵膜を酸化させて複数のホール
を形成することにより多孔性貯蔵膜を形成する段階と、
前記ホールの内部に電子貯蔵材料を蒸着する段階と、前
記多孔性貯蔵膜をエッチングし、平坦面を形成する段階
と、前記平坦面に絶縁膜を形成する段階と、前記絶縁膜
の上部に制御ゲートを形成する段階とを備える。
係るメモリ素子の製造方法は、基板にソース領域及びド
レイン領域を互いに所定間隔で離隔して形成する段階
と、前記ソース及びドレイン領域の間に電子貯蔵材料を
蒸着する段階と、前記貯蔵膜を酸化させて複数のホール
を形成することにより多孔性貯蔵膜を形成する段階と、
前記ホールの内部に電子貯蔵材料を蒸着する段階と、前
記多孔性貯蔵膜をエッチングし、平坦面を形成する段階
と、前記平坦面に絶縁膜を形成する段階と、前記絶縁膜
の上部に制御ゲートを形成する段階とを備える。
【００２１】（８）本発明は、前記メモリ素子の製造方
法において、多孔性貯蔵膜を形成する段階が、多孔性貯
蔵膜の形成前に、基板の上部に電子が通過するトンネリ
ング膜を形成する段階をさらに備えることが望ましい。
法において、多孔性貯蔵膜を形成する段階が、多孔性貯
蔵膜の形成前に、基板の上部に電子が通過するトンネリ
ング膜を形成する段階をさらに備えることが望ましい。
【００２２】（９）本発明は、前記メモリ素子の製造方
法において、多孔性貯蔵膜を形成する段階が、多孔性貯
蔵膜を酸化させて複数のホール（ｈｏｌｅ：孔）を形成
することにより多孔性貯蔵膜を形成する第１のエッチン
グ段階と、多孔性貯蔵膜を再酸化させて複数のホールの
幅を拡張するワイドニング段階と、多孔性貯蔵膜をエッ
チングしてその高さを低くする第２のエッチング段階と
を備えることが望ましい。
法において、多孔性貯蔵膜を形成する段階が、多孔性貯
蔵膜を酸化させて複数のホール（ｈｏｌｅ：孔）を形成
することにより多孔性貯蔵膜を形成する第１のエッチン
グ段階と、多孔性貯蔵膜を再酸化させて複数のホールの
幅を拡張するワイドニング段階と、多孔性貯蔵膜をエッ
チングしてその高さを低くする第２のエッチング段階と
を備えることが望ましい。
【００２３】（１０）本発明は、前記メモリ素子の製造
方法において、多孔性貯蔵膜が、アルミニウムで構成さ
れることが望ましい。
方法において、多孔性貯蔵膜が、アルミニウムで構成さ
れることが望ましい。
【００２４】（１１）本発明は、前記メモリ素子の製造
方法において、電子貯蔵材料は、シリコン、シリコンナ
イトライド及び金属からなる群の中から選択された１種
で構成されることが望ましい。
方法において、電子貯蔵材料は、シリコン、シリコンナ
イトライド及び金属からなる群の中から選択された１種
で構成されることが望ましい。
【００２５】（１２）本発明は、前記メモリ素子の製造
方法において、前記電子貯蔵材料が、シリコン、シリコ
ンナイトライド及び金属からなる群の中から選択された
１種で構成されることが望ましい。
方法において、前記電子貯蔵材料が、シリコン、シリコ
ンナイトライド及び金属からなる群の中から選択された
１種で構成されることが望ましい。
【００２６】（１３）本発明は、前記メモリ素子の製造
方法において、前記絶縁膜及びトンネリング膜が、シリ
コンオキシド、アルミニウムオキシド、シリコンオキシ
ナイトライド、タンタルオキシド、ハフニウムオキシ
ド、ジルコニウムオキシド及びＳＴＯからなる群の中か
ら選択された１種で構成されることが望ましい。
方法において、前記絶縁膜及びトンネリング膜が、シリ
コンオキシド、アルミニウムオキシド、シリコンオキシ
ナイトライド、タンタルオキシド、ハフニウムオキシ
ド、ジルコニウムオキシド及びＳＴＯからなる群の中か
ら選択された１種で構成されることが望ましい。
【００２７】（１４）本発明は、前記メモリ素子の製造
方法において、前記絶縁膜及びトンネリング膜が、シリ
コンオキシド（酸化シリコン）、アルミニウムオキシド
（酸化アルミニウム）、シリコンオキシナイトライド
（酸窒化シリコン）、タンタルオキシド（酸化タンタ
ル）、ハフニウムオキシド（酸化ハフニウム）、ジルコ
ニウムオキシド（酸化ジルコニウム）及びＳＴＯ（チタ
ン酸ストロンチウム）からなる群の中から選択された１
種で構成されることが望ましい。
方法において、前記絶縁膜及びトンネリング膜が、シリ
コンオキシド（酸化シリコン）、アルミニウムオキシド
（酸化アルミニウム）、シリコンオキシナイトライド
（酸窒化シリコン）、タンタルオキシド（酸化タンタ
ル）、ハフニウムオキシド（酸化ハフニウム）、ジルコ
ニウムオキシド（酸化ジルコニウム）及びＳＴＯ（チタ
ン酸ストロンチウム）からなる群の中から選択された１
種で構成されることが望ましい。
【００２８】（１５）また、前記目的を達成するため本
発明に係るメモリ素子の製造方法は、基板上に多孔性貯
蔵膜を形成する段階と、前記貯蔵膜を酸化させて複数の
ホールを形成することにより多孔性貯蔵膜を形成する段
階と、前記ホールに電子貯蔵材料を蒸着する段階と、前
記多孔性貯蔵膜をエッチングし、平坦面を形成する段階
と、前記平坦面に絶縁膜を形成する段階と、前記絶縁膜
の上部に制御ゲートを形成する段階と、前記基板上の前
記多孔性貯蔵膜の両側に、ソース領域及びドレイン領域
を互いに所定間隔で離隔して形成する段階とを備えて構
成される。
発明に係るメモリ素子の製造方法は、基板上に多孔性貯
蔵膜を形成する段階と、前記貯蔵膜を酸化させて複数の
ホールを形成することにより多孔性貯蔵膜を形成する段
階と、前記ホールに電子貯蔵材料を蒸着する段階と、前
記多孔性貯蔵膜をエッチングし、平坦面を形成する段階
と、前記平坦面に絶縁膜を形成する段階と、前記絶縁膜
の上部に制御ゲートを形成する段階と、前記基板上の前
記多孔性貯蔵膜の両側に、ソース領域及びドレイン領域
を互いに所定間隔で離隔して形成する段階とを備えて構
成される。
【００２９】（１６）本発明は、前記メモリ素子の製造
方法において、多孔性貯蔵膜を形成する段階が、多孔性
貯蔵膜の形成前に、基板の上面に電子が通過するトンネ
リング膜を形成する段階をさらに備えることが望まし
い。
方法において、多孔性貯蔵膜を形成する段階が、多孔性
貯蔵膜の形成前に、基板の上面に電子が通過するトンネ
リング膜を形成する段階をさらに備えることが望まし
い。
【００３０】（１７）本発明は、前記メモリ素子の製造
方法において、多孔性貯蔵膜を形成する段階が、貯蔵膜
を酸化させて複数のホールを形成することにより多孔性
貯蔵膜を形成する第１のエッチング段階と、多孔性貯蔵
膜を再酸化させて複数のホールの幅を拡張するワイドニ
ング段階と、多孔性貯蔵膜をエッチングしてその高さを
低くする第２のエッチング段階とを備えることが望まし
い。
方法において、多孔性貯蔵膜を形成する段階が、貯蔵膜
を酸化させて複数のホールを形成することにより多孔性
貯蔵膜を形成する第１のエッチング段階と、多孔性貯蔵
膜を再酸化させて複数のホールの幅を拡張するワイドニ
ング段階と、多孔性貯蔵膜をエッチングしてその高さを
低くする第２のエッチング段階とを備えることが望まし
い。
【００３１】（１８）本発明は、前記メモリ素子の製造
方法において、多孔性貯蔵膜が、アルミニウムで構成さ
れることが望ましい。
方法において、多孔性貯蔵膜が、アルミニウムで構成さ
れることが望ましい。
【００３２】（１９）本発明は、前記メモリ素子の製造
方法において、電子貯蔵材料が、シリコン、シリコンナ
イトライド（窒化シリコン）及び金属からなる群の中か
ら選択された１種で構成されることが望ましい。
方法において、電子貯蔵材料が、シリコン、シリコンナ
イトライド（窒化シリコン）及び金属からなる群の中か
ら選択された１種で構成されることが望ましい。
【００３３】（２０）本発明は、前記メモリ素子の製造
方法において、前記電子貯蔵材料が、シリコン、シリコ
ンナイトライド及び金属からなる群の中から選択された
１種で構成されることが望ましい。
方法において、前記電子貯蔵材料が、シリコン、シリコ
ンナイトライド及び金属からなる群の中から選択された
１種で構成されることが望ましい。
【００３４】（２１）本発明は、前記メモリ素子の製造
方法において、前記絶縁膜及びトンネリング膜が、シリ
コンオキシド（酸化シリコン）、アルミニウムオキシド
（酸化アルミニウム）、シリコンオキシナイトライド
（酸窒化シリコン）、タンタルオキシド（酸化タンタ
ル）、ハフニウムオキシド（酸化ハフニウム）、ジルコ
ニウムオキシド（酸化ジルコニウム）及びＳＴＯ（チタ
ン酸ストロンチウム）からなる群の中から選択された１
種で構成されることが望ましい。
方法において、前記絶縁膜及びトンネリング膜が、シリ
コンオキシド（酸化シリコン）、アルミニウムオキシド
（酸化アルミニウム）、シリコンオキシナイトライド
（酸窒化シリコン）、タンタルオキシド（酸化タンタ
ル）、ハフニウムオキシド（酸化ハフニウム）、ジルコ
ニウムオキシド（酸化ジルコニウム）及びＳＴＯ（チタ
ン酸ストロンチウム）からなる群の中から選択された１
種で構成されることが望ましい。
【００３５】（２２）本発明は、前記メモリ素子の製造
方法において、前記絶縁膜及びトンネリング膜が、シリ
コンオキシド（酸化シリコン）、アルミニウムオキシド
（酸化アルミニウム）、シリコンオキシナイトライド
（酸窒化シリコン）、タンタルオキシド（酸化タンタ
ル）、ハフニウムオキシド（酸化ハフニウム）、ジルコ
ニウムオキシド（酸化ジルコニウム）及びＳＴＯ（チタ
ン酸ストロンチウム）からなる群の中から選択された１
種で構成されることが望ましい。
方法において、前記絶縁膜及びトンネリング膜が、シリ
コンオキシド（酸化シリコン）、アルミニウムオキシド
（酸化アルミニウム）、シリコンオキシナイトライド
（酸窒化シリコン）、タンタルオキシド（酸化タンタ
ル）、ハフニウムオキシド（酸化ハフニウム）、ジルコ
ニウムオキシド（酸化ジルコニウム）及びＳＴＯ（チタ
ン酸ストロンチウム）からなる群の中から選択された１
種で構成されることが望ましい。
【００３６】
【発明の実施の形態】以下、添付した図面を参照しなが
ら、本発明に係る量子ドットを有するメモリ素子及びそ
の製造方法の望ましい実施形態について詳細に説明す
る。
ら、本発明に係る量子ドットを有するメモリ素子及びそ
の製造方法の望ましい実施形態について詳細に説明す
る。
【００３７】図１は、本発明に係る望ましい１実施形態
の量子ドットを備えたメモリ素子の構成を模式的に示す
断面図である。図１に示すように、本発明の望ましい１
実施形態の量子ドットを備えたメモリ素子は、基板１１
と、基板１１に形成され、互いに所定間隔で離隔されて
配置されたソース領域１３及びドレイン領域１５と、基
板１１上に形成され、ソース領域１３及びドレイン領域
１５を接続させて電子貯蔵材料２６で充填されたナノサ
イズの複数の量子ドット２７を含むメモリセル２２と、
メモリセル２２上に形成され、メモリセル２２に貯蔵さ
れる電子の数を制御する制御ゲート１７とを含んで構成
されている。
の量子ドットを備えたメモリ素子の構成を模式的に示す
断面図である。図１に示すように、本発明の望ましい１
実施形態の量子ドットを備えたメモリ素子は、基板１１
と、基板１１に形成され、互いに所定間隔で離隔されて
配置されたソース領域１３及びドレイン領域１５と、基
板１１上に形成され、ソース領域１３及びドレイン領域
１５を接続させて電子貯蔵材料２６で充填されたナノサ
イズの複数の量子ドット２７を含むメモリセル２２と、
メモリセル２２上に形成され、メモリセル２２に貯蔵さ
れる電子の数を制御する制御ゲート１７とを含んで構成
されている。
【００３８】基板１１は、シリコンで構成され、ソース
領域１３及びドレイン領域１５は、通常の半導体工程の
ドーピング工程の後に、拡散工程を通してｎ型又はｐ型
に形成される。
領域１３及びドレイン領域１５は、通常の半導体工程の
ドーピング工程の後に、拡散工程を通してｎ型又はｐ型
に形成される。
【００３９】メモリセル２２は、ゲート電極１７の下部
に配置された絶縁膜２１と、絶縁膜２１の下部に配置さ
れ、電子貯蔵材料２６で充填されたナノサイズの複数の
量子ドット２７を含む多孔性貯蔵膜２５とを含んで構成
されている。また、多孔性貯蔵膜２と基板１１との間に
は、電子が通過するトンネリング膜２３がさらに設けら
れていることが望ましい。
に配置された絶縁膜２１と、絶縁膜２１の下部に配置さ
れ、電子貯蔵材料２６で充填されたナノサイズの複数の
量子ドット２７を含む多孔性貯蔵膜２５とを含んで構成
されている。また、多孔性貯蔵膜２と基板１１との間に
は、電子が通過するトンネリング膜２３がさらに設けら
れていることが望ましい。
【００４０】絶縁膜２１及びトンネリング膜２３は、シ
リコンオキシド（酸化シリコン、例えばＳｉＯ2）、ア
ルミニウムオキシド（酸化アルミニウム、例えばＡｌ2
Ｏ3）、シリコンオキシナイトライド（酸窒化シリコ
ン、例えばＳｉＯＮ）、タンタルオキシド（酸化タンタ
ル、例えばＴａ2Ｏ5）、ハフニウムオキシド（酸化ハフ
ニウム、例えばＨｆＯ2）、ジルコニウムオキシド（酸
化ジルコニウム、例えばＺｒＯ2）、又はＳＴＯ（チタ
ン酸ストロンチウム、例えばＳｒＴｉＯ3）からなる群
の中から選択された１種で構成される。
リコンオキシド（酸化シリコン、例えばＳｉＯ2）、ア
ルミニウムオキシド（酸化アルミニウム、例えばＡｌ2
Ｏ3）、シリコンオキシナイトライド（酸窒化シリコ
ン、例えばＳｉＯＮ）、タンタルオキシド（酸化タンタ
ル、例えばＴａ2Ｏ5）、ハフニウムオキシド（酸化ハフ
ニウム、例えばＨｆＯ2）、ジルコニウムオキシド（酸
化ジルコニウム、例えばＺｒＯ2）、又はＳＴＯ（チタ
ン酸ストロンチウム、例えばＳｒＴｉＯ3）からなる群
の中から選択された１種で構成される。
【００４１】また、多孔性貯蔵膜２５は、アルミニウム
オキシドから構成できる。電子貯蔵材料２６としては、
シリコン、シリコンナイトライド及び金属からなる群の
中から選択された１種で構成されることが望ましい。多
孔性貯蔵膜２５は、最初は、アルミニウムで構成されて
いるが、量子ドット２７が形成する際、酸化されてアル
ミニウムオキシド（いわゆる、「アルミナ」）に変化す
る。絶縁膜２１又はトンネリング膜２３は、数ｎｍ〜数
十ｎｍ程度の厚さに形成し、量子ドット２７は、特に、
１０ｎｍ以下に形成することが望ましい。
オキシドから構成できる。電子貯蔵材料２６としては、
シリコン、シリコンナイトライド及び金属からなる群の
中から選択された１種で構成されることが望ましい。多
孔性貯蔵膜２５は、最初は、アルミニウムで構成されて
いるが、量子ドット２７が形成する際、酸化されてアル
ミニウムオキシド（いわゆる、「アルミナ」）に変化す
る。絶縁膜２１又はトンネリング膜２３は、数ｎｍ〜数
十ｎｍ程度の厚さに形成し、量子ドット２７は、特に、
１０ｎｍ以下に形成することが望ましい。
【００４２】ソース領域１３が接地され、ドレイン領域
１５に所定電圧Ｖｄ（ここで、Ｖｄ＞０）が印加される
場合、電子はソース領域１３からドレイン領域１５に移
動し、この過程でゲート電圧Ｖａがドレイン電圧Ｖｄよ
り高い場合、電子はメモリセル２２に移動する。このと
き、トンネリング膜２３をトンネリングで通過する電子
の数は、トンネリング膜２３の厚み及びその材質によっ
て決定される。トンネリング膜２３が存在しない場合、
量子ドット２７に貯蔵される電子の数は、量子ドット２
７の大きさ及びその内部の材質によって決定される。
１５に所定電圧Ｖｄ（ここで、Ｖｄ＞０）が印加される
場合、電子はソース領域１３からドレイン領域１５に移
動し、この過程でゲート電圧Ｖａがドレイン電圧Ｖｄよ
り高い場合、電子はメモリセル２２に移動する。このと
き、トンネリング膜２３をトンネリングで通過する電子
の数は、トンネリング膜２３の厚み及びその材質によっ
て決定される。トンネリング膜２３が存在しない場合、
量子ドット２７に貯蔵される電子の数は、量子ドット２
７の大きさ及びその内部の材質によって決定される。
【００４３】電子が、一旦、量子ドット２７の内部に入
ると、前記クーロン遮断現象、すなわち、クーロン斥力
により、量子ドット２７への他の電子の流入は遮断され
る。ここで、ゲート電圧Ｖａを適正な電圧に上げると、
クーロン斥力に打ち勝って、より多くの電子が量子ドッ
ト２７に流入するようになる。
ると、前記クーロン遮断現象、すなわち、クーロン斥力
により、量子ドット２７への他の電子の流入は遮断され
る。ここで、ゲート電圧Ｖａを適正な電圧に上げると、
クーロン斥力に打ち勝って、より多くの電子が量子ドッ
ト２７に流入するようになる。
【００４４】メモリ素子への書込み動作では、前記の状
態でゲート電圧Ｖａを「０」に設定すれば、トンネリン
グは無くなる。量子ドット２７の内部の電子を貯蔵する
材料（Ｓｉ，Ｓｉ3Ｎ4）が電子を受け取ると、ゲート電
圧Ｖａを適切に調節して、例えば、電子を比較的多く貯
蔵する場合を「１」、比較的少なく貯蔵する場合を
「０」として情報が書き込まれることになる。
態でゲート電圧Ｖａを「０」に設定すれば、トンネリン
グは無くなる。量子ドット２７の内部の電子を貯蔵する
材料（Ｓｉ，Ｓｉ3Ｎ4）が電子を受け取ると、ゲート電
圧Ｖａを適切に調節して、例えば、電子を比較的多く貯
蔵する場合を「１」、比較的少なく貯蔵する場合を
「０」として情報が書き込まれることになる。
【００４５】読出し動作を行う場合、ドレイン領域１５
に書込み動作時のゲート電圧Ｖａより低い電圧を印加し
て、ゲート電圧Ｖａを０．０（Ｖ）に設定すれば、メモ
リセル２２の閾値電圧によってメモリセル２２に電流が
流れ込むか否かが決められ、ドレイン電圧Ｖｄを測定す
ることにより、「１」又は「０」の情報を読出すことが
できる。
に書込み動作時のゲート電圧Ｖａより低い電圧を印加し
て、ゲート電圧Ｖａを０．０（Ｖ）に設定すれば、メモ
リセル２２の閾値電圧によってメモリセル２２に電流が
流れ込むか否かが決められ、ドレイン電圧Ｖｄを測定す
ることにより、「１」又は「０」の情報を読出すことが
できる。
【００４６】消去動作を行うためには、ゲート電圧Ｖａ
を「０」に設定し、ソース領域１３に高電圧を印加し、
かつ、ドレイン領域１３を開回路にすれば、電子がソー
ス領域１３に戻り、メモリセル２２の情報が消去され
る。
を「０」に設定し、ソース領域１３に高電圧を印加し、
かつ、ドレイン領域１３を開回路にすれば、電子がソー
ス領域１３に戻り、メモリセル２２の情報が消去され
る。
【００４７】前記した動作は、本発明に係る実施の形態
によるメモリ素子がＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅ
ｍｏｒｙ）として機能する場合の読出し、書込み及び消
去動作に関する説明である。
によるメモリ素子がＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅ
ｍｏｒｙ）として機能する場合の読出し、書込み及び消
去動作に関する説明である。
【００４８】本発明に係る実施の形態によるメモリ素子
がＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）として作用する場合、メモリセル２２はキャパシタ
と同様に作用をする。この場合、量子ドット２７には比
較的少量の電荷が貯蔵され、僅かな漏れ電流でも電荷が
消去されるため、再書込みが必要となる。
がＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）として作用する場合、メモリセル２２はキャパシタ
と同様に作用をする。この場合、量子ドット２７には比
較的少量の電荷が貯蔵され、僅かな漏れ電流でも電荷が
消去されるため、再書込みが必要となる。
【００４９】ここで、ソース領域１３を接地し、ドレイ
ン領域１５に所定の電圧を印加すれば、電子がソース領
域１３からドレイン領域１５に移動する。このとき、ゲ
ート電圧Ｖａをドレイン電圧Ｖｄより高く設定すれば、
電子がメモリセル２２にトンネリングされて量子ドット
２７に貯蔵されることにより、情報が書き込まれる。こ
のような原理は、前記ＲＡＭとして作用するメモリ素子
と同様であるが、ＲＯＭと異なる点は、前記ＲＡＭでは
電子の貯蔵時間が短いため電源が投入されない場合で
も、貯蔵された電子が除去されることにある。
ン領域１５に所定の電圧を印加すれば、電子がソース領
域１３からドレイン領域１５に移動する。このとき、ゲ
ート電圧Ｖａをドレイン電圧Ｖｄより高く設定すれば、
電子がメモリセル２２にトンネリングされて量子ドット
２７に貯蔵されることにより、情報が書き込まれる。こ
のような原理は、前記ＲＡＭとして作用するメモリ素子
と同様であるが、ＲＯＭと異なる点は、前記ＲＡＭでは
電子の貯蔵時間が短いため電源が投入されない場合で
も、貯蔵された電子が除去されることにある。
【００５０】図２は、本発明に係る望ましい１実施形態
の量子ドットを備えたメモリ素子の動作原理を説明する
ための模式的な断面図である。図２に示すように、本発
明に係る望ましい１実施形態の量子ドットを備えたメモ
リ素子にあっては、電子がソース領域１３からドレイン
領域１５に移動する際、制御ゲート１７に印加されるゲ
ート電圧Ｖａに基づいて、一部の電子が多孔性貯蔵膜２
５の量子ドット２７に移動する。
の量子ドットを備えたメモリ素子の動作原理を説明する
ための模式的な断面図である。図２に示すように、本発
明に係る望ましい１実施形態の量子ドットを備えたメモ
リ素子にあっては、電子がソース領域１３からドレイン
領域１５に移動する際、制御ゲート１７に印加されるゲ
ート電圧Ｖａに基づいて、一部の電子が多孔性貯蔵膜２
５の量子ドット２７に移動する。
【００５１】図３は、本発明に係る望ましい１実施形態
の量子ドットを備えたメモリ素子の製造方法において多
孔性貯蔵膜を形成する段階を説明するための模式的断面
図である。また、図４Ａから図４Ｇは、本発明に係る望
ましい第１の実施形態の量子ドットを備えたメモリ素子
の製造方法を説明するための断面図である。なお、以下
において、これらの各図を適宜参照しながらメモリ素子
の製造方法についてその詳細を順次に説明する。
の量子ドットを備えたメモリ素子の製造方法において多
孔性貯蔵膜を形成する段階を説明するための模式的断面
図である。また、図４Ａから図４Ｇは、本発明に係る望
ましい第１の実施形態の量子ドットを備えたメモリ素子
の製造方法を説明するための断面図である。なお、以下
において、これらの各図を適宜参照しながらメモリ素子
の製造方法についてその詳細を順次に説明する。
【００５２】図４Ａは、ソース領域、ドレイン領域、絶
縁膜および前記絶縁膜上にアルミニウム膜を形成するま
での工程について説明するための断面図である。図４Ａ
に示すように、まず、シリコンで構成される基板１１
に、ソース領域１３及びドレイン領域１５を、互いに所
定間隔で離隔して、通常の半導体工程のイオン注入工程
及び拡散工程により形成する。次に、前記絶縁膜とし
て、酸化膜２３、例えばシリコンオキシド膜を、基板１
１上でのソース領域１３及びドレイン領域１５に一部分
重なって跨るように積層する。その後、酸化膜２３の上
部にアルミニウム膜３１を形成する。
縁膜および前記絶縁膜上にアルミニウム膜を形成するま
での工程について説明するための断面図である。図４Ａ
に示すように、まず、シリコンで構成される基板１１
に、ソース領域１３及びドレイン領域１５を、互いに所
定間隔で離隔して、通常の半導体工程のイオン注入工程
及び拡散工程により形成する。次に、前記絶縁膜とし
て、酸化膜２３、例えばシリコンオキシド膜を、基板１
１上でのソース領域１３及びドレイン領域１５に一部分
重なって跨るように積層する。その後、酸化膜２３の上
部にアルミニウム膜３１を形成する。
【００５３】図３は、前記多孔性貯蔵膜を形成するため
の電解装置について説明するための模式的な断面図であ
る。図３に示すように、容器３４に０．１Ｍ〜１．０Ｍ
の濃度を有する硫酸（Ｈ2ＳＯ4）溶液３５又はリン酸
（Ｈ3ＰＯ4）溶液３５を入れる。次に、この溶液３５に
構造体３０（図４Ａ参照）を入れ、電源３２により電圧
を印加することにより、電極３３と構造体３０との間の
溶液３５が電気分解されてアルミニウム膜３１の酸化が
開始される。このとき、印加される電圧は、約１Ｖ〜３
０Ｖであることが好ましく、硫酸（Ｈ2ＳＯ4）溶液の温
度を０〜３０℃に、かつ、リン酸（Ｈ3ＰＯ4）溶液の温
度を０〜３０℃に保持することが望ましい。なお、電極
３３としては、鉛、Ｐｔ又は黒鉛を用いることが望まし
い。
の電解装置について説明するための模式的な断面図であ
る。図３に示すように、容器３４に０．１Ｍ〜１．０Ｍ
の濃度を有する硫酸（Ｈ2ＳＯ4）溶液３５又はリン酸
（Ｈ3ＰＯ4）溶液３５を入れる。次に、この溶液３５に
構造体３０（図４Ａ参照）を入れ、電源３２により電圧
を印加することにより、電極３３と構造体３０との間の
溶液３５が電気分解されてアルミニウム膜３１の酸化が
開始される。このとき、印加される電圧は、約１Ｖ〜３
０Ｖであることが好ましく、硫酸（Ｈ2ＳＯ4）溶液の温
度を０〜３０℃に、かつ、リン酸（Ｈ3ＰＯ4）溶液の温
度を０〜３０℃に保持することが望ましい。なお、電極
３３としては、鉛、Ｐｔ又は黒鉛を用いることが望まし
い。
【００５４】図４Ｂは、電解装置（図３参照）の中にあ
る構造体３０（図４Ａ参照）を電解により多孔性貯蔵膜
にするエッチング工程を説明するための模式的断面図で
ある。すなわち、アルミニウム膜３１（図４Ａ参照）の
酸化を電解装置（図３参照）中で継続することにより、
電解中のエッチング作用と相俟って、アルミニウム膜３
１がアルミニウムオキシド、すなわち、図４Ｂに示すア
ルミナから構成された多孔性貯蔵膜２５が生成する。こ
こで、図４Ｂに示すように１０ｎｍ以下のサイズのホー
ル２８が複数形成される。
る構造体３０（図４Ａ参照）を電解により多孔性貯蔵膜
にするエッチング工程を説明するための模式的断面図で
ある。すなわち、アルミニウム膜３１（図４Ａ参照）の
酸化を電解装置（図３参照）中で継続することにより、
電解中のエッチング作用と相俟って、アルミニウム膜３
１がアルミニウムオキシド、すなわち、図４Ｂに示すア
ルミナから構成された多孔性貯蔵膜２５が生成する。こ
こで、図４Ｂに示すように１０ｎｍ以下のサイズのホー
ル２８が複数形成される。
【００５５】図４Ｃは、ホール（図４Ｂ参照）の幅を拡
張するワイドニング工程と多孔性貯蔵膜（図４Ｂ参照）
をエッチングしてその高さを低くするエッチング工程に
ついて説明するための模式的断面図である。
張するワイドニング工程と多孔性貯蔵膜（図４Ｂ参照）
をエッチングしてその高さを低くするエッチング工程に
ついて説明するための模式的断面図である。
【００５６】まず、図３の装置を用いて、複数のホール
２８が形成された構造体３０を再酸化させることによ
り、図４Ｃに示すようにホール２８の幅を拡張すること
ができる。
２８が形成された構造体３０を再酸化させることによ
り、図４Ｃに示すようにホール２８の幅を拡張すること
ができる。
【００５７】次に、アルミナから構成される多孔性貯蔵
膜２５のホール２８に対し、反応性イオンエッチング
（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ）、磁
場誘起型反応性イオンエッチング（ＭＥＲＩＥ：Ｍａｇ
ｎｅｔｉｃａｌｌｙ Ｅｎｈａｎｃｅｄ Ｒｅａｃｔｉ
ｖｅ Ｉｏｎ Ｅｔｃｈ）、電子サイクロトトン共鳴
（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒ
ｅｓｏｎａｎｃｅ）、誘導結合型プラズマ（ＩＣＰ：Ｉ
ｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）等
の高密度プラズマを用いた技術の中のいずれか１種を適
宜選択してエッチング処理を施すことにより、図４Ｃに
１例を示すように、ホール２８の高さを低くすることが
できる。
膜２５のホール２８に対し、反応性イオンエッチング
（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ）、磁
場誘起型反応性イオンエッチング（ＭＥＲＩＥ：Ｍａｇ
ｎｅｔｉｃａｌｌｙ Ｅｎｈａｎｃｅｄ Ｒｅａｃｔｉ
ｖｅ Ｉｏｎ Ｅｔｃｈ）、電子サイクロトトン共鳴
（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒ
ｅｓｏｎａｎｃｅ）、誘導結合型プラズマ（ＩＣＰ：Ｉ
ｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）等
の高密度プラズマを用いた技術の中のいずれか１種を適
宜選択してエッチング処理を施すことにより、図４Ｃに
１例を示すように、ホール２８の高さを低くすることが
できる。
【００５８】図４Ｄは、電子貯蔵材料を蒸着する工程に
ついて説明するための模式的断面図である。ホール２８
（図４Ｃ参照）に、スパッタリング法又は化学気相蒸着
法（ＣＶＤ）により、電子貯蔵材料２６（ここでは、Ｓ
ｉ，Ｓｉ3Ｎ4）を蒸着し、量子ドット２７（図示せず）
がホール２８内に形成される工程を示している。
ついて説明するための模式的断面図である。ホール２８
（図４Ｃ参照）に、スパッタリング法又は化学気相蒸着
法（ＣＶＤ）により、電子貯蔵材料２６（ここでは、Ｓ
ｉ，Ｓｉ3Ｎ4）を蒸着し、量子ドット２７（図示せず）
がホール２８内に形成される工程を示している。
【００５９】図４Ｅは、エッチングによる多孔質貯蔵膜
の膜の高さ調整と平坦面の形成の工程を説明するための
模式的断面図である。図４Ｅに示すように、ウェットエ
ッチング又はドライエッチングを用いて、電子貯蔵材料
層２６の高さが量子ドット２７と同じ高さになり、か
つ、エッチングされた面が平坦面になるまでエッチング
を行い、多孔質貯蔵膜２５を形成することが望ましい。
の膜の高さ調整と平坦面の形成の工程を説明するための
模式的断面図である。図４Ｅに示すように、ウェットエ
ッチング又はドライエッチングを用いて、電子貯蔵材料
層２６の高さが量子ドット２７と同じ高さになり、か
つ、エッチングされた面が平坦面になるまでエッチング
を行い、多孔質貯蔵膜２５を形成することが望ましい。
【００６０】図４Ｆは、多孔質電子貯蔵膜上に絶縁膜を
形成する工程を説明するための模式的断面図である。図
４Ｆに示すように、多孔質電子貯蔵膜２５上にシリコン
オキシド膜などの絶縁膜２１を形成すれば、図４Ｆに示
さる構造が形成され、説明するための模式的断面図であ
る。なお、絶縁膜２１の形成には、真空蒸着法、スパッ
タリング法、化学気相蒸着法等、通常の成膜に用いられ
る方法を用いることができる。
形成する工程を説明するための模式的断面図である。図
４Ｆに示すように、多孔質電子貯蔵膜２５上にシリコン
オキシド膜などの絶縁膜２１を形成すれば、図４Ｆに示
さる構造が形成され、説明するための模式的断面図であ
る。なお、絶縁膜２１の形成には、真空蒸着法、スパッ
タリング法、化学気相蒸着法等、通常の成膜に用いられ
る方法を用いることができる。
【００６１】図４Ｇは、絶縁膜の上部に制御ゲートを形
成する工程を説明するための模式的断面図である。図４
Ｇに示すように、この絶縁膜２１の上部に制御ゲート１
７を形成することで、本発明に係る望ましい第１の実施
形態の量子ドットを備えたメモリ素子が完成する。な
お、制御ゲート１７の形成には、真空蒸着法、スパッタ
リング法、化学気相蒸着法等、通常の成膜に用いられる
方法を用いることができる。
成する工程を説明するための模式的断面図である。図４
Ｇに示すように、この絶縁膜２１の上部に制御ゲート１
７を形成することで、本発明に係る望ましい第１の実施
形態の量子ドットを備えたメモリ素子が完成する。な
お、制御ゲート１７の形成には、真空蒸着法、スパッタ
リング法、化学気相蒸着法等、通常の成膜に用いられる
方法を用いることができる。
【００６２】ここで、ソース領域１３及びドレイン領域
１５は、図４Ａに示すように最初に形成することもでき
るが、これとは異なる方法として、図４Ｇに示す制御ゲ
ート１７が形成された後、半導体工程のイオン注入工程
及び拡散工程を通して最後に形成してもよい。この方法
については、本発明に係る望ましい第２の実施形態の量
子ドットを備えたメモリ素子の製造方法として、図５Ａ
から図５Ｈに示す模式的断面図を参照しながら以下の通
り説明する。ただし、図５Ａから図５Ｈで、図４Ａから
図４Ｇを用いて既に説明した部分と重複する部分が多い
ため、以下の説明では要点のみを説明する。
１５は、図４Ａに示すように最初に形成することもでき
るが、これとは異なる方法として、図４Ｇに示す制御ゲ
ート１７が形成された後、半導体工程のイオン注入工程
及び拡散工程を通して最後に形成してもよい。この方法
については、本発明に係る望ましい第２の実施形態の量
子ドットを備えたメモリ素子の製造方法として、図５Ａ
から図５Ｈに示す模式的断面図を参照しながら以下の通
り説明する。ただし、図５Ａから図５Ｈで、図４Ａから
図４Ｇを用いて既に説明した部分と重複する部分が多い
ため、以下の説明では要点のみを説明する。
【００６３】図５Ａに示すように、シリコンで構成され
た基板１１に、ソース領域１３及びドレイン領域１５を
形成する前に、直接的に酸化膜２３を形成し、その上部
に電子貯蔵膜３１を積層する。これを前記した図４Ｂに
おける説明と同様に酸化させることにより、図５Ｂに示
す多孔性貯蔵膜２５が形成される。次に、前記した図４
Ｃ〜図４Ｆにおけるワイドニング工程及びエッチング工
程等を、図５Ｃ〜図５Ｆにおいても行った後に、制御ゲ
ート１７を積層すれば、図５Ｇに示す素子構造が得られ
る。さらに、図５Ｇの前記素子構造の基板１１に不純物
を注入することにより、図５Ｈに示すように、ソース領
域１３及びドレイン領域１５が形成され、本発明に係る
望ましい第２の実施形態の量子ドットを備えたメモリ素
子が完成する。
た基板１１に、ソース領域１３及びドレイン領域１５を
形成する前に、直接的に酸化膜２３を形成し、その上部
に電子貯蔵膜３１を積層する。これを前記した図４Ｂに
おける説明と同様に酸化させることにより、図５Ｂに示
す多孔性貯蔵膜２５が形成される。次に、前記した図４
Ｃ〜図４Ｆにおけるワイドニング工程及びエッチング工
程等を、図５Ｃ〜図５Ｆにおいても行った後に、制御ゲ
ート１７を積層すれば、図５Ｇに示す素子構造が得られ
る。さらに、図５Ｇの前記素子構造の基板１１に不純物
を注入することにより、図５Ｈに示すように、ソース領
域１３及びドレイン領域１５が形成され、本発明に係る
望ましい第２の実施形態の量子ドットを備えたメモリ素
子が完成する。
【００６４】図５Ａから図５Ｈに示す工程は、図４Ａか
ら図４Ｆに示す工程とは異なって、制御ゲート１７を形
成した後にソース領域１３及びドレイン領域１５を形成
しており、図４Ａに示すように、ソース領域１３及びド
レイン領域１５を互いに所定間隔で離隔して配置させる
ためのマスクを用いる工程を省略することができるた
め、製造工程がさらに簡略化されて生産効率を向上させ
ることができる。
ら図４Ｆに示す工程とは異なって、制御ゲート１７を形
成した後にソース領域１３及びドレイン領域１５を形成
しており、図４Ａに示すように、ソース領域１３及びド
レイン領域１５を互いに所定間隔で離隔して配置させる
ためのマスクを用いる工程を省略することができるた
め、製造工程がさらに簡略化されて生産効率を向上させ
ることができる。
【００６５】本発明に係る実施の形態によるメモリ素子
及びその製造方法は、従来の半導体メモリ素子の構造を
用いて、量子ドットのサイズを１０ｎｍ程度以下（円形
にあっては直径の長さ、楕円形にあっては長径の長さ、
方形にあっては最大長辺の長さ）に制御することがで
る。そして、この量子ドットに電子を貯蔵することが可
能な物質が充填された多孔性の電子貯蔵薄膜を備えるこ
とにより、高効率かつ高集積度のメモリ素子を具現する
ことができる。
及びその製造方法は、従来の半導体メモリ素子の構造を
用いて、量子ドットのサイズを１０ｎｍ程度以下（円形
にあっては直径の長さ、楕円形にあっては長径の長さ、
方形にあっては最大長辺の長さ）に制御することがで
る。そして、この量子ドットに電子を貯蔵することが可
能な物質が充填された多孔性の電子貯蔵薄膜を備えるこ
とにより、高効率かつ高集積度のメモリ素子を具現する
ことができる。
【００６６】以上、本発明を、図面を参照しながら本発
明に係る望ましい実施形態について具体的に説明した
が、これらの実施形態は本発明の範囲を限定するもので
はなく、本発明で望ましい１実施形態を例示したものと
して解釈される必要がある。
明に係る望ましい実施形態について具体的に説明した
が、これらの実施形態は本発明の範囲を限定するもので
はなく、本発明で望ましい１実施形態を例示したものと
して解釈される必要がある。
【００６７】すなわち、本発明の属する技術分野におけ
る当業者であれば、本発明の技術的思想に基づいて、例
えば、前記電子貯蔵膜として電子をより効率的に捕捉で
きる各種の物質を適用することができる。よって、本発
明の技術的範囲は、本明細書の特許請求の範囲によって
決定されるべきである。
る当業者であれば、本発明の技術的思想に基づいて、例
えば、前記電子貯蔵膜として電子をより効率的に捕捉で
きる各種の物質を適用することができる。よって、本発
明の技術的範囲は、本明細書の特許請求の範囲によって
決定されるべきである。
【００６８】
【発明の効果】以上説明した通りに構成された本発明に
よれば、以下の効果を奏する。すなわち、本発明に係る
メモリ素子及びその製造方法によれば、ナノサイズの量
子ドットを含む多孔性電子貯蔵膜を用いて電子を貯蔵す
ることにより、高効率かつ高集積度のメモリ素子を提供
することができる。
よれば、以下の効果を奏する。すなわち、本発明に係る
メモリ素子及びその製造方法によれば、ナノサイズの量
子ドットを含む多孔性電子貯蔵膜を用いて電子を貯蔵す
ることにより、高効率かつ高集積度のメモリ素子を提供
することができる。
【図１】本発明に係る望ましい１実施形態の量子ドット
を備えたメモリ素子を模式的に示す断面図である。
を備えたメモリ素子を模式的に示す断面図である。
【図２】本発明に係る望ましい１実施形態の量子ドット
を備えたメモリ素子の動作原理を説明するための模式的
な断面図である。
を備えたメモリ素子の動作原理を説明するための模式的
な断面図である。
【図３】本発明に係る望ましい１実施形態の量子ドット
を備えたメモリ素子の製造方法において多孔性貯蔵膜を
形成する段階を説明するための模式的な断面図である。
を備えたメモリ素子の製造方法において多孔性貯蔵膜を
形成する段階を説明するための模式的な断面図である。
【図４Ａ】本発明に係る望ましい第１の実施形態の量子
ドットを備えたメモリ素子の製造方法において、ソース
領域、ドレイン領域、絶縁膜および絶縁膜上にアルミニ
ウム膜を形成するまでの工程について説明するための断
面図である。
ドットを備えたメモリ素子の製造方法において、ソース
領域、ドレイン領域、絶縁膜および絶縁膜上にアルミニ
ウム膜を形成するまでの工程について説明するための断
面図である。
【図４Ｂ】本発明に係る望ましい第１の実施形態の量子
ドットを備えたメモリ素子の製造方法において、アルミ
ニウム膜を多孔性貯蔵膜にするエッチング工程を説明す
るための断面図である。
ドットを備えたメモリ素子の製造方法において、アルミ
ニウム膜を多孔性貯蔵膜にするエッチング工程を説明す
るための断面図である。
【図４Ｃ】本発明に係る望ましい第１の実施形態の量子
ドットを備えたメモリ素子の製造方法において、ホール
の幅を拡張するワイドニング工程と多孔性貯蔵膜をエッ
チングしてその高さを低くするエッチング工程とを説明
するための断面図である。
ドットを備えたメモリ素子の製造方法において、ホール
の幅を拡張するワイドニング工程と多孔性貯蔵膜をエッ
チングしてその高さを低くするエッチング工程とを説明
するための断面図である。
【図４Ｄ】本発明に係る望ましい第１の実施形態の量子
ドットを備えたメモリ素子の製造方法において、電子貯
蔵材料を蒸着する工程について説明するための断面図で
ある。
ドットを備えたメモリ素子の製造方法において、電子貯
蔵材料を蒸着する工程について説明するための断面図で
ある。
【図４Ｅ】本発明に係る望ましい第１の実施形態の量子
ドットを備えたメモリ素子の製造方法において、エッチ
ングによる多孔質貯蔵膜の膜の高さ調整と平坦面の形成
の工程を説明するための断面図である。
ドットを備えたメモリ素子の製造方法において、エッチ
ングによる多孔質貯蔵膜の膜の高さ調整と平坦面の形成
の工程を説明するための断面図である。
【図４Ｆ】本発明に係る望ましい第１の実施形態の量子
ドットを備えたメモリ素子の製造方法において、多孔質
電子貯蔵膜上に絶縁膜を形成する工程を説明するための
断面図である。
ドットを備えたメモリ素子の製造方法において、多孔質
電子貯蔵膜上に絶縁膜を形成する工程を説明するための
断面図である。
【図４Ｇ】本発明に係る望ましい第１の実施形態の量子
ドットを備えたメモリ素子の製造方法において、絶縁膜
の上部に制御ゲートを形成する工程を説明するための断
面図である。
ドットを備えたメモリ素子の製造方法において、絶縁膜
の上部に制御ゲートを形成する工程を説明するための断
面図である。
【図５Ａ】本発明に係る望ましい第２の実施形態の量子
ドットを備えたメモリ素子の製造方法において、絶縁膜
および絶縁膜上にアルミニウム膜を形成するまでの工程
について説明するための断面図である。
ドットを備えたメモリ素子の製造方法において、絶縁膜
および絶縁膜上にアルミニウム膜を形成するまでの工程
について説明するための断面図である。
【図５Ｂ】本発明に係る望ましい第２の実施形態の量子
ドットを備えたメモリ素子の製造方法において、アルミ
ニウム膜を多孔性貯蔵膜にするエッチング工程を説明す
るための断面図である。
ドットを備えたメモリ素子の製造方法において、アルミ
ニウム膜を多孔性貯蔵膜にするエッチング工程を説明す
るための断面図である。
【図５Ｃ】本発明に係る望ましい第２の実施形態の量子
ドットを備えたメモリ素子の製造方法において、ホール
の幅を拡張するワイドニング工程と多孔性貯蔵膜をエッ
チングしてその高さを低くするエッチング工程とを説明
するための断面図である。
ドットを備えたメモリ素子の製造方法において、ホール
の幅を拡張するワイドニング工程と多孔性貯蔵膜をエッ
チングしてその高さを低くするエッチング工程とを説明
するための断面図である。
【図５Ｄ】本発明に係る望ましい第２の実施形態の量子
ドットを備えたメモリ素子の製造方法において、電子貯
蔵材料を蒸着する工程について説明するための断面図で
ある。
ドットを備えたメモリ素子の製造方法において、電子貯
蔵材料を蒸着する工程について説明するための断面図で
ある。
【図６Ｅ】本発明に係る望ましい第２の実施形態の量子
ドットを備えたメモリ素子の製造方法において、エッチ
ングによる多孔質貯蔵膜の膜の高さ調整と平坦面の形成
の工程を説明するための断面図である。
ドットを備えたメモリ素子の製造方法において、エッチ
ングによる多孔質貯蔵膜の膜の高さ調整と平坦面の形成
の工程を説明するための断面図である。
【図５Ｆ】本発明に係る望ましい第２の実施形態の量子
ドットを備えたメモリ素子の製造方法において、多孔質
電子貯蔵膜上に絶縁膜を形成する工程を説明するための
断面図である。
ドットを備えたメモリ素子の製造方法において、多孔質
電子貯蔵膜上に絶縁膜を形成する工程を説明するための
断面図である。
【図５Ｇ】本発明に係る望ましい第２の実施形態の量子
ドットを備えたメモリ素子の製造方法において、絶縁膜
の上部に制御ゲートを形成する工程を説明するための断
面図である。
ドットを備えたメモリ素子の製造方法において、絶縁膜
の上部に制御ゲートを形成する工程を説明するための断
面図である。
【図５Ｈ】本発明に係る望ましい第２の実施形態の量子
ドットを備えたメモリ素子の製造方法において、ソース
領域及びドレイン領域を形成する工程を説明するための
断面図である。
ドットを備えたメモリ素子の製造方法において、ソース
領域及びドレイン領域を形成する工程を説明するための
断面図である。
１１ 基板
１３ ソース領域
１５ ドレイン領域
１７ 制御ゲート
２１ 絶縁膜
２２ メモリセル
２３ トンネリング膜
２５ 多孔性貯蔵膜
２６ 電子貯蔵材料
２７ 量子ドット
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/788
29/792
(72)発明者 蔡 洙 杜
大韓民国 ソウル特別市 江西区 登林洞
642番地 コーロングアパート 101棟
1206号
Ｆターム(参考） 5F083 AD69 EP22 EP44 ER03 FZ01
GA09 GA27 GA28 JA02 JA05
JA06 JA14 PR00 PR03 PR21
PR22 PR36
5F101 BA00 BA41 BB02 BC01 BD14
BE03 BE07 BH13
Claims (22)
- 【請求項１】 基板と、 前記基板に形成され、互いに所定間隔で離隔されて配置
されたソース領域及びドレイン領域と、 前記基板上に形成され、前記ソース領域及びドレイン領
域を接続させ、電子を貯蔵する電子貯蔵材料で充填され
たナノサイズの複数の量子ドットを含むメモリセルと、 前記メモリセル上に形成され、前記メモリセルに貯蔵さ
れる電子の数を制御する制御ゲート膜と、を備えること
を特徴とするメモリ素子。 - 【請求項２】 前記メモリセルは、 前記制御ゲート膜の下部に配置された絶縁膜と、 前記絶縁膜の下部に配置され、前記電子貯蔵材料で充填
されたナノサイズの複数の量子ドットを含む多孔性貯蔵
膜と、を備えることを特徴とする請求項１に記載のメモ
リ素子。 - 【請求項３】 前記多孔性貯蔵膜及び前記基板の間に形
成された、電子が通過するトンネリング膜を、さらに備
えることを特徴とする請求項２に記載のメモリ素子。 - 【請求項４】 前記絶縁膜及び前記トンネリング膜は、
シリコンオキシド膜、アルミニウムオキシド膜、シリコ
ンオキシナイトライド膜、タンタルオキシド膜、ハフニ
ウムオキシド膜、ジルコニウムオキシド膜及びＳＴＯ膜
からなる群の中から選択された１種で構成されることを
特徴とする請求項２又は請求項３に記載のメモリ素子。 - 【請求項５】 前記多孔性貯蔵膜は、アルミニウムオキ
シド膜で構成されることを特徴とする請求項２又は請求
項３に記載のメモリ素子。 - 【請求項６】 前記電子貯蔵材料は、シリコン、シリコ
ンナイトライド及び金属からなる群の中から選択された
1種で構成されることを特徴とする請求項２又は請求項
３に記載のメモリ素子。 - 【請求項７】 基板にソース領域及びドレイン領域を互
いに所定間隔で離隔して形成する段階と、 前記ソース及びドレイン領域の間に電子貯蔵材料を蒸着
する段階と、 前記貯蔵膜を酸化させて複数のホールを形成することに
より多孔性貯蔵膜を形成する段階と、 前記ホールの内部に電子貯蔵材料を蒸着する段階と、 前記多孔性貯蔵膜をエッチングし、平坦面を形成する段
階と、 前記平坦面に絶縁膜を形成する段階と、 前記絶縁膜の上部に制御ゲートを形成する段階と、を備
えることを特徴とするメモリ素子の製造方法。 - 【請求項８】 前記多孔性貯蔵膜を形成する段階は、 前記多孔性貯蔵膜の形成前に、前記基板の上部に電子が
通過するトンネリング膜を形成する段階を、さらに備え
ることを特徴とする請求項７に記載のメモリ素子の製造
方法。 - 【請求項９】 前記多孔性貯蔵膜を形成する段階は、 前記多孔性貯蔵膜を酸化させて複数のホールを形成する
ことにより多孔性貯蔵膜を形成する第１のエッチング段
階と、 前記多孔性貯蔵膜を再酸化させて前記複数のホールの幅
を拡張するワイドニング段階と、 前記多孔性貯蔵膜をエッチングしてその高さを低くする
第２のエッチング段階と、を備えることを特徴とする請
求項７に記載のメモリ素子の製造方法。 - 【請求項１０】 前記多孔性貯蔵膜は、アルミニウムで
構成されることを特徴とする請求項７から請求項９のい
ずれか１項に記載のメモリ素子の製造方法。 - 【請求項１１】 前記電子貯蔵材料は、シリコン、シリ
コンナイトライド及び金属からなる群の中から選択され
た１種で構成されることを特徴とする請求項７から請求
項９のいずれか１項記載のメモリ素子の製造方法。 - 【請求項１２】 前記電子貯蔵材料は、シリコン、シリ
コンナイトライド及び金属からなる群の中から選択され
た１種で構成されることを特徴とする請求項１０に記載
のメモリ素子の製造方法。 - 【請求項１３】 前記絶縁膜及びトンネリング膜は、シ
リコンオキシド、アルミニウムオキシド、シリコンオキ
シナイトライド、タンタルオキシド、ハフニウムオキシ
ド、ジルコニウムオキシド及びＳＴＯからなる群の中か
ら選択された１種で構成されることを特徴とする請求項
１１に記載のメモリ素子の製造方法。 - 【請求項１４】 前記絶縁膜及びトンネリング膜は、シ
リコンオキシド、アルミニウムオキシド、シリコンオキ
シナイトライド、タンタルオキシド、ハフニウムオキシ
ド、ジルコニウムオキシド及びＳＴＯからなる群の中か
ら選択された１種で構成されることを特徴とする請求項
１２に記載のメモリ素子の製造方法。 - 【請求項１５】 基板上に多孔性貯蔵膜を形成する段階
と、 前記貯蔵膜を酸化させて複数のホールを形成することに
より多孔性貯蔵膜を形成する段階と、 前記ホールに電子貯蔵材料を蒸着する段階と、 前記多孔性貯蔵膜をエッチングし、平坦面を形成する段
階と、 前記平坦面に絶縁膜を形成する段階と、 前記絶縁膜の上部に制御ゲートを形成する段階と、 前記基板上の前記多孔性貯蔵膜の両側に、ソース領域及
びドレイン領域を互いに所定間隔で離隔して形成する段
階と、を備えることを特徴とするメモリ素子の製造方
法。 - 【請求項１６】 前記多孔性貯蔵膜を形成する段階は、 前記多孔性貯蔵膜の形成前に、前記基板の上面に電子が
通過するトンネリング膜を形成する段階を、さらに備え
ることを特徴とする請求項１５に記載のメモリ素子の製
造方法。 - 【請求項１７】 前記多孔性貯蔵膜を形成する段階は、 前記貯蔵膜を酸化させて複数のホールを形成することに
より多孔性貯蔵膜を形成する第１のエッチング段階と、 前記多孔性貯蔵膜を再酸化させて前記複数のホールの幅
を拡張するワイドニング段階と、 前記多孔性貯蔵膜をエッチングしてその高さを低くする
第２のエッチング段階と、を備えることを特徴とする請
求項１５に記載のメモリ素子の製造方法。 - 【請求項１８】前記貯蔵膜は、アルミニウムで構成され
ることを特徴とする請求項１５から請求項１７のいずれ
か１項に記載のメモリ素子の製造方法。 - 【請求項１９】 前記電子貯蔵材料は、シリコン、シリ
コンナイトライド及び金属からなる群の中から選択され
た１種で構成されることを特徴とする請求項１５から請
求項１７のいずれか１項に記載のメモリ素子の製造方
法。 - 【請求項２０】 前記電子貯蔵材料は、シリコン、シリ
コンナイトライド及び金属からなる群の中から選択され
た１種で構成されることを特徴とする請求項１８に記載
のメモリ素子の製造方法。 - 【請求項２１】 前記絶縁膜及びトンネリング膜は、シ
リコンオキシド、アルミニウムオキシド、シリコンオキ
シナイトライド、タンタルオキシド、ハフニウムオキシ
ド、ジルコニウムオキシド及びＳＴＯからなる群の中か
ら選択された１種で構成されることを特徴とする請求項
１９に記載のメモリ素子の製造方法。 - 【請求項２２】 前記絶縁膜及びトンネリング膜は、シ
リコンオキシド、アルミニウムオキシド、シリコンオキ
シナイトライド、タンタルオキシド、ハフニウムオキシ
ド、ジルコニウムオキシド及びＳＴＯからなる群の中か
ら選択された１種で構成されることを特徴とする請求項
２０に記載のメモリ素子の製造方法。
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