KR20160006335A - 박막트랜지스터 기판, 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법 - Google Patents

박막트랜지스터 기판, 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법 Download PDF

Info

Publication number
KR20160006335A
KR20160006335A KR1020140085365A KR20140085365A KR20160006335A KR 20160006335 A KR20160006335 A KR 20160006335A KR 1020140085365 A KR1020140085365 A KR 1020140085365A KR 20140085365 A KR20140085365 A KR 20140085365A KR 20160006335 A KR20160006335 A KR 20160006335A
Authority
KR
South Korea
Prior art keywords
layer
silicon layer
polycrystalline silicon
aluminum layer
anodized aluminum
Prior art date
Application number
KR1020140085365A
Other languages
English (en)
Inventor
정웅희
강윤호
김명화
신영기
이경원
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020140085365A priority Critical patent/KR20160006335A/ko
Priority to US14/565,880 priority patent/US20160013323A1/en
Publication of KR20160006335A publication Critical patent/KR20160006335A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

본 발명은 고이동도 특성을 가지면서도 제조가 용이한 박막트랜지스터 기판, 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법을 위하여, 기판과, 상기 기판 상에 배치된 양극산화알루미늄층과, 상기 양극산화알루미늄층을 덮도록 배치된 다결정실리콘층과, 상기 다결정실리콘층을 덮는 절연막을 구비하는, 박막트랜지스터 기판, 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법을 제공한다.

Description

박막트랜지스터 기판, 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법{Thin film transistor substrate, display apparatus, method for manufacturing thin film transistor substrate and method for manufacturing display apparatus}
본 발명의 실시예들은 박막트랜지스터 기판, 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법에 관한 것으로서, 더 상세하게는 고이동도 특성을 가지면서도 제조가 용이한 박막트랜지스터 기판, 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법에 관한 것이다.
일반적으로 유기발광 디스플레이 장치 등과 같은 디스플레이 장치는 각 (부)화소의 동작을 제어하기 위한 박막트랜지스터가 기판 상에 배치된다. 이러한 박막트랜지스터는 반도체층, 소스전극, 드레인전극 및 게이트전극 등을 포함한다. 이때, 반도체층은 통상적으로 비정질실리콘을 결정화시킨 다결정실리콘을 포함하며, 결정화를 위해 레이저빔을 비정질실리콘층에 조사하는 것이 일반적이다.
그러나 이러한 종래의 박막트랜지스터를 갖는 박막트랜지스터 기판은 결정화된 다결정실리콘층의 이동도가 높지 않다는 문제점이 있으며, 이동도를 높이기 위해서는 복잡한 과정을 거쳐야 하기에 제조가 용이하지 않다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 고이동도 특성을 가지면서도 제조가 용이한 박막트랜지스터 기판, 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판과, 상기 기판 상에 배치된 양극산화알루미늄층과, 상기 양극산화알루미늄층을 덮도록 배치된 다결정실리콘층과, 상기 다결정실리콘층을 덮는 절연막을 구비하는, 박막트랜지스터 기판이 제공된다.
상기 양극산화알루미늄층은, 상기 기판에 대해 수직 방향으로 연장된 복수개의 홀들을 포함할 수 있다. 이때, 상기 양극산화알루미늄층의 복수개의 홀들에는 공기가 채워질 수 있다.
상기 절연막은 상기 다결정실리콘층이 노출되도록 하는 관통홀들을 갖고, 상기 관통홀들을 통해 상기 다결정실리콘층에 접촉하는 소스전극과 드레인전극을 더 구비할 수 있다.
이때, 상기 양극산화알루미늄층은, 상기 다결정실리콘층의 상기 소스전극과 드레인전극에 컨택하는 소스영역과 드레인영역, 그리고 소스영역과 드레인영역 사이의 액티브영역에 대응할 수 있다. 또는, 상기 양극산화알루미늄층은, 상기 다결정실리콘층의 상기 소스전극과 드레인전극에 컨택하는 소스영역과 드레인영역 사이의 액티브영역에 대응할 수 있다.
한편, 상기 양극산화알루미늄층을 덮는 보조버퍼층을 더 구비하고, 상기 다결정실리콘층은 상기 보조버퍼층 상에 배치될 수 있다.
본 발명의 다른 일 관점에 따르면, 기판과, 상기 기판 상에 배치된 양극산화알루미늄층과, 상기 양극산화알루미늄층을 덮도록 배치된 다결정실리콘층과, 상기 다결정실리콘층을 덮되 상기 다결정실리콘층이 노출되도록 하는 관통홀들을 갖는 절연막과, 상기 관통홀들을 통해 상기 다결정실리콘층에 접촉하는 소스전극과 드레인전극과, 상기 소스전극 및 상기 드레인전극 중 어느 하나에 전기적으로 연결된 화소전극을 구비하는, 디스플레이 장치가 제공된다.
상기 양극산화알루미늄층은, 상기 기판에 대해 수직 방향으로 연장된 복수개의 홀들을 포함할 수 있다. 이 경우, 상기 양극산화알루미늄층의 복수개의 홀들에는 공기가 채워질 수 있다.
상기 양극산화알루미늄층은, 상기 다결정실리콘층의 상기 소스전극과 드레인전극에 컨택하는 소스영역과 드레인영역, 그리고 소스영역과 드레인영역 사이의 액티브영역에 대응할 수 있다.
상기 양극산화알루미늄층은, 상기 다결정실리콘층의 상기 소스전극과 드레인전극에 컨택하는 소스영역과 드레인영역 사이의 액티브영역에 대응할 수 있다.
상기 양극산화알루미늄층을 덮는 보조버퍼층을 더 구비하고, 상기 다결정실리콘층은 상기 보조버퍼층 상에 배치될 수 있다.
본 발명의 또 다른 일 관점에 따르면, 기판 상에 알루미늄층을 형성하는 단계와, 알루미늄층을 양극산화하여 양극산화알루미늄층으로 만드는 단계와, 양극산화알루미늄층을 덮도록 비정질실리콘층을 형성하는 단계와, 비정질실리콘층을 결정화하여 다결정실리콘층으로 만드는 단계를 포함하는, 박막트랜지스터 기판 제조방법이 제공된다.
상기 양극산화알루미늄층으로 만드는 단계는, 기판에 대해 수직 방향으로 연장된 복수개의 홀들이 형성된 양극산화알루미늄층으로 만드는 단계일 수 있다.
양극산화알루미늄층을 덮도록 보조버퍼층을 형성하는 단계를 더 포함하고, 상기 비정질실리콘층을 형성하는 단계는 보조버퍼층 상에 비정질실리콘층을 형성하는 단계일 수 있다.
상기 알루미늄층을 형성하는 단계는 박막트랜지스터에 대응하도록 패터닝된 알루미늄층을 형성하는 단계일 수 있다.
박막트랜지스터에 대응하도록 양극산화알루미늄층을 패터닝하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 일 관점에 따르면, 상기와 같은 방법들 중 어느 한 방법을 이용하여 박막트랜지스터 기판을 제조하는 단계와, 다결정실리콘층에 전기적으로 연결되는 화소전극을 형성하는 단계를 포함하는, 디스플레이 장치 제조방법이 제공된다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 특허청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 고이동도 특성을 가지면서도 제조가 용이한 박막트랜지스터 기판, 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 박막트랜지스터 기판 제조방법의 제조공정들을 개략적으로 도시하는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 유기발광 디스플레이 장치를 개략적으로 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 박막트랜지스터 기판 제조방법의 제조공정들을 개략적으로 도시하는 단면도이다.
본 실시예에 따른 박막트랜지스터 기판 제조방법에 따르면, 먼저 기판(100)을 준비한다. 기판(100)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재 등, 다양한 재료로 형성된 것일 수 있다.
기판(100)을 준비한 후, 도 1에 도시된 것과 같이 기판(100) 상에 알루미늄층(110a)을 형성한다. 물론 이에 앞서 기판(100) 상에 실리콘옥사이드나 실리콘나이트라이드 등과 같은 물질로 버퍼층(121)을 형성하는 단계를 거치고, 이후 버퍼층(121) 상에 알루미늄층(110a)을 형성할 수도 있다. 버퍼층(121)은 추후 형성될 비정질실리콘층이나 이 비정질실리콘층이 결정화된 다결정실리콘층에 불순물이 침투하는 것이 방지되도록 할 수 있다. 물론 필요하다면 버퍼층(121) 형성용 물질로PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리아크릴레이트(Polyacrylate) 또는 폴리이미드(Polyimide) 등과 같은 유기 절연물질을 사용할 수도 있다. 알루미늄층(110a)의 형성은 증착 등의 방법으로 이루어질 수 있다.
이후, 알루미늄층(110a)을 양극산화(anodizing)시킨다. 알루미늄층(110a)을 양극산화시키는 과정은 다양한 방법을 통해 이루어질 수 있는데, 궁극적으로는 알루미늄층(110a)을 산화시켜 도 4에 도시된 것과 같이 기판(100)에 대해 대략 수직 방향으로 연장된 복수개의 홀(110h)들이 형성된 양극산화알루미늄층(110)을 형성하는 것이다. 그러한 양극산화알루미늄층(110)을 형성하는 일 방법에 대해 설명하면 다음과 같다.
먼저 도 1에 도시된 것과 같이 알루미늄층(110a)을 형성한 후, 제1양극산화공정을 수행한다. 예컨대 10℃의 옥살산(oxalic acid)에 알루미늄층(110a)을 침지시키고 500~600초간 40~50V를 가한 상태로 유지하면, 도 2에 도시된 것과 같이 알루미늄층(110a)의 일부에 제1홀층(110b)이 형성된다. 이후 인산(phosphoric acid)나 크롬산(chromic acid) 또는 이들의 혼합물을 이용해 도 3에 도시된 것과 같이 제1홀층(110b)을 제거한다. 이에 따라 도 3에 도시된 것과 같이 상면에 홈(110c)이 형성된 알루미늄층(110a)을 얻게 된다. 이러한 알루미늄층(110a) 상면의 홈(110c)은 이후 진행될 제2양극산화공정에서 형성되는 홀(110h)들의 형성을 위한 씨드(seed) 역할을 하게 된다.
이후, 상면에 홈(110c)들이 형성된 알루미늄층(110a)에 대해 제2양극산화공정을 수행한다. 제1양극산화공정과 동일/유사한 조건 하에서 제2양극산화공정을 수행하게 되면, 도 4에 도시된 것과 같이 기판(100)에 대해 대략 수직 방향으로 연장된 복수개의 홀(110h)들이 형성된 양극산화알루미늄층(110)을 얻게 된다.
물론 제1양극산화공정과 제2양극산화공정의 2단계 공정을 거치지 않고 1회의 양극산화공정만으로 양극산화알루미늄층을 형성하는 것을 고려할 수도 있다. 그러나 이 경우 양극산화공정 시작 시 알루미늄층 상에 아무런 씨드가 없이 진행되기에, 균일하게 분포된 홀(110h)들이 형성되도록 하는 것이 용이하지 않을 수도 있다.
한편, 후술하는 것과 같이 박막트랜지스터 기판을 제조함에 있어서 양극산화알루미늄층(110)이 갖는 복수개의 홀(110h)들 각각의 크기, 복수개의 홀(110h)들 사이의 거리 등을 조절할 필요가 있다. 이 경우, 도 4에 도시된 것과 같이 기판(100)에 대해 대략 수직 방향으로 연장된 복수개의 홀(110h)들이 형성된 양극산화알루미늄층(110)을 형성한 후, 인산이나 크롬산 또는 이들의 혼합물을 이용해 산처리 공정을 통하여 복수개의 홀(110h)들 각각의 직경을 확장하거나, 복수개의 홀(110h)들 내면을 루테늄(Ru) 등의 금속 등으로 코팅함으로써 복수개의 홀(110h)들 각각의 직경을 축소하는 등의 과정을 거칠 수 있다. 후술하는 것과 같은 코팅의 경우, 원자층 증착법(ALD; atomic layer deposition)을 통해 코팅의 두께를 정밀하게 제어할 수도 있다.
이후, 양극산화알루미늄층(110)을 덮도록 비정질실리콘층을 형성하고, 이 비정질실리콘층을 결정화하여 다결정실리콘층(130, 도 5 참조)으로 만들 수 있다. 비정질실리콘층을 결정화하는 것은 예컨대 엑시머레이저빔을 비정질실리콘층에 조사함으로써 이루어질 수 있다.
비정질실리콘층을 결정화하여 다결정실리콘층(130)으로 만들 시, 비정질실리콘층은 순간적으로 그 온도가 상승했다가 낮아지게 되는데, 이 과정에서 비정질실리콘층은 용융되거나 거의 용융된 상태(near complete melting)에서 고체화되는 과정을 거치게 된다. 이 고체화되는 과정에서 다결정화되어 비정질실리콘층은 다결정실리콘층(130)이 된다. 이때 고체화되는 과정에서 소요되는 시간, 즉 쿨링 타임(cooling time)이 결정화된 다결정실리콘층(130)의 전기적 특성에 큰 영향을 미치게 된다. 쿨링 타임이 길어지면 다결정실리콘층(130)의 그레인 사이즈(grain size)가 커지게 되고, 이동도가 높아지게 된다.
본 실시예에 따른 박막트랜지스터 기판 제조방법에 따르면, 비정질실리콘층 형성에 앞서 복수개의 홀(110h)들을 갖는 양극산화알루미늄층(110)을 형성한다. 이 양극산화알루미늄층(110)의 복수개의 홀(110h)들 내에는 공기가 존재하도록 할 수 있다. 공기는 단열성이 뛰어나기에, 상술한 것과 같은 쿨링 타임을 늘릴 수 있으며, 이에 따라 그레인 사이즈가 크고 이동도가 높은 다결정실리콘층(130)이 형성되도록 할 수 있다. 또한 전술한 것과 같이 공정조건의 제어를 통해 양극산화알루미늄층(110)의 복수개의 홀(110h)들의 사이즈를 용이하게 조절할 수 있다. 따라서 최적이 다결정실리콘층(130)이 형성될 수 있도록 적절한 사이즈의 복수개의 홀(110h)들을 갖는 양극산화알루미늄층(110)을 용이하게 형성할 수 있기에, 고이동도 특성을 갖는 박막트랜지스터 기판을 용이하게 제조할 수 있다.
한편, 양극산화알루미늄층(110)이 복수개의 홀(110h)들을 갖기에, 양극산화알루미늄층(110) 상에 비정질실리콘층을 균일하게 형성하는 것이 용이하지 않을 수도 있다. 비정질실리콘층 형성 시 양극산화알루미늄층(110)의 단차 커버리지(step coverage)가 좋지 않을 수도 있고, 비정질실리콘층이 복수개의 홀(110h)들 각각의 일부를 채울 수도 있기 때문이다. 비정질실리콘층이 균일하게 형성되지 않을 경우, 이를 결정화한 다결정실리콘층(130) 역시 균일하지 않을 수도 있고 결정화 과정에서 그레인 사이즈가 균일하지 않게 될 수도 있다.
따라서 그러한 문제점이 발생하는 것을 방지하기 위해, 양극산화알루미늄층(110)을 덮도록 보조버퍼층(123)을 형성하는 단계를 더 포함하고, 비정질실리콘층은 이 보조버퍼층(123) 상에 형성할 수도 있다. 보조버퍼층(123)은 실리콘옥사이드나 실리콘나이트라이드 등과 같은 물질로 형성할 수 있다. 물론 필요하다면 보조버퍼층(123) 형성용 물질로PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리아크릴레이트(Polyacrylate) 또는 폴리이미드(Polyimide) 등과 같은 유기 절연물질을 사용할 수도 있다. 보조버퍼층(123)은 상술한 것과 같은 역할 외에도, 그 상부에 형성되는 비정질실리콘층이나 이 비정질실리콘층이 결정화된 다결정실리콘층(130)에 불순물이 침투하는 것이 방지되도록 하는 역할을 할 수도 있다.
한편, 양극산화알루미늄층(110)은 기판(100)의 전면(全面)에 대응할 필요는 없다. 따라서 도 1에 도시된 것과 같이 박막트랜지스터에 대응하도록 패터닝된 알루미늄층(110a)을 형성하거나 알루미늄층을 패터닝하여 도 1에 도시된 것과 같은 형상으로 만들고, 이후 이를 양극산화할 수도 있다. 또는, 기판(100)의 전면에 알루미늄층을 형성하고 이를 양극산화하여 기판(100)의 전면에 양극산화알루미늄층을 형성한 후, 이를 패터닝하여 박막트랜지스터에 대응하도록 할 수도 있다.
다결정실리콘층(130) 상에는 도 5에 도시된 것과 같이 이를 덮는 절연막(141)이 배치되고, 이 절연막(141) 상에는 다결정실리콘층(130)에 대응하는 게이트전극(151)이 위치하게 된다. 절연막(141)은 다결정실리콘층(130)이 노출되도록 하는 관통홀들을 갖고, 소스전극(155)과 드레인전극(153)은 이 관통홀들을 통해 다결정실리콘층(130)에 접촉하게 된다. 물론 소스전극(155)과 드레인전극(153)을 게이트전극(151)과 절연하기 위한 층간절연막(143)이, 소스전극(155) 및 드레인전극(153)과 게이트전극(151) 사이에 개재될 수 있다. 이 경우 관통홀들은 절연막(141)과 층간절연막(143)을 관통하게 된다.
다결정실리콘층(130)의 소스전극(155)과 접촉하는 부분은 소스영역, 드레인전극(153)과 접촉하는 부분은 드레인영역이라 할 수 있다.
전술한 것과 같은 패터닝된 알루미늄층(110a) 또는 패터닝된 양극산화알루미늄층(110)은, 다결정실리콘층(130)의 소스영역, 드레인영역, 그리고 이 두 영역들 사이의 액티브영역에 대응할 수 있다. 이는 다결정실리콘층(130)의 소스영역, 드레인영역 및 액티브영역이 사이즈가 큰 그레인을 갖고 이동도가 높도록 할 필요가 있기 때문이다. 물론 경우에 따라서는 패터닝된 알루미늄층(110a) 또는 패터닝된 양극산화알루미늄층(110)이 다결정실리콘층(130)의 액티브영역에 대응하도록 할 수도 있다. 다결정실리콘층(130)의 액티브영역이 박막트랜지스터의 특성에 가장 큰 영향을 미치는 부분이기 때문이다.
한편, 도 5 등에서는 다결정실리콘층(130)이 기판(100)의 전면에 대응하는 것으로 도시되어 있지만, 이는 예시적인 것일 뿐이다. 다결정실리콘층(130)은 각 박막트랜지스터 별로 패터닝된 아일랜드 형상을 가질 수도 있다.
그리고 비정질실리콘층을 결정화하여 다결정실리콘층(130)으로 만들기에 앞서, 비정질실리콘층을 덮는 절연막(141)을 먼저 형성하고, 이후 비정질실리콘층을 결정화하는 것을 고려할 수도 있다. 예컨대 비정질실리콘층 상의 절연막(141)에 레이저빔을 조사하게 될 경우, 비정질실리콘층은 하부의 양극산화알루미늄층(110)과 상부의 절연막(141) 사이에 위치하거나, 하부의 보조버퍼층(123)과 상부의 절연막(141) 사이에 위치하여, 그 쿨링 타임이 길어지도록 할 수 있다. 물론 어떤 경우이든 비정질실리콘층 하부의 양극산화알루미늄층(110)에 의해 그 쿨링 타임을 획기적으로 늘릴 수 있다.
지금까지는 박막트랜지스터 제조방법에 대해 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이와 같은 제조방법에 의해 제조된 박막트랜지스터 기판 역시 본 발명의 범위에 속한다고 할 것이다.
본 실시예에 따른 박막트랜지스터 기판은 예컨대 도 5에 도시된 것과 같은 형상을 가질 수 있다. 즉, 본 실시예에 따른 박막트랜지스터 기판은 기판(100), 양극산화알루미늄층(110), 그 위의 다결정실리콘층(130) 및 다결정실리콘층(130)을 덮는 절연막(141)을 구비한다. 양극산화알루미늄층(110)은 복수개의 홀(110h)들을 가질 수 있는데, 특히 이 복수개의 홀(110h)들은 기판(100)에 대해 대략 수직 방향으로 연장된 것일 수 있다. 이러한 복수개의 홀(110h)들을 갖는 양극산화알루미늄층(110)은, 전술한 것과 같이 알루미늄층을 형성하고 이를 양극산화시킴으로써 형성할 수 있다. 이 양극산화알루미늄층(110)의 복수개의 홀(110h)들에는 공기가 채워져, 비정질실리콘층을 결정화할 시 그 쿨링 타임을 높임으로써, 다결정실리콘층(130)의 그레인 사이즈가 크고 다결정실리콘층(130)의 이동도가 높도록 할 수 있다.
한편, 절연막(141)은 다결정실리콘층이 노출되도록 하는 관통홀들을 갖고, 소스전극(155)과 드레인전극(153)이 관통홀들을 통해 다결정실리콘층(130)에 접촉하도록 할 수 있다. 물론 소스전극(155)과 드레인전극(153)을 게이트전극(151)과 절연하기 위한 층간절연막(143)이, 소스전극(155) 및 드레인전극(153)과 게이트전극(151) 사이에 개재될 수 있다. 이 경우 관통홀들은 절연막(141)과 층간절연막(143)을 관통하게 된다. 다결정실리콘층(130)의 소스전극(155)과 접촉하는 부분은 소스영역, 드레인전극(153)과 접촉하는 부분은 드레인영역이라 할 수 있다.
양극산화알루미늄층(110)은, 다결정실리콘층(130)의 소스영역, 드레인영역, 그리고 이 두 영역들 사이의 액티브영역에 대응할 수 있다. 이는 다결정실리콘층(130)의 소스영역, 드레인영역 및 액티브영역이 사이즈가 큰 그레인을 갖고 이동도가 높도록 할 필요가 있기 때문이다. 물론 경우에 따라서는 양극산화알루미늄층(110)이 다결정실리콘층(130)의 액티브영역에 대응하도록 할 수도 있다. 다결정실리콘층(130)의 액티브영역이 박막트랜지스터의 특성에 가장 큰 영향을 미치는 부분이기 때문이다.
한편, 도 5 등에서는 다결정실리콘층(130)이 기판(100)의 전면에 대응하는 것으로 도시되어 있지만, 이는 예시적인 것일 뿐이다. 다결정실리콘층(130)은 각 박막트랜지스터 별로 패터닝된 아일랜드 형상을 가질 수도 있다.
양극산화알루미늄층(110)과 다결정실리콘층(130) 사이에는 보조버퍼층(123)이 개재될 수 있다. 양극산화알루미늄층(110)이 복수개의 홀(110h)들을 갖기에, 양극산화알루미늄층(110) 상에 후에 다결정실리콘층(130)이 될 비정질실리콘층을 균일하게 형성하는 것이 용이하지 않을 수도 있다. 따라서 양극산화알루미늄층(110)을 덮도록 보조버퍼층(123)을 형성하고, 후에 다결정실리콘층(130)이 될 비정질실리콘층은 이 보조버퍼층(123) 상에 위치하도록 할 수도 있다. 보조버퍼층(123)은 상술한 것과 같은 역할 외에도, 그 상부에 위치하는 비정질실리콘층이나 이 비정질실리콘층이 결정화된 다결정실리콘층(130)에 불순물이 침투하는 것이 방지되도록 하는 역할을 할 수도 있다.
한편, 이와 같은 박막트랜지스터 기판을 구비하는 디스플레이 장치 역시 본 발명의 범위에 속한다. 예컨대, 본 발명의 일 실시예에 따른 디스플레이 장치는 상술한 것과 같은 박막트랜지스터 기판과, 박막트랜지스터에 전기적으로 연결된 디스플레이소자를 구비할 수 있다. 도 6은 그와 같은 디스플레이 장치, 구체적으로 유기발광 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다.
도 6을 참조하면, 본 실시예에 따른 유기발광 디스플레이 장치는, 기판(100), 박막트랜지스터 및 디스플레이 소자인 유기발광소자(170)를 구비한다. 기판(100)은 투명한 소재, 예컨대 글라스재, 플라스틱재, 또는 금속재로 형성될 수 있다.
기판(100) 상에는 버퍼층(121), 절연막(141), 층간절연막(143) 등이 기판(100)의 전면(全面)에 형성될 수 있다. 박막트랜지스터는 양극산화알루미늄층(110), 다결정실리콘층(130), 게이트전극(151), 소스전극(155) 및 드레인전극(153)을 포함할 수 있다. 물론 보조버퍼층(123)이 양극산화알루미늄층(110)과 다결정실리콘층(130) 사이에 개재될 수도 있다.
그리고 이러한 박막트랜지스터를 덮는 절연층(161)이 위치하는데, 이 절연층(161)은 박막트랜지스터를 보호하는 보호막일 수도 있고, 상면이 평탄한 평탄화막일 수도 있으며, 보호막과 평탄화막의 다층구조를 가질 수도 있다. 절연층(161) 상에는 패터닝된 화소전극(171), 기판(100)의 전면에 대략 대응하는 대향전극(175), 그리고 화소전극(171)과 대향전극(175) 사이에 개재되며 발광층을 포함하는 다층 구조의 중간층(173)을 포함하는, 유기발광소자(170)가 위치하도록 형성될 수 있다. 물론 중간층(173)은 도시된 것과 달리 일부 층은 기판(100)의 전면에 대략 대응하는 공통층일 수 있고, 다른 일부 층은 화소전극(171)에 대응하도록 패터닝된 패턴층일 수 있다. 화소전극(171)은 비아홀을 통해 박막트랜지스터에 전기적으로 연결될 수 있다. 물론 화소전극(171)의 가장자리를 덮으며 각 화소영역을 정의하는 개구를 갖는 화소정의막(163)이 기판(100)의 전면에 대략 대응하도록 절연층(161) 상에 형성될 수 있다.
여기서 박막트랜지스터는 전술한 방법에 따라 제조된다. 즉, 기판(100)에 대략 수직인 방향으로 연장된 복수개의 홀(110h)들을 갖는 양극산화알루미늄층(110)이 다결정실리콘층(130) 하부에 위치하기에, 비정질실리콘층을 결정화하여 다결정실리콘층(130)으로 만들 시 그 쿨링 타임을 늘릴 수 있다. 이를 통해 다결정실리콘층(130)의 그레인 사이즈를 늘리고 이동도를 높임으로써, 고품질의 박막트랜지스터를 갖는 유기발광 디스플레이 장치를 구현할 수 있다.
양극산화알루미늄층(110)의 복수개의 홀(110h)들에는 공기가 채워질 수도 있다. 그리고 양극산화알루미늄층(110)은 다양한 형태로 패터닝될 수 있고 보조버퍼층(123)을 가질 수도 있다. 즉, 본 실시예에 따른 유기발광 디스플레이 장치는 전술한 실시예들 및 그 변형예들에 따른 박막트랜지스터 기판들 중 어느 하나와, 박막트랜지스터의 소스전극(155)과 드레인전극(153) 중 어느 하나에 전기적으로 연결된 화소전극(171)을 갖는다.
물론 본 발명이 유기발광 디스플레이 장치에 국한되는 것은 아니며, 예컨대 액정디스플레이 장치 등과 같이 다결정실리콘층을 활성층으로 갖는 박막트랜지스터를 갖는 디스플레이 장치라면 본 발명의 범위에 속한다고 할 것이다.
그리고 물론, 본 발명은 유기발광 디스플레이 장치 제조방법과 같은, 디스플레이 장치 제조방법도 포함한다. 즉, 전술한 박막트랜지스터 기판 제조방법을 이용해 박막트랜지스터 기판을 제조하는 단계를 거치고, 다결정실리콘층(130)에 전기적으로 연결되는 화소전극(171)을 형성하는 단계를 거침으로써, 유기발광 디스플레이 장치와 같은 디스플레이 장치를 제조할 수 있다. 여기서 화소전극(171)이 다결정실리콘층(130)에 전기적으로 연결된다는 것은, 예컨대 화소전극(171)이 드레인전극(153)에 직간접적으로 연결되고, 이 드레인전극(153)이 다결정실리콘층(130)에 직간접적으로 컨택된다는 것을 의미한다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판 110: 양극산화알루미늄층
110a: 알루미늄층 110b: 제1홀층
110c: 홈 110h: 홀
121: 버퍼층 123: 보조버퍼층
130: 다결정실리콘층 141: 절연막
143: 층간절연막 151: 게이트전극
153: 드레인전극 155: 소스전극
161: 절연층 163: 화소정의막
170: 유기발광소자 171: 화소전극
173: 중간층 175: 대향전극

Claims (19)

  1. 기판;
    상기 기판 상에 배치된 양극산화알루미늄층;
    상기 양극산화알루미늄층을 덮도록 배치된 다결정실리콘층; 및
    상기 다결정실리콘층을 덮는 절연막;
    을 구비하는, 박막트랜지스터 기판.
  2. 제1항에 있어서,
    상기 양극산화알루미늄층은, 상기 기판에 대해 수직 방향으로 연장된 복수개의 홀들을 포함하는, 박막트랜지스터 기판.
  3. 제2항에 있어서,
    상기 양극산화알루미늄층의 복수개의 홀들에는 공기가 채워진, 박막트랜지스터 기판.
  4. 제1항에 있어서,
    상기 절연막은 상기 다결정실리콘층이 노출되도록 하는 관통홀들을 갖고,
    상기 관통홀들을 통해 상기 다결정실리콘층에 접촉하는 소스전극과 드레인전극을 더 구비하는, 박막트랜지스터 기판.
  5. 제4항에 있어서,
    상기 양극산화알루미늄층은, 상기 다결정실리콘층의 상기 소스전극과 드레인전극에 컨택하는 소스영역과 드레인영역, 그리고 소스영역과 드레인영역 사이의 액티브영역에 대응하는, 박막트랜지스터 기판.
  6. 제4항에 있어서,
    상기 양극산화알루미늄층은, 상기 다결정실리콘층의 상기 소스전극과 드레인전극에 컨택하는 소스영역과 드레인영역 사이의 액티브영역에 대응하는, 박막트랜지스터 기판.
  7. 제1항에 있어서,
    상기 양극산화알루미늄층을 덮는 보조버퍼층을 더 구비하고,
    상기 다결정실리콘층은 상기 보조버퍼층 상에 배치되는, 박막트랜지스터 기판.
  8. 기판;
    상기 기판 상에 배치된 양극산화알루미늄층;
    상기 양극산화알루미늄층을 덮도록 배치된 다결정실리콘층;
    상기 다결정실리콘층을 덮되 상기 다결정실리콘층이 노출되도록 하는 관통홀들을 갖는 절연막;
    상기 관통홀들을 통해 상기 다결정실리콘층에 접촉하는 소스전극과 드레인전극; 및
    상기 소스전극 및 상기 드레인전극 중 어느 하나에 전기적으로 연결된 화소전극;
    을 구비하는, 디스플레이 장치.
  9. 제8항에 있어서,
    상기 양극산화알루미늄층은, 상기 기판에 대해 수직 방향으로 연장된 복수개의 홀들을 포함하는, 디스플레이 장치.
  10. 제9항에 있어서,
    상기 양극산화알루미늄층의 복수개의 홀들에는 공기가 채워진, 디스플레이 장치.
  11. 제8항에 있어서,
    상기 양극산화알루미늄층은, 상기 다결정실리콘층의 상기 소스전극과 드레인전극에 컨택하는 소스영역과 드레인영역, 그리고 소스영역과 드레인영역 사이의 액티브영역에 대응하는, 디스플레이 장치.
  12. 제8항에 있어서,
    상기 양극산화알루미늄층은, 상기 다결정실리콘층의 상기 소스전극과 드레인전극에 컨택하는 소스영역과 드레인영역 사이의 액티브영역에 대응하는, 디스플레이 장치.
  13. 제8항에 있어서,
    상기 양극산화알루미늄층을 덮는 보조버퍼층을 더 구비하고,
    상기 다결정실리콘층은 상기 보조버퍼층 상에 배치되는, 디스플레이 장치.
  14. 기판 상에 알루미늄층을 형성하는 단계;
    알루미늄층을 양극산화하여 양극산화알루미늄층으로 만드는 단계;
    양극산화알루미늄층을 덮도록 비정질실리콘층을 형성하는 단계; 및
    비정질실리콘층을 결정화하여 다결정실리콘층으로 만드는 단계;
    를 포함하는, 박막트랜지스터 기판 제조방법.
  15. 제14항에 있어서,
    상기 양극산화알루미늄층으로 만드는 단계는, 기판에 대해 수직 방향으로 연장된 복수개의 홀들이 형성된 양극산화알루미늄층으로 만드는 단계인, 박막트랜지스터 기판 제조방법.
  16. 제14항에 있어서,
    양극산화알루미늄층을 덮도록 보조버퍼층을 형성하는 단계를 더 포함하고, 상기 비정질실리콘층을 형성하는 단계는 보조버퍼층 상에 비정질실리콘층을 형성하는 단계인, 박막트랜지스터 기판 제조방법.
  17. 제14항에 있어서,
    상기 알루미늄층을 형성하는 단계는 박막트랜지스터에 대응하도록 패터닝된 알루미늄층을 형성하는 단계인, 박막트랜지스터 기판 제조방법.
  18. 제14항에 있어서,
    박막트랜지스터에 대응하도록 양극산화알루미늄층을 패터닝하는 단계를 더 포함하는, 박막트랜지스터 기판 제조방법.
  19. 제14항 내지 제19항 중 어느 한 항의 방법을 이용하여 박막트랜지스터 기판을 제조하는 단계; 및
    다결정실리콘층에 전기적으로 연결되는 화소전극을 형성하는 단계;
    를 포함하는, 디스플레이 장치 제조방법.
KR1020140085365A 2014-07-08 2014-07-08 박막트랜지스터 기판, 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법 KR20160006335A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140085365A KR20160006335A (ko) 2014-07-08 2014-07-08 박막트랜지스터 기판, 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법
US14/565,880 US20160013323A1 (en) 2014-07-08 2014-12-10 Thin film transistor substrate, display apparatus, method for manufacturing the thin film transistor substrate, and method for manufacturing the display apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140085365A KR20160006335A (ko) 2014-07-08 2014-07-08 박막트랜지스터 기판, 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법

Publications (1)

Publication Number Publication Date
KR20160006335A true KR20160006335A (ko) 2016-01-19

Family

ID=55068224

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140085365A KR20160006335A (ko) 2014-07-08 2014-07-08 박막트랜지스터 기판, 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법

Country Status (2)

Country Link
US (1) US20160013323A1 (ko)
KR (1) KR20160006335A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190042895A (ko) * 2017-10-17 2019-04-25 엘지디스플레이 주식회사 발광다이오드 및 전계발광 표시장치
US10877521B2 (en) 2018-07-30 2020-12-29 Samsung Display Co., Ltd. Display device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5359214A (en) * 1993-06-02 1994-10-25 Kulite Semiconductor Products Field effect devices formed from porous semiconductor materials
JP3902883B2 (ja) * 1998-03-27 2007-04-11 キヤノン株式会社 ナノ構造体及びその製造方法
JP4536866B2 (ja) * 1999-04-27 2010-09-01 キヤノン株式会社 ナノ構造体及びその製造方法
US6936854B2 (en) * 2001-05-10 2005-08-30 Canon Kabushiki Kaisha Optoelectronic substrate
US6804081B2 (en) * 2001-05-11 2004-10-12 Canon Kabushiki Kaisha Structure having pores and its manufacturing method
KR100459895B1 (ko) * 2002-02-09 2004-12-04 삼성전자주식회사 퀀텀 도트를 가지는 메모리 소자 및 그 제조방법
AU2003207199A1 (en) * 2002-02-12 2003-09-04 Canon Kabushiki Kaisha Structure, method of manufacturing the same, and device using the same
US6972146B2 (en) * 2002-03-15 2005-12-06 Canon Kabushiki Kaisha Structure having holes and method for producing the same
AU2003221347A1 (en) * 2002-03-15 2003-09-29 Canon Kabushiki Kaisha Functional device and method of manufacturing the device, vertical magnetic recording medium, magnetic recording and reproducing device, and information processing device
JP4428921B2 (ja) * 2002-12-13 2010-03-10 キヤノン株式会社 ナノ構造体、電子デバイス、及びその製造方法
US7455759B2 (en) * 2003-08-11 2008-11-25 Canon Kabushiki Kaisha Method for production of a structure with pores by anodizing
JP4438049B2 (ja) * 2003-08-11 2010-03-24 キヤノン株式会社 電界効果トランジスタ及びそれを用いたセンサ並びにその製造方法
KR101176539B1 (ko) * 2003-11-04 2012-08-24 삼성전자주식회사 폴리 실리콘막 형성 방법, 이 방법으로 형성된 폴리실리콘막을 구비하는 박막 트랜지스터 및 그 제조방법
US7432218B2 (en) * 2004-09-01 2008-10-07 Canon Kabushiki Kaisha Method for producing porous body
JP5094208B2 (ja) * 2006-08-24 2012-12-12 キヤノン株式会社 構造体の製造方法
KR100912553B1 (ko) * 2008-03-07 2009-08-19 오영주 압전기판 및 이를 이용한 ｓａｗ 필터
EP2433290B1 (en) * 2009-05-19 2018-09-05 Hewlett-Packard Development Company, L. P. Nanoflat resistor
WO2011017392A1 (en) * 2009-08-04 2011-02-10 Ut-Battelle, Llc Vertically-aligned nanopillar array on biaxially-textured substrates for nanoelectronics and energy conversion applications
US20130140517A1 (en) * 2011-06-29 2013-06-06 Purdue Research Foundation Thin and Flexible Gallium Nitride and Method of Making the Same
CN103052604B (zh) * 2011-07-01 2015-12-23 安瀚视特控股株式会社 平面显示器用玻璃基板及其制造方法
KR101912923B1 (ko) * 2011-12-12 2018-10-30 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190042895A (ko) * 2017-10-17 2019-04-25 엘지디스플레이 주식회사 발광다이오드 및 전계발광 표시장치
US10877521B2 (en) 2018-07-30 2020-12-29 Samsung Display Co., Ltd. Display device

Also Published As

Publication number Publication date
US20160013323A1 (en) 2016-01-14

Similar Documents

Publication Publication Date Title
US10818694B2 (en) Array substrate, preparation method thereof and display panel
US7192818B1 (en) Polysilicon thin film fabrication method
KR101233348B1 (ko) 표시 장치 및 그 제조 방법
EP2735629B1 (en) Method of manufacturing low temperature polysilicon film, thin film transistor and manufacturing method thereof
US7960295B2 (en) Film transistor and method for fabricating the same
JP5576814B2 (ja) 半導体デバイス及びその製造方法
US9773813B2 (en) Thin film transistor and a manufacturing method thereof, array substrate and a manufacturing method thereof, display device
JP2010145984A (ja) 有機電界発光表示装置及びその製造方法
WO2016206151A1 (zh) 低温多晶硅tft基板结构的制作方法及低温多晶硅tft基板结构
KR100953657B1 (ko) 박막트랜지스터 및 그 제조방법과 이를 구비하는유기전계발광표시장치
JP2005142567A (ja) ポリシリコン膜の形成方法、その方法で形成されたポリシリコン膜を備える薄膜トランジスタおよびその製造方法
JP2007220918A (ja) レーザアニール方法、薄膜半導体装置及びその製造方法、並びに表示装置及びその製造方法
WO2015192558A1 (zh) 低温多晶硅薄膜晶体管、其制备方法及阵列基板与显示装置
KR20160006335A (ko) 박막트랜지스터 기판, 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법
US20180040648A1 (en) Array Substrate, Manufacturing Method Therefor, Display Panel, And Display Apparatus
JP6003670B2 (ja) 有機薄膜トランジスタおよびその製造方法
US20190304782A1 (en) Method and device for manufacturing low temperature poly-silicon, and laser assembly
WO2019037210A1 (zh) 低温多晶硅阵列基板及制作方法、显示面板
KR101763414B1 (ko) 박막 트랜지스터 및 그것을 구비한 평판 표시 장치
TWI570976B (zh) 主動元件及其製作方法
WO2016155149A1 (zh) 多晶硅薄膜制备方法、半导体器件、显示基板及显示装置
US9806100B2 (en) Manufacturing method of thin film transistor array panel and thin film transistor array panel
KR102329267B1 (ko) 박막트랜지스터 기판, 이를 구비한 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법
CN104022042B (zh) 低温多晶硅薄膜晶体管的制作方法和阵列基板的制作方法
CN106206602B (zh) 薄膜晶体管基底、包括其的显示装置以及它们的制造方法

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination