KR100953657B1 - 박막트랜지스터 및 그 제조방법과 이를 구비하는유기전계발광표시장치 - Google Patents

박막트랜지스터 및 그 제조방법과 이를 구비하는유기전계발광표시장치 Download PDF

Info

Publication number
KR100953657B1
KR100953657B1 KR1020070115553A KR20070115553A KR100953657B1 KR 100953657 B1 KR100953657 B1 KR 100953657B1 KR 1020070115553 A KR1020070115553 A KR 1020070115553A KR 20070115553 A KR20070115553 A KR 20070115553A KR 100953657 B1 KR100953657 B1 KR 100953657B1
Authority
KR
South Korea
Prior art keywords
semiconductor layer
thin film
film transistor
source
region
Prior art date
Application number
KR1020070115553A
Other languages
English (en)
Other versions
KR20090049331A (ko
Inventor
김경보
박용우
정창영
도성원
이대우
여종모
Original Assignee
삼성모바일디스플레이주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성모바일디스플레이주식회사 filed Critical 삼성모바일디스플레이주식회사
Priority to KR1020070115553A priority Critical patent/KR100953657B1/ko
Priority to US12/270,242 priority patent/US20090121231A1/en
Publication of KR20090049331A publication Critical patent/KR20090049331A/ko
Application granted granted Critical
Publication of KR100953657B1 publication Critical patent/KR100953657B1/ko
Priority to US13/760,683 priority patent/US20130149819A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

본 발명은 박막트랜지스터 및 그 제조방법과 이를 구비하는 유기전계발광표시장치에 관한 것으로 ±10% 범위의 그레인 크기 편차를 가지는 다결정 실리콘으로 형성된 반도체층을 구비한다.
따라서, 반도체층의 SLS 결정화 시 발생할 수 있는 그레인 크기의 불균일로 인한 화상특성 불량의 문제점을 개선할 수 있다.
그레인,불균일,SLS

Description

박막트랜지스터 및 그 제조방법과 이를 구비하는 유기전계발광표시장치{Thin film transistors, fabricating method of the same and organic light emitting diode device using the same}
본 발명은 박막트랜지스터 및 그 제조방법과 이를 구비하는 유기전계발광표시장치에 관한 것으로, 보다 상세하게는 그레인 크기의 편차를 가지는 다결정 실리콘으로 이루어지는 반도체층을 포함하는 박막트랜지스터 및 그 제조방법과 이를 구비하는 유기전계발광표시장치에 관한 것이다.
일반적으로, 평판 표시 장치는 액정 표시 장치(Liquid Crystal Display; LCD), 전계 방출 디스플레이 장치(Field Emission Display; FED), 플라즈마 표시 장치(Plasma Display Panel; PDP), 유기 전계 발광표시장치(Organic Light Emitting Diode display; OLED) 등으로 나누어진다.
상기 중 액정 표시 장치 또는 유기 전계 발광표시장치는 구동 방법에 따라 수동 구동(Passive matrix) 방식과 능동 구동(Active matrix) 방식으로 나누어 진 다.
이들 중 상기 능동 구동 방식은 표시 영역의 각 화소마다 박막트랜지스터를 포함하기 때문에, 각 화소마다 일정한 전류를 공급하여 안정적인 화상특성을 나타낼 수 있다.
이러한, 박막트랜지스터는 일반적으로 소스/드레인 영역 및 채널 영역을 포함하는 반도체층, 게이트 전극, 소스/드레인 전극을 포함한다. 이들 중에서 상기 반도체층은 다결정 실리콘(polycrystalline silicon; poly-si) 또는 비정질 실리콘(amorphous silicon; a-si)으로 형성할 수 있으나, 전자이동도가 비정질 실리콘보다 우수한 결정화된 상태인 다결정 실리콘을 이용하면 보다 양호한 특성의 박막트랜지스터를 구현할 수 있다.
이러한, 다결정 실리콘으로 이루어진 반도체층을 형성하는 방법으로는 통상적으로 기판 상에 비정질 실리콘층을 형성하고 이를 레이저를 이용하여 결정화하는 방법이 있다.
상기 레이저를 이용한 결정화법은 크게 엑시머 레이저 어닐링(Excimer Laser Annealing; ELA) 결정화법과 순차측면고상(Sequential Lateral Solidification; SLS) 결정화법으로 나누어 진다.
상기 중 SLS 결정화법은 통상적으로 비정질 실리콘층에 레이저를 2회 이상 중첩 조사하여 결정립 실리콘을 측면 성장시킴으로써 전자 이동도를 향상 시킬 수 있는 결정화 방법이다.
상기와 같이 2회 이상 중첩 조사할 경우에는 1차 레이저 조사 후 일정거리만 큼 이동하여 2차 레이저를 조사하게 된다.
하지만, 이러한 2차 레이저 과정에서는 이동 시 초래되는 공정오차로 인해 반도체층의 그레인 크기에 편차가 발생한다. 결국, 상기 반도체층의 그레인 크기 불균일성은 상기 반도체층을 포함하는 박막트랜지스터를 구비하는 평판 표시 장치의 구동 시 불균일한 화상 문제점을 초래한다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위한 것으로, 반도체층을 그레인 크기의 편차가 ±10% 범위인 다결정 실리콘으로 형성하는데 그 목적이 있다.
본 발명의 상기 목적은 기판; 상기 기판 상에 위치하며 소스/드레인 영역 및 채널영역을 포함하는 반도체층; 상기 반도체층의 채널영역과 대응되도록 위치하는 게이트 전극; 상기 반도체층과 상기 게이트 전극 사이에 위치하며 상기 반도체층과 상기 게이트 전극을 절연시키는 게이트 절연막; 및 상기 반도체층의 소스/드레인 영역과 전기적으로 연결되는 소스/드레인 전극을 포함하며, 상기 반도체층은 그레인 크기가 ±10% 범위의 편차를 가지는 다결정 실리콘인 것을 특징으로 하는 박막트랜지스터에 의해 달성된다.
또한, 본 발명의 상기 목적은 기판; 상기 기판 상에 위치하며 소스/드레인 영역 및 채널영역을 포함하는 반도체층; 상기 반도체층의 채널영역과 대응되도록 위치하는 게이트 전극; 상기 반도체층과 상기 게이트 전극 사이에 위치하며 상기 반도체층과 상기 게이트 전극을 절연시키는 게이트 절연막; 상기 반도체층의 소스/드레인 영역과 전기적으로 연결되는 소스/드레인 전극; 상기 소스/드레인 전극과 전기적으로 연결되는 화소전극; 상기 화소전극 상에 위치하며 유기 발광층을 포함하는 유기막층; 및 상기 유기막층 상에 위치하는 대향전극을 포함하며, 상기 반도체층은 그레인 크기가 ±10% 범위의 편차를 가지는 다결정 실리콘인 것을 특징으로 하는 유기 전계 발광표시장치에 의해서도 달성된다.
또한, 본 발명의 상기 목적은 기판을 제공하고; 상기 기판 상에 위치하며 소스/드레인 영역 및 채널영역을 포함하는 반도체층을 형성하고; 상기 반도체층의 채널영역과 대응되며 위치하는 게이트 전극을 형성하고; 상기 반도체층과 상기 게이트 전극 사이에 위치하며 상기 반도체층과 상기 게이트 전극을 절연시키는 게이트 절연막을 형성하고; 상기 반도체층의 소스/드레인 영역과 전기적으로 연결되는 소스/드레인 전극을 형성하는 것을 포함하며, 상기 반도체층은 그레인 크기가 ±10% 범위의 편차를 가지는 다결정 실리콘으로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법에 의해서도 달성된다.
따라서, 본 발명의 박막트랜지스터 및 그 제조방법과 이를 구비하는 유기전계발광표시장치는 반도체층을 형성하는 다결정 실리콘의 그레인 크기 불균일로인해 발생되는 화상불량을 개선하는 효과가 있다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다. 또한 도면들에 있어서, 층 및 영역의 길이, 두께등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
<실시 예>
도 1a 내지 도 1c는 본 발명에 의한 박막 트랜지스터의 제조공정을 나타내는 단면도이다.
먼저, 도 1a를 참조하면, 기판(100) 상에 버퍼층(미도시)을 형성한다. 이어서, 상기 버퍼층상에 비정질 실리콘층(105)을 형성한다.
다음으로, 도 1b를 참조하면, 상기 비정질 실리콘층(105)에 순차측면고상 (Sequential Lateral Solidification; 이하 SLS) 결정화(200) 과정을 진행하여 다결정 실리콘층으로 결정화한다.
이어서, 상기 다결정 실리콘층을 일정패턴으로 패터닝하여 반도체층(110)을 형성한다.
이때, 본 발명에서는 SLS 결정화 시 형성되는 그레인 크기의 편차를 ±10% 범위로 형성하여 상기 반도체층(110)을 형성한다.
이와 같이 그레인 크기의 편차를 ±10%범위로 형성하는 것은 실제공정상 그레인 크기의 편차가 전혀 없는 SLS결정화를 구현하기는 어렵고, 만약, 반도체층의 그레인 크기가 ±10%범위를 벗어나게 되면 상기 반도체층(100)을 포함하는 박막트랜지스터를 구비한 유기 전계 발광표시장치의 구동 시 화상의 특성이 불균일하게 나타나는 문제점이 있기 때문이다.
이러한, 그레인 크기의 편차는 비교예 및 실험예를 참조한 발명의 상세한 설명에서 명확히 설명될 것이다.
다음으로, 도 1c를 참조하면, 상기 반도체층(110)이 형성된 기판 전면에 게이트 절연막(120)을 형성하여 하부에 형성된 소자들을 보호하고, 상기 게이트 절연막(120) 상부에 형성될 소자들과는 전기적으로 절연시킨다.
이어서, 상기 게이트 절연막(120) 상에는 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo alloy) 중 어느 하나로 게이트 메탈층(미도시)을 증착한다.
이어서, 상기 게이트 메탈층을 패터닝하여 반도체층(110)의 일정영역에 대응되는 게이트 전극(130)을 형성한다.
이어서, 상기 게이트 전극(130)을 마스크로 사용하여 N형 또는 P형 불순물 중 어느 하나를 주입하는 공정을 진행하여 상기 반도체층(110)에 소스/드레인(110a, 110b) 영역 및 채널영역(110c)을 형성한다. 이때, 상기 반도체층(110)이 소스/드레인 영역(110a, 110b)과 채널 영역(110c)으로 나누어지는 것은 상기 불순 물 주입 공정에 의해 불순물이 주입된 영역은 소스/드레인 영역(110a,110d)으로 정의되고, 상기 게이트 전극(130)에 의해 불순물이 주입되지 못하는 영역은 박막트랜지스터 구동 시 채널이 형성되는 채널영역(110c)으로 정의되기 때문이다.
이어서, 상기 기판 전면에는 층간 절연막(140)을 형성하는데, 상기 층간 절연막(140)은 하부에 형성된 소자들을 보호하고, 상기 층간 절연막(140) 상부에 형성될 소자들과 전기적으로 절연시킨다.
이때, 상기 버퍼층(미도시), 게이트 절연막(120) 및 층간 절연막(140)은 SiO2 또는 SiNx로 형성될 수 있으며, 이들로 구성된 복수의 층으로도 이루어질 수 있다.
이어서, 상기 층간 절연막(140)과 게이트 절연막(120)을 관통하여 반도체층(110)의 소스/드레인 영역(110a, 110b) 일부가 노출되도록 콘택 홀(150a, 150b)을 각각 형성한다.
이어서, 상기 층간 절연막(140) 상에 상기 콘택 홀(150a, 150b)을 통하여 반도체층(110)의 소스/드레인 영역(110a, 110b)과 연결되는 일정패턴의 소스/드레인 전극(160a, 160b)을 형성하여 박막트랜지스터를 형성한다.
상기 소스/드레인 전극(160a, 160b)은 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo alloy) 중 어느 하나로 이루어질 수 있다.
이러한, 본 발명에 의한 박막트랜지스터는 탑 게이트 전극 구조를 중심으로 설명하였지만, 이에 한정되지 않고 공지된 기술인 버텀 게이트 전극 구조의 박막트랜지스터에도 동일하게 적용될 수 있다.
도 2는 본 발명에 의한 유기 전계 발광표시장치를 나타내는 단면도이다.
도 2를 참조하면, 본 발명에 의한 ±10% 범위의 그레인 크기 편차를 가지는 반도체층(110)을 포함하는 박막트랜지스터 전면에 보호막(170)을 형성한다. 상기 보호막(170)은 SiO2 또는 SiNx와 이들의 복수 층으로 이루어질 수 있다.
이어서, 상기 보호막(170) 상에는 평탄화막(180)을 형성하는데, 상기 평탄화막(180)은 유기막으로 형성된다. 이러한, 평탄화막(180)은 상기 기판상의 단차를 완화하기 아크릴, BCB(benzocyclobutene) 및 폴리이미드로 이루어진 군에서 선택된 어느 하나의 감광이 가능한 물질로 이루어지는 것이 바람직하다.
이어서, 상기 평탄화막(180) 및 상기 보호막(170)을 일정패턴으로 식각하여 상기 소스/드레인 전극(160a, 160b) 중 어느 하나를 노출시키는 비아 홀(200)을 형성한다.
이어서, 상기 평탄화막(180) 상에 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)의 투명전극으로 화소전극(210)을 형성하는데, 상기 화소전극(210)은 상기 비아홀(200)을 통해 노출된 소스/드레인 전극(160a, 160b) 중 어느 하나와 연결된다.
이때, 상기 화소 전극(210)은 Pt, Au, Ir, Cr, Mg, Ag, Al 및 이들의 합금으로 이루어진 군에서 어느 하나로 이루어진 반사막 상에 ITO(Indium Tin Oxide) 또 는 IZO(Indium Zinc Oxide)의 투명전극이 적층된 구조일 수도 있다.
이어서, 상기 기판 전면에 상기 화소 전극(210)의 일정 영역을 노출시키는 개구부를 구비하는 화소 정의막(220)을 형성한다. 상기 화소 정의막(220)은 BCB (benzocyclobutene), 아크릴계 고분자 및 폴리이미드로 이루어진 군에서 선택되는 하나의 물질일 수 있다.
이어서, 상기 개구부로 노출된 화소 전극(210) 상에는 유기 발광층(미도시)을 포함하는 유기막층(230)을 형성하고, 상기 기판 상부 전면에 대향 전극(240)을 형성하여 유기 전계 발광표시장치를 구현할 수 있다.
이하의 비교예 및 실험예는 SLS 결정화(200)시 발생하는 반도체층(110)의 그레인 크기의 편차와 상기 반도체층(110)을 포함하는 유기 전계 발광표시장치의 화상특성의 관계를 설명하기 위한 것으로, 본 발명이 하기 실험예에 한정되는 것은 아니다.
<실험 예1>
도 3a 내지 3c는 실험 예1에 의한 레이저 조사공정을 나타내는 평면도이다.
먼저, 도 3a를 참조하면, 기판 상에 형성된 비정질 실리콘층(105)에 일정 폭의 개구부(W)를 가지는 마스크(10)를 위치시켰다.
이어서, 상기 개구부(W)와 대응되는 비정질 실리콘층(105)에 1차 레이저를 조사시켰다.
상기 1차 레이저는 상기 개구부(W)에 의해 노출된 비정질 실리콘층(105)을 순간적으로 용융시켰다. 이러한, 레이저를 이용한 결정화법은 기판에 미치는 열적 영향이 비교적 적고, 우수한 결정성을 갖는 다결정 실리콘을 형성할 수 있다는 장점이 있다.
이어서, 상기 1차 레이저의 조사가 끝난 후 냉각이 시작되면 비정질 실리콘층(105)의 용융된 실리콘과 비정질 실리콘(a-si)의 경계면에서 우선적으로 결정화가 진행되었다.
이때, 상기 씨드 형성 시 발생한 응고 잠열에 의해 비정질 실리콘(a-si)과 용융된 실리콘의 경계면으로부터 용융된 실리콘 방향으로 온도가 점차 감소되었다.
따라서, 실리콘 결정화는 용융 실리콘의 중앙부 방향으로 진행되므로, 다결정 실리콘은 용융된 실리콘이 완전히 응고될 때까지 측면 성장하게 되어 전류가 흐르는 방향과 평행으로 다수개의 그레인이 형성되었다.
상기 그레인과 인접하여 성장하는 다른 그레인 사이의 경계에는 결정립계가 발생하게 된다. 이와 같이 그레인의 성장 방향과 같은 방향으로 발생하는 결정립계를 세컨더리 결정립계(Secondary Grain Boundary)(12)라고 한다.
또한, 상기 다결정 실리콘은 용융 실리콘의 양쪽 경계면에서 동시에 성장함으로 용융 실리콘의 중앙부에서 상기 그레인의 성장은 멈추게 된다. 따라서, 마주보며 성장하던 그레인 사이에는 다른 형태의 결정립계가 발생되었다.
이와 같이, 그레인의 성장 방향과 수직 방향으로 발생하는 결정립계를 프라이머리 결정립계(13)라고 한다.
다음으로, 도 3b를 참조하면, 비정질 실리콘층(105)이 형성된 기판을 지지하 는 스테이지(미도시)를 좌측으로 일정거리만큼 이동하여, 고정된 상태인 마스크(10)는 상대적으로 우측으로 동일거리만큼 이동시켰다.
보다 자세하게, 상기 1차 레이저 조사 후 상기 1차 레이저가 조사된 영역 폭(W)의 1/2이상을 우측으로 이동시켜 2차 레이저 조사를 진행하였다.
따라서, 상기 1차 레이저 조사에 의해 그레인이 형성된 다결정 실리콘 영역과 비정질 실리콘(a-si)의 경계면을 포함하는 영역에 일정폭의 개구부(W)를 가지는 마스크(10)가 위치되었다.
이어서, 상기 마스크(10)의 개구부(W)와 대응되는 비정질 실리콘(a-si) 및 다결정 실리콘에 2차 레이저를 조사하여 순간적으로 용융시켰다.
이러한, 2차 레이저 조사공정에서 상기 스테이지 이동 시 장치 등의 요인에 의해 발생되는 마스크 오차를 제거하기 위해 별도의 정렬과정을 거쳐 마스크 오차없는 2차 레이저 조사를 진행하였다.
다음으로, 도 3c를 참조하면, 상기 1차 레이저 조사에 의해 이미 형성된 다결정 실리콘에 원자가 부착되어 그레인의 길이가 증가하게 되었다.
또한, 상기 용융된 실리콘과 비정질 실리콘(a-si)의 경계면에서도 동시에 그레인이 성장함으로 용융된 실리콘의 중앙부에서는 상기 그레인의 성장은 멈추게 되었다.
따라서, 마주보며 성장하던 다수개의 그레인 사이에는 또 다른 프라이머리 결정립계(13)가 발생된다. 이때, 상기 프라이머리 결정립계(13) 사이의 거리가 그레인 크기(A)가 된다.
결국, 이러한 2차 레이저 조사과정을 반복하여 비정질 실리콘층(105)을 다결정 실리콘으로 형성한 후 일정패턴으로 패터닝하여 반도체층(110)을 형성하였다.
도 4는 실험 예1에 의한 반도체층의 광학현미경 사진이다.
도 4를 참조하면, 반도체층의 그레인의 크기(A)는 3um로 모두 편차가 없이 동일하게 형성되었다.
도 5는 실험 예1에 의한 반도체층을 포함하는 유기 전계 발광표시장치의 화상사진이다.
도 5를 참조하면, 실험 예1의 편차가 없이 균일한 3um의 그레인 크기(A)를 가지는 반도체층(110) 상에 본 발명의 실시예와 같이 박막트랜지스터 및 이를 구비하는 유기 전계 발광표시장치를 형성하였다.
이어서, 상기 유기 전계 발광표시장치에 전압을 인가하여 구동시키면 사진과 같이 전체적으로 균일한 화상으로 발광한다.
<비교 예>
도 6a 및 6b는 비교 예 및 실험 예2에 의한 오차를 가지는 레이저 조사공정를 나타내는 평면도이다.
본 발명의 비교 예에서는 2차 레이저 조사를 제외한 구성이 실험 예1과 동일하다. 따라서, 상기 2차 레이저 조사를 제외한 설명은 중복을 피하기 위하여 생략한다.
먼저, 도 6a를 참조하면, 도 3a을 참조한 실험 예1과 동일한 방법으로 1차 레이저 조사과정을 진행하였다. 이어서, 기판을 지지하는 스테이지(미도시)를 좌측으로 일정거리 이동하여, 마스크(10)는 상대적으로 우측으로 동일거리만큼 이동시켰다.
보다 자세하게, 상기 1차 레이저 조사 후 상기 1차 레이저가 조사된 영역 폭(W)의 1/2이상을 우측으로 이동시켜 2차 레이저 조사를 진행하였다.
따라서, 상기 1차 레이저 조사에 의해 그레인이 형성된 다결정 실리콘 영역과 비정질 실리콘(a-si)의 경계면을 포함하는 영역에 일정폭의 개구부(W)를 가지는 마스크(10)가 위치된다.
이러한, 상기 스테이지 이동 시 장치 등의 요인에 의한 마스크 오차의 영향을 비교하기 위해 임의로 설계치 보다 우측으로 0.45um 벗어나게 하였다.
이어서, 상기 마스크(10)의 개구부(W)를 통해 2차 레이저 조사를 진행하면, 상기 마스크(10)의 개구부(W)에 대응되는 비정질 실리콘(a-si) 및 다결정 실리콘이 용융되었다.
이어서, 용융된 비정질 실리콘 및 다결정 실리콘이 냉각되는 과정을 진행하였다.
다음으로, 도 6b를 참조하면, 상기 1차 레이저 조사에 의해 이미 형성된 다결정 실리콘 결정립에 원자가 부착되어 그레인의 길이가 증가하게 되었다.
또한, 상기 용융 실리콘과 비정질 실리콘(a-si)의 경계면에서도 동시에 성장함으로 용융 실리콘의 중앙부에서 상기 그레인의 성장은 멈추게 되었다.
따라서, 마주보며 성장하던 그레인 사이에는 또 다른 프라이머리 결정립 계(13)가 발생된다. 이때, 상기 프라이머리 결정립계(13) 사이의 거리가 그레인 크기(A)가 된다.
도 7a 및 도 7b는 비교 예 및 실험 예2에 의한 다른 형태의 오차를 가지는 레이저 조사공정을 나타내는 평면도이다.
먼저, 도 7a를 참조하면, 도 3a와 같은 방법으로 1차 레이저 조사를 진행하였다. 이어서, 기판을 지지하는 스테이지(미도시)를 우측으로 일정거리 이동하여, 고정된 상태인 마스크(10)는 상대적으로 좌측으로 동일거리만큼 이동시켰다.
보다 자세하게, 상기 1차 레이저 조사 후 상기 1차 레이저가 조사된 영역 폭(W)의 1/2이상을 좌측으로 이동시켜 2차 레이저 조사를 진행하였다.
따라서, 상기 1차 레이저 조사에 의해 그레인이 형성된 다결정 실리콘 영역과 비정질 실리콘(a-si)의 경계면을 포함하는 영역에 일정폭의 개구부(W)를 가지는 마스크(10)가 위치되었다.
이러한, 상기 스테이지 이동 시 장치 등의 요인에 의한 마스크 오차의 영향을 비교하기 위해 임의로 설계치 보다 좌측으로 0.45um 벗어나게 하였다.
이어서, 상기 마스크(10)의 개구부(W)를 통해 2차 레이저 조사를 진행하면, 상기 마스크(10)의 개구부(W)에 대응되는 비정질 실리콘(a-si) 및 다결정 실리콘이 용융되었다.
이어서, 용융된 비정질 실리콘 및 다결정 실리콘이 냉각되는 과정을 진행하게 된다.
다음으로, 도 7b를 참조하면, 상기 2차 레이저가 조사되지 않은 다결정 실리 콘에 원자가 부착되어 그레인의 길이가 증가하게 되었다.
또한, 상기 용융 실리콘과 비정질 실리콘(a-si)의 경계면에서도 동시에 그레인이 성장함으로 용융된 실리콘의 중앙부에서 상기 그레인의 성장은 멈추게 되었다.
따라서, 마주보며 성장하던 결정립 사이에는 또 다른 프라이머리 결정립계(13)가 발생된다. 이때, 상기 프라이머리 결정립계(13) 사이의 거리가 그레인 크기(A)가 된다.
결국, 이러한 2차 레이저 조사과정을 반복하여 다결정 실리콘을 형성한 후 일정패턴으로 패터닝하여 반도체층(110)을 형성하였다.
도 8은 비교 예에 의한 반도체층의 광학현미경 사진이다.
도 8을 참조하면, 반도체층의 그레인 크기(A)는 3.45um 및 2.55um으로 마스크 오차가 없는 비교예의 3.0um에 비해 증가하거나 감소하였다.
결국, 상기 반도체층의 그레인 크기(A)는 ±15%범위의 편차를 가지게 되었다.
도 9는 비교 예에 의한 반도체층을 포함하는 유기 전계 발광표시장치의 화상사진이다.
도 9를 참조하면, 비교 예에 의한 ±15%범위의 편차의 그레인 크기(A)를 가지는 반도체층(110) 상에 본 발명의 실시예와 같이 박막트랜지스터 및 이를 구비하는 유기 전계 발광표시장치를 형성하였다.
이어서, 상기 유기 전계 발광표시장치에 전압을 인가하여 구동시키면 사진과 같이 사선형태의 불연속면이 발생되는 불균일한 화상이 나타난다.
<실험 예2>
도 6a 및 6b는 비교 예 및 실험 예2에 의한 오차를 가지는 레이저 조사공정를 나타내는 평면도이다.
본 발명의 실험 예2에서는 2차 레이저 조사를 제외한 구성이 실험 예1과 동일하다. 따라서, 상기 2차 레이저 조사를 제외한 설명은 중복을 피하기 위하여 생략한다.
먼저, 도 6a를 참조하면, 도 3a을 참조한 비교 예와 동일한 방법으로 1차 레이저 조사과정을 진행하였다. 이어서, 기판을 지지하는 스테이지(미도시)를 좌측으로 일정거리 이동하여, 마스크(10)는 상대적으로 우측으로 동일거리만큼 이동시켰다.
보다 자세하게, 상기 1차 레이저 조사 후 상기 1차 레이저가 조사된 영역 폭(W)의 1/2이상을 우측으로 이동시켜 2차 레이저 조사를 진행하였다.
따라서, 상기 1차 레이저 조사에 의해 그레인이 형성된 다결정 실리콘 영역과 비정질 실리콘(a-si)의 경계면을 포함하는 영역에 일정폭의 개구부(W)를 가지는 마스크(10)가 위치되었다.
이러한, 상기 스테이지 이동 시 장치 등의 요인에 의한 마스크 오차의 영향을 비교하기 위해 임의로 설계치 보다 우측으로 0.3um 벗어나게 하였다.
이어서, 상기 마스크(10)의 개구부(W)를 통해 2차 레이저 조사를 진행하면, 상기 마스크(10)의 개구부(W)에 대응되는 비정질 실리콘(a-si) 및 다결정 실리콘이 용융되었다.
이어서, 용융된 비정질 실리콘 및 다결정 실리콘이 냉각되는 과정을 진행하였다.
다음으로, 도 6b를 참조하면, 상기 1차 레이저 조사에 의해 이미 형성된 다결정 실리콘에 원자가 부착되어 그레인의 길이가 증가하게 되었다.
또한, 상기 용융 실리콘과 비정질 실리콘(a-si)의 경계면에서도 동시에 성장함으로 용융 실리콘의 중앙부에서 상기 그레인의 성장은 멈추게 되었다.
따라서, 마주보며 성장하던 그레인 사이에는 또 다른 프라이머리 결정립계(13)가 발생된다. 이때, 상기 프라이머리 결정립계(13) 사이의 거리가 그레인 크기(A)가 된다.
도 7a 및 도 7b는 비교 예 및 실험 예2에 의한 다른 형태의 오차를 가지는 레이저 조사공정을 나타내는 평면도이다.
먼저, 도 7a를 참조하면, 도 3a와 같은 방법으로 1차 레이저 조사를 진행하였다. 이어서, 기판을 지지하는 스테이지(미도시)를 우측으로 일정거리 이동하여, 고정된 상태인 마스크(10)는 상대적으로 좌측으로 동일거리만큼 이동시켰다.
보다 자세하게, 상기 1차 레이저 조사 후 상기 1차 레이저가 조사된 영역 폭(W)의 1/2이상을 좌측으로 이동시켜 2차 레이저 조사를 진행하였다.
따라서, 상기 1차 레이저 조사에 의해 그레인이 형성된 다결정 실리콘 영역과 비정질 실리콘(a-si)의 경계면을 포함하는 영역에 일정폭의 개구부(W)를 가지는 마스크(10)가 위치되었다.
이러한, 상기 스테이지 이동 시 장치 등의 요인에 의한 마스크 오차의 영향을 비교하기 위해 임의로 설계치 보다 좌측으로 0.3um 벗어나게 하였다.
이어서, 상기 마스크(10)의 개구부(W)를 통해 2차 레이저 조사를 진행하면, 상기 마스크(10)의 개구부(W)에 대응되는 비정질 실리콘(a-si) 및 다결정 실리콘이 용융되었다.
이어서, 용융된 비정질 실리콘 및 다결정 실리콘이 냉각되는 과정을 진행하였다.
다음으로, 도 7b를 참조하면, 상기 2차 레이저가 조사되지 않은 다결정 실리콘에 원자가 부착되어 그레인의 길이가 증가하게 되었다.
또한, 상기 용융 실리콘과 비정질 실리콘(a-si)의 경계면에서도 동시에 그레인이 성장함으로 용융된 실리콘의 중앙부에서 상기 그레인의 성장은 멈추게 되었다.
따라서, 마주보며 성장하던 그레인 사이에는 또 다른 프라이머리 결정립계(13)가 발생된다. 이때, 상기 프라이머리 결정립계(13) 사이의 거리가 그레인 크기(A)가 된다.
결국, 이러한 2차 레이저 조사과정을 반복하여 다결정 실리콘을 형성한 후 일정패턴으로 패터닝하여 반도체층(110)을 형성하였다.
도 10은 실험 예2에 의한 반도체층의 광학현미경 사진이다.
먼저, 도 10을 참조하면, 반도체층의 그레인 크기(A)는 3.3um 및 2.7um으로 마스크 오차가 없는 비교예의 3.0um에 비해 증가하거나 감소하였다.
결국, 상기 반도체층의 그레인 크기(A)는 ±10%범위의 편차를 가지게 되었다.
도 11은 실험 예2에 의한 반도체층을 포함하는 유기 전계 발광표시장치의 화상사진이다.
도 11을 참조하면, 실험 예2에 의한 ±10%범위의 편차의 그레인 크기(A)를 가지는 반도체층(110) 상에 본 발명의 실시예와 같이 박막트랜지스터 및 이를 구비하는 유기 전계 발광표시장치를 형성하였다.
이어서, 상기 유기 전계 발광표시장치에 전압을 인가하여 구동시키면 사진과 같이 전체적으로 균일한 화상으로 발광한다.
즉, 그레인 크기(A)의 편차가 없는 실험 예1의 화상사진 도 5와 편차가 ±10%인 상기 화상사진의 유의차가 없음을 알 수 있다.
따라서, 그레인 크기(A)의 편차가 ±10%범위인 다결정 실리콘으로 반도체층을 형성하면 양호한 화상특성을 얻는 효과를 기대할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 그레인 크기(A)의 편차가 ±10%범위인 반도체층을 포함하는 박막트랜지스터 및 그 제조방법과 이를 구비하는 유기전계발광표시장치를 중심으로 설명하였지만, 박막트랜지스터를 구비하는 평판표시장치 전반에 걸쳐 적용될 수도 있다. 또한, 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
도 1a 내지 도 1c는 본 발명에 의한 박막 트랜지스터의 제조공정을 나타내는 단면도이다.
도 2는 본 발명에 의한 유기 전계 발광표시장치를 나타내는 단면도이다.
도 3a 내지 3c는 실험 예1에 의한 레이저 조사공정을 나타내는 평면도이다.
도 4는 실험 예1에 의한 반도체층의 광학현미경 사진이다.
도 5는 실험 예1에 의한 반도체층을 포함하는 유기 전계 발광표시장치의 화상사진이다.
도 6a 및 6b는 비교 예 및 실험 예2에 의한 오차를 가지는 레이저 조사공정을 나타내는 평면도이다.
도 7a 및 도 7b는 비교 예 및 실험 예2에 의한 다른 형태의 오차를 가지는 레이저 조사공정을 나타내는 평면도이다.
도 8은 비교 예에 의한 반도체층의 광학현미경 사진이다.
도 9는 비교 예에 의한 반도체층을 포함하는 유기 전계 발광표시장치의 화상사진이다.
도 10은 실험 예2에 의한 반도체층의 광학현미경 사진이다.
도 11은 실험 예2에 의한 반도체층을 포함하는 유기 전계 발광표시장치의 화상사진이다.
<도면의 주요부분에 대한 부호의 설명>
110: 반도체층 111a, 111b: 소스/드레인 영역
111c: 채널영역 120: 게이트 절연막
130: 게이트 전극 140: 층간 절연막
160a, 160b: 소스/드레인 전극 170: 보호막
180: 평탄화막 200: 비아홀
210: 화소전극 220: 화소정의막
230: 유기막층 240: 대향전극

Claims (14)

  1. 기판;
    상기 기판 상에 위치하며 소스/드레인 영역 및 채널영역을 포함하는 반도체층;
    상기 반도체층의 채널영역과 대응되도록 위치하는 게이트 전극;
    상기 반도체층과 상기 게이트 전극 사이에 위치하며 상기 반도체층과 상기 게이트 전극을 절연시키는 게이트 절연막; 및
    상기 반도체층의 소스/드레인 영역과 전기적으로 연결되는 소스/드레인 전극을 포함하며,
    상기 반도체층은 그레인 크기가 ±10% 범위의 편차를 가지는 다결정 실리콘인 것을 특징으로 하는 박막트랜지스터.
  2. 제1항에 있어서,
    상기 그레인은 전류가 흐르는 방향과 평행한 방향으로 형성되는 것을 특징으로 하는 박막트랜지스터.
  3. 제1항에 있어서,
    상기 그레인 크기는 그레인의 성장 방향과 수직 방향으로 형성되는 결정립계 간의 거리인 것을 특징으로 하는 박막트랜지스터.
  4. 제1항에 있어서,
    상기 반도체층은 개구부를 구비하는 마스크에 레이저를 조사하여 결정화하는 것을 특징으로 하는 박막트랜지스터.
  5. 제1항에 있어서,
    상기 반도체층은 2회이상 레이저를 조사하여 결정화하는 것을 특징으로 하는 박막트랜지스터.
  6. 제1항에 있어서,
    상기 반도체층은 1차레이저 조사된 영역과 일정영역 중첩되며, 상기 1차레이저 조사된 영역의 폭 1/2이상을 이동하여 2차레이저를 조사하여 결정화하는 것을 특징으로 하는 박막트랜지스터.
  7. 기판;
    상기 기판 상에 위치하며 소스/드레인 영역 및 채널영역을 포함하는 반도체층;
    상기 반도체층의 채널영역과 대응되도록 위치하는 게이트 전극;
    상기 반도체층과 상기 게이트 전극 사이에 위치하며 상기 반도체층과 상기 게이트 전극을 절연시키는 게이트 절연막;
    상기 반도체층의 소스/드레인 영역과 전기적으로 연결되는 소스/드레인 전극;
    상기 소스/드레인 전극과 전기적으로 연결되는 화소전극;
    상기 화소전극 상에 위치하며 유기 발광층을 포함하는 유기막층; 및
    상기 유기막층 상에 위치하는 대향전극을 포함하며,
    상기 반도체층은 그레인 크기가 ±10% 범위의 편차를 가지는 다결정 실리콘인 것을 특징으로 하는 유기 전계 발광표시장치.
  8. 기판을 제공하고;
    상기 기판 상에 위치하며 소스/드레인 영역 및 채널영역을 포함하는 반도체층을 형성하고;
    상기 반도체층의 채널영역과 대응되며 위치하는 게이트 전극을 형성하고;
    상기 반도체층과 상기 게이트 전극 사이에 위치하며 상기 반도체층과 상기 게이트 전극을 절연시키는 게이트 절연막을 형성하고;
    상기 반도체층의 소스/드레인 영역과 전기적으로 연결되는 소스/드레인 전극을 형성하는 것을 포함하며,
    상기 반도체층은 그레인 크기가 ±10% 범위의 편차를 가지는 다결정 실리콘으로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  9. 제8항에 있어서,
    상기 반도체층은 순차측면고상 방법으로 결정화하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  10. 제8항에 있어서,
    상기 그레인은 전류가 흐르는 방향과 평행한 방향으로 형성되는 것을 특징으로 하는 박막트랜지스터 제조방법.
  11. 제8항에 있어서,
    상기 그레인 크기는 그레인의 성장 방향과 수직 방향으로 형성되는 결정립계간의 거리인 것을 특징으로 하는 박막트랜지스터 제조방법.
  12. 제8항에 있어서,
    상기 반도체층은 개구부를 구비하는 마스크에 레이저를 조사하여 결정화하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  13. 제8항에 있어서,
    상기 반도체층은 2회이상 레이저를 조사하여 결정화하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  14. 제8항에 있어서,
    상기 반도체층은 1차레이저 조사된 영역과 일정영역 중첩되며, 상기 1차레이저 조사된 영역의 폭 1/2이상을 이동하여 2차레이저를 조사하여 결정화하는 것을 특징으로 하는 박막트랜지스터 제조방법.
KR1020070115553A 2007-11-13 2007-11-13 박막트랜지스터 및 그 제조방법과 이를 구비하는유기전계발광표시장치 KR100953657B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070115553A KR100953657B1 (ko) 2007-11-13 2007-11-13 박막트랜지스터 및 그 제조방법과 이를 구비하는유기전계발광표시장치
US12/270,242 US20090121231A1 (en) 2007-11-13 2008-11-13 Thin film transistors, method of fabricating the same, and organic light-emitting diode device using the same
US13/760,683 US20130149819A1 (en) 2007-11-13 2013-02-06 Thin film transistors, method of fabricating the same, and organic light-emitting diode device using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070115553A KR100953657B1 (ko) 2007-11-13 2007-11-13 박막트랜지스터 및 그 제조방법과 이를 구비하는유기전계발광표시장치

Publications (2)

Publication Number Publication Date
KR20090049331A KR20090049331A (ko) 2009-05-18
KR100953657B1 true KR100953657B1 (ko) 2010-04-20

Family

ID=40622875

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070115553A KR100953657B1 (ko) 2007-11-13 2007-11-13 박막트랜지스터 및 그 제조방법과 이를 구비하는유기전계발광표시장치

Country Status (2)

Country Link
US (2) US20090121231A1 (ko)
KR (1) KR100953657B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8415709B2 (en) 2011-02-10 2013-04-09 Samsung Display Co., Ltd. Organic light-emitting display device

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101666661B1 (ko) * 2010-08-26 2016-10-17 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 평판 표시 장치
CN102751333A (zh) * 2012-04-13 2012-10-24 友达光电股份有限公司 主动元件及其制造方法
TWI841974B (zh) * 2014-11-21 2024-05-11 日商半導體能源研究所股份有限公司 半導體裝置
KR20160063515A (ko) * 2014-11-26 2016-06-07 삼성디스플레이 주식회사 트랜지스터, 이를 구비한 유기발광 표시장치, 및 유기발광 표시장치 제조방법
KR20200058622A (ko) * 2018-11-19 2020-05-28 삼성디스플레이 주식회사 다결정 실리콘층의 제조 방법, 표시 장치 및 표시 장치의 제조 방법
WO2023205989A1 (zh) * 2022-04-25 2023-11-02 联嘉光电股份有限公司 长条状发光二极管及其应用装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040058453A (ko) * 2002-12-26 2004-07-05 엘지.필립스 엘시디 주식회사 유기전계 발광소자용 박막트랜지스터의 제조방법
JP2006070357A (ja) * 2004-09-02 2006-03-16 Samsung Sdi Co Ltd レーザ転写用ドナー基板の製造方法及びそれを用いた有機電界発光素子の製造方法
KR20060106170A (ko) * 2005-04-06 2006-10-12 삼성전자주식회사 다결정 실리콘 박막의 제조방법 및 이를 갖는 박막트랜지스터의 제조방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001023918A (ja) * 1999-07-08 2001-01-26 Nec Corp 半導体薄膜形成装置
KR100496251B1 (ko) * 2002-11-25 2005-06-17 엘지.필립스 엘시디 주식회사 순차측면고상 결정화 기술을 이용한 비정질 실리콘층의결정화 방법
KR100534579B1 (ko) * 2003-03-05 2005-12-07 삼성에스디아이 주식회사 다결정 실리콘 박막, 이의 제조 방법 및 이를 이용하여제조된 액티브 채널 방향 의존성이 없는 박막 트랜지스터
KR100971951B1 (ko) * 2003-09-17 2010-07-23 엘지디스플레이 주식회사 엑시머 레이저를 이용한 비정질 실리콘 박막 결정화 방법
TWI256138B (en) * 2005-02-01 2006-06-01 Ind Tech Res Inst Method of fabricating a poly-silicon thin film transistor
JP2006237270A (ja) * 2005-02-24 2006-09-07 Sony Corp 薄膜半導体装置及びその製造方法と表示装置
TWI282087B (en) * 2005-11-24 2007-06-01 Realtek Semiconductor Corp Decoding device in optical disc drive and related decoding method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040058453A (ko) * 2002-12-26 2004-07-05 엘지.필립스 엘시디 주식회사 유기전계 발광소자용 박막트랜지스터의 제조방법
JP2006070357A (ja) * 2004-09-02 2006-03-16 Samsung Sdi Co Ltd レーザ転写用ドナー基板の製造方法及びそれを用いた有機電界発光素子の製造方法
KR20060106170A (ko) * 2005-04-06 2006-10-12 삼성전자주식회사 다결정 실리콘 박막의 제조방법 및 이를 갖는 박막트랜지스터의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8415709B2 (en) 2011-02-10 2013-04-09 Samsung Display Co., Ltd. Organic light-emitting display device

Also Published As

Publication number Publication date
KR20090049331A (ko) 2009-05-18
US20090121231A1 (en) 2009-05-14
US20130149819A1 (en) 2013-06-13

Similar Documents

Publication Publication Date Title
US7691545B2 (en) Crystallization mask, crystallization method, and method of manufacturing thin film transistor including crystallized semiconductor
KR100689950B1 (ko) 박막 반도체 장치 및 표시 장치와 그 제조 방법
KR100953657B1 (ko) 박막트랜지스터 및 그 제조방법과 이를 구비하는유기전계발광표시장치
KR20110041107A (ko) 유기전계발광표시장치 및 그의 제조 방법
US20100155747A1 (en) Organic light emission diode display device and method of fabricating the same
KR100878240B1 (ko) 다결정용 마스크 및 이를 이용한 박막 트랜지스터의 제조방법
JP2007027737A (ja) 多結晶シリコン薄膜の製造方法、これに使われるマスクパターン及びこれを用いる平板表示装置の製造方法
US7456428B2 (en) Manufacturing method of semiconductor film and image display device
US7541615B2 (en) Display device including thin film transistors
KR102034071B1 (ko) 폴리 실리콘 박막트랜지스터를 포함하는 유기발광 디스플레이 장치 및 이의 제조방법
JP2007208180A (ja) レーザアニール技術、半導体膜、半導体装置、及び電気光学装置
KR100946560B1 (ko) 박막트랜지스터의 제조방법
US7820466B2 (en) Flat panel display device and method for manufacturing the same using sequental lateral solidifcation and solid phase crystallization
JP5668696B2 (ja) 薄膜トランジスタ基板の製造方法
US20050037550A1 (en) Thin film transistor using polysilicon and a method for manufacturing the same
JP2007208174A (ja) レーザアニール技術、半導体膜、半導体装置、及び電気光学装置
KR101100875B1 (ko) 결정화용 레이저빔 조사 장치, 이를 이용한 결정화 방법및 이를 포함하는 박막 트랜지스터 표시판의 제조 방법
KR100825385B1 (ko) 박막트랜지스터의 제조 방법
KR20070095043A (ko) 표시 장치의 제조 방법
JP2009026877A (ja) 半導体装置及びその製造方法
KR100786293B1 (ko) 박막트랜지스터의 제조 방법
KR101348759B1 (ko) 결정화용 마스크, 이를 이용한 박막 트랜지스터의 제조 방법
KR101043788B1 (ko) 다결정 실리콘막의 제조방법 및 이를 포함하는 박막트랜지스터의 제조방법
JP2009193996A (ja) 半導体装置及びその製造方法、並びに表示装置
KR20050083303A (ko) 다결정 규소 박막 트랜지스터 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130329

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140401

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160329

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180403

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190401

Year of fee payment: 10