TWI841974B - 半導體裝置 - Google Patents

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Abstract

本發明的目的是提供一種可靠性高且適合高速工作的半導體裝置。本發明的一個實施方式是一種半導體裝置，包括：第一導電體；第二導電體；第一絕緣體；第二絕緣體；第三絕緣體；半導體；以及電子俘獲層，半導體包括通道形成區域，電子俘獲層包括隔著第二絕緣體與通道形成區域相互重疊的區域，第一導電體包括隔著第一絕緣體與通道形成區域相互重疊的區域，第二導電體包括隔著第三絕緣體與電子俘獲層相互重疊的區域，第二導電體不包括與通道形成區域重疊的區域。

Description

半導體裝置
本發明係關於一種物體、方法或製造方法。或者，本發明係關於一種製程（process）、機器（machine）、產品（manufacture）或組合物（composition of matter）。本發明的一個實施方式尤其係關於一種半導體裝置、顯示裝置、發光裝置、蓄電裝置、攝像裝置、記憶體裝置以及它們的驅動方法或製造方法。本發明的一個實施方式尤其係關於一種包含氧化物半導體的半導體裝置、顯示裝置或發光裝置。
在本說明書等中，半導體裝置是指能夠利用半導體特性而工作的所有裝置。顯示裝置、發光裝置、照明設備、電光裝置、半導體電路以及電子裝置有時包括半導體裝置。
作為用於電晶體的半導體的矽，根據用途適當地使用非晶矽或多晶矽。例如，在構成大型顯示裝置的電晶體中，較佳為使用在大面積基板上進行成膜的技術已得到確立的非晶矽。另一方面，作為在同一基板上形成有驅動電路及像素部的高功能顯示裝置所包括的電晶體，較佳為使用可以製造場效移動率高的電晶體的多晶矽。作為多晶矽的形成方法，已知藉由對非晶矽進行高溫的加熱處理或雷射處理來形成的方法。
近年來，對使用氧化物半導體（典型的是In-Ga-Zn氧化物）的電晶體的開發十分積極。使用氧化物半導體的電晶體具有與使用非晶矽的電晶體及使用多晶矽的電晶體不同的特徵。例如，已知應用了使用氧化物半導體的電晶體的顯示裝置的功耗低。
另外，已知使用氧化物半導體的電晶體在非導通狀態下洩漏電流極小。例如，應用了使用氧化物半導體的電晶體的洩漏電流小的特性的低功耗CPU等已被公開（參照專利文獻1）。
為了利用電源閘控降低功耗，使用氧化物半導體的電晶體較佳為具有常關閉的電特性。作為控制使用氧化物半導體的電晶體的臨界電壓而使該電晶體具有常關閉的電特性的方法之一，在與氧化物半導體重疊的區域配置浮動閘極，並對該浮動閘極注入固定負電荷的方法已被公開（參照專利文獻2）。
氧化物半導體可以利用濺射法等形成，所以可以被用於構成大型顯示裝置的電晶體。另外，使用氧化物半導體的電晶體具有高場效移動率，因而可以實現在同一基板上形成有驅動電路和像素部的高功能顯示裝置。此外，因為可以將使用非晶矽的電晶體或使用多晶矽的電晶體的生產設備的一部分改良而利用，所以還有可以抑制設備投資的優點。
氧化物半導體自早期就已開始被研究，於1985年已有關於結晶In-Ga-Zn氧化物的合成的報告（參照非專利文獻1）。另外，於1995年已有關於In-Ga-Zn氧化物形成同系結構且被表示為組成式InGaO 3（ZnO） m（m為自然數）的報告（參照非專利文獻2）。
此外，於1995年發明了使用氧化物半導體的電晶體，並公開了其電特性（參照專利文獻3）。
另外，於2014年已有關於使用結晶氧化物半導體的電晶體的報告（參照非專利文獻3及非專利文獻4）。在此，已有關於能夠大量生產且具有優異的電特性及高可靠性的包括CAAC-OS（C-Axis Aligned Crystalline Oxide Semiconductor）的電晶體的報告。
[專利文獻1]日本專利申請公開第2012-257187號公報 [專利文獻2]日本專利申請公開第2013-247143號公報 [專利文獻3]日本PCT國際申請翻譯平11-505377號公報
[非專利文獻1]N. Kimizuka， and T. Mohri： Journal of Solid State Chemistry， 1985， volume 60， p.382-384 [非專利文獻2]N. Kimizuka， M. Isobe， and M. Nakamura： Journal of Solid State Chemistry， 1995， volume 116， p.170-178 [非專利文獻3]S. Yamazaki， T. Hirohashi， M. Takahashi， S. Adachi， M. Tsubuku， J. Koezuka， K. Okazaki， Y. Kanzaki， H. Matsukizono， S. Kaneko， S. Mori， and T. Matsuo： Journal of the Society for Information Display，2014, volume 22, Issue 1, p.55-p.67 [非專利文獻4]S. Yamazaki， T. Atsumi， K. Dairiki， K. Okazaki， and N. Kimizuka： ECS Journal of Solid State Science and Technology， 2014， volume 3， Issue 9， p.Q3012-p.Q3022
本發明的一個實施方式的目的之一是提供一種包括關態電流（off-state current）小的電晶體的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種功耗低的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種微型的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種可靠性高的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種寫入速度快的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種讀出速度快的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種能夠長期間保持資料的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種對眼睛刺激少的顯示裝置。另外，本發明的一個實施方式的目的之一是提供一種包括透明半導體的半導體裝置。
注意，這些目的的記載並不妨礙其他目的的存在。此外，本發明的一個實施方式並不需要實現所有上述目的。上述目的以外的目的從說明書、圖式、申請專利範圍等的描述中看來是顯而易見的，並且可以從該描述中抽取上述目的以外的目的。
（1）本發明的一個實施方式是一種半導體裝置，其中，電晶體包括第一導電體、第二導電體、第一絕緣體、第二絕緣體、第三絕緣體、半導體以及電子俘獲層，半導體包括通道形成區域，電子俘獲層包括隔著第二絕緣體與通道形成區域相互重疊的區域，第一導電體包括隔著第一絕緣體與通道形成區域相互重疊的區域，第二導電體包括隔著第三絕緣體與電子俘獲層相互重疊的區域，第二導電體不包括與通道形成區域重疊的區域。 （2）本發明的另一個實施方式是一種半導體裝置，其中，電晶體包括第一導電體、第二導電體、第三導電體、第四導電體、第一絕緣體、第二絕緣體、第三絕緣體、半導體以及電子俘獲層，半導體包括與第三導電體接觸的第一區域、與第四導電體接觸的第二區域、配置在第一區域與第二區域之間的第三區域，電子俘獲層包括隔著第二絕緣體與第三區域相互重疊的區域，第一導電體包括隔著第一絕緣體與第三區域相互重疊的區域，第二導電體包括隔著第三絕緣體與電子俘獲層相互重疊的區域，第二導電體不包括與第三區域重疊的區域。 （3）另外，本發明的另一個實施方式是一種半導體裝置，其中，電晶體包括第一導電體、第二導電體、第三導電體、第四導電體、第一絕緣體、第二絕緣體、第三絕緣體、半導體以及電子俘獲層，半導體包括與第三導電體接觸的第一區域、與第四導電體接觸的第二區域、配置在第一區域與第二區域之間的第三區域，電子俘獲層包括隔著第二絕緣體與第一區域及第三區域相互重疊的區域，第一導電體包括隔著第一絕緣體與第三區域相互重疊的區域，第二導電體包括隔著第三絕緣體與電子俘獲層相互重疊的區域，第二導電體包括與第一區域重疊的區域。 （4）本發明的另一個實施方式是（1）至（3）中的任一個所記載的半導體裝置，其中電子俘獲層包括導電體或半導體。
本發明的一個實施方式能夠提供一種包括關態電流小的電晶體的半導體裝置等。或者，本發明的一個實施方式能夠提供一種功耗低的半導體裝置。或者，本發明的一個實施方式能夠提供一種微型的半導體裝置。或者，本發明的一個實施方式能夠提供一種可靠性高的半導體裝置。或者，本發明的一個實施方式能夠提供一種寫入速度快的半導體裝置。或者，本發明的一個實施方式能夠提供一種能夠長期間保持資料的半導體裝置。或者，本發明的一個實施方式能夠提供一種讀出速度快的半導體裝置。或者，本發明的一個實施方式能夠提供一種新穎的半導體裝置。或者，本發明的一個實施方式能夠提供一種對眼睛刺激少的顯示裝置。或者，本發明的一個實施方式能夠提供一種包括透明半導體的半導體裝置。
注意，這些效果的記載並不妨礙其他效果的存在。此外，本發明的一個實施方式並不需要具有所有上述效果。上述效果以外的效果從說明書、圖式、申請專利範圍等的描述中看來是顯而易見的，並且可以從該描述中抽取上述效果以外的效果。
參照圖式對實施方式進行詳細說明。注意，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定於以下所示的實施方式的記載內容中。
注意，在以下說明的發明的結構中，有時在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。另外，在表示具有相同功能的部分時有時使用相同的陰影線，而不特別附加元件符號。
另外，電晶體的“源極”和“汲極”的功能在使用極性不同的電晶體的情況下或在電路工作中電流方向變化的情況等下，有時相互調換。因此，在本說明書中，“源極”和“汲極”可以相互調換。
另外，在本說明書等中使用的“第一”、“第二”等序數詞是為了方便識別構成要素而附的，而不是為了在數目方面上進行限定的。
注意，在本說明書所說明的各個圖式中，有時為了明確起見，誇大表示各構成要素的大小、層的厚度或區域。因此，本發明並不一定限定於該尺寸。
電晶體是半導體元件的一種，可以進行電流或電壓的放大、控制導通或非導通的切換工作等。本說明書中的電晶體包括IGFET（Insulated Gate Field Effect Transistor：絕緣閘場效電晶體）和薄膜電晶體（TFT：Thin Film Transistor）。
注意，“膜”和“層”可以相互調換。例如，有時可以將“導電層”換稱為“導電膜”。或者，例如有時可以將“絕緣膜”換稱為“絕緣層”。
另外，在本說明書中，在沒有特別的說明的情況下，關態電流是指電晶體處於關閉狀態（也稱為非導通狀態、遮斷狀態）的汲極電流。在沒有特別的說明的情況下，在n通道型電晶體中，關閉狀態是指閘極與源極間的電壓Vgs低於臨界電壓Vth的狀態，在p通道型電晶體中，關閉狀態是指閘極與源極間的電壓Vgs高於臨界電壓Vth的狀態。例如，n通道型電晶體的關態電流有時是指閘極與源極間的電壓Vgs低於臨界電壓Vth時的汲極電流。
電晶體的關態電流有時取決於Vgs。因此，“電晶體的關態電流為I以下”有時指存在使電晶體的關態電流成為I以下的Vgs的值。電晶體的關態電流有時是指預定的Vgs中的關閉狀態、預定的範圍內的Vgs中的關閉狀態或能夠獲得充分被降低的關態電流的Vgs中的關閉狀態等時的關態電流。
作為一個例子，設想一種n通道型電晶體，該n通道型電晶體的臨界電壓Vth為0.5V，Vgs為0.5V時的汲極電流為1x10 -9A，Vgs為0.1V時的汲極電流為1x10 -13A，Vgs為-0.5V時的汲極電流為1x10 -19A，Vgs為-0.8V時的汲極電流為1x10 -22A。在Vgs為-0.5V時或在Vgs為-0.5V至-0.8V的範圍內，該電晶體的汲極電流為1x10 -19A以下，所以有時稱該電晶體的關態電流為1x10 -19A以下。由於存在該電晶體的汲極電流為1x10 -22A以下的Vgs，因此有時稱該電晶體的關態電流為1x10 -22A以下。
在本說明書中，有時以每通道寬度W的電流值表示具有通道寬度W的電晶體的關態電流。另外，有時以每預定的通道寬度（例如1µm）的電流值表示具有通道寬度W的電晶體的關態電流。在為後者時，關態電流的單位有時以具有電流/長度的因次的單位（例如，A/µm）表示。
電晶體的關態電流有時取決於溫度。在本說明書中，在沒有特別的說明的情況下，關態電流有時表示室溫、60℃、85℃、95℃或125℃下的關態電流。或者，有時表示保證包括該電晶體的半導體裝置等的可靠性的溫度或者包括該電晶體的半導體裝置等被使用的溫度（例如，5℃至35℃中的任一溫度）下的關態電流。“電晶體的關態電流為I以下”是指：在室溫、60℃、85℃、95℃、125℃、保證包括該電晶體的半導體裝置等的可靠性的溫度或者包括該電晶體的半導體裝置等被使用的溫度（例如，5℃至35℃中的任一溫度）下，存在使電晶體的關態電流成為I以下的Vgs的值。
電晶體的關態電流有時取決於汲極與源極間的電壓Vds。在本說明書中，在沒有特別的說明的情況下，關態電流有時表示Vds為0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V或20V時的關態電流。或者，有時表示保證包括該電晶體的半導體裝置等的可靠性的Vds，或者，有時表示包括該電晶體的半導體裝置等所使用的Vds下的關態電流。“電晶體的關態電流為I以下”是指：在Vds為0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V、20V、在保證包括該電晶體的半導體裝置等的可靠性的Vds或包括該電晶體的半導體裝置等所使用的Vds下，存在使電晶體的關態電流成為I以下的Vgs的值。
在本說明書中，有時將關態電流記作洩漏電流。
在本說明書中，關態電流例如有時指當電晶體處於關閉狀態時流在源極與汲極間的電流。
在本說明書中，“平行”是指兩條直線形成的角度為-10˚以上且10˚以下的狀態。因此，也包括該角度為-5˚以上且5˚以下的狀態。另外，“大致平行”是指兩條直線形成的角度為-30˚以上且30˚以下的狀態。另外，“垂直”是指兩條直線形成的角度為80˚以上且100˚以下的狀態。因此，也包括該角度為85˚以上且95˚以下的狀態。另外，“大致垂直”是指兩條直線形成的角度為60˚以上且120˚以下的狀態。
另外，在本說明書中，六方晶系包括三方晶系和菱方晶系。
實施方式1 在本實施方式中，說明包括半導體、電子俘獲層及閘極電極的半導體裝置的結構、工作原理以及應用該半導體裝置的電路。圖1A示出包括半導體101、電子俘獲層102、閘極電極103、閘極絕緣體104以及閘極電極105的半導體裝置。
在此，作為電子俘獲層102，例如可以採用如圖1B所示的絕緣體102a與絕緣體102b的疊層體。或者，也可以採用如圖1C所示的絕緣體102a、絕緣體102b與絕緣體102c的疊層體。或者，還可以採用更多的絕緣體的疊層體。另外，如圖2所示，電子俘獲層102也可以包括絕緣體102e以及絕緣體102e中的被電絕緣的導電體102d。絕緣體102e也可以由多個絕緣體形成。
例如，圖3A示出圖1B所示的半導體裝置的從點A到點B的能帶圖的例子。在圖3A至圖3D中，Ec表示導帶底的能量，Ev表示價帶頂的能量。在圖3A中，閘極電極103的電位與源極電極或汲極電極（都未圖示）相同。
在該例子中，絕緣體102a的能隙比絕緣體102b的能隙大。另外，在此絕緣體102a的電子親和力比絕緣體102b的電子親和力小，但是並不侷限於此。
在絕緣體102a與絕緣體102b的介面或/及絕緣體102b的內部存在電子俘獲能階106。圖3B示出閘極電極103的電位高於源極電極或汲極電極的情況。在此，閘極電極103的電位可以比源極電極或汲極電極高出1V以上。另外，閘極電極103的電位也可以比在結束該處理之後供應到閘極電極105的最高電位低。典型的是，該電位可以低於4V。
注意，此時閘極電極105的電位較佳為與源極電極或汲極電極相同。存在於半導體101中的電子107向具有更高電位的閘極電極103的方向上移動。從半導體101向閘極電極103的方向上移動的電子107中的一些被電子俘獲能階106俘獲。
作為電子107越過絕緣體102a的能障而到達絕緣體102b的過程，可以推測出如下幾個過程。第一是由穿隧效應引起的過程。絕緣體102a越薄，穿隧效應則越明顯。但此時，被電子俘獲能階106俘獲的電子因穿隧效應而再次流失。
此外，藉由對閘極電極103施加適當的電壓，即使在絕緣體102a較厚的情況下，也可以發生穿隧效應（Fowler-Nordheim（福勒諾德海姆）穿隧效應）。當發生Fowler-Nordheim穿隧效應時，在閘極電極103與半導體101之間的電場變強時，穿隧電流會急劇增加。
第二是電子107在絕緣體102a中的缺陷能階等能隙中的俘獲能階之間跳躍而到達絕緣體102b的過程。這是被稱為Poole-Frenkel（普爾-夫倫克爾）傳導的傳導機制，在該機制中絕對溫度越高且俘獲能階越淺，導電性則越高。
第三是電子107因熱激發而越過絕緣體102a的能障的過程。根據費米-狄拉克分佈（Fermi-Dirac distribution），在存在於半導體101中的電子的分佈中，一般而言，溫度越高能量高的電子的比率越高。例如，在具有比費米能階高出3eV的能量的電子的300K（27℃）下的密度為1的情況下，450K（177℃）下的密度為6x10 16，600K（327℃）下的密度為1.5x10 25，750K（477℃）下的密度為1.6x10 30。
可以推測，電子107越過絕緣體102a的能障而向閘極電極103的移動是經過上述三個過程或它們組合的過程而發生的。尤其是，在第二過程及第三過程中，當溫度高時電流以指數函數的方式增加。
另外，絕緣體102a的能障層的薄的部分（能量高的部分）的電子濃度越高，第一過程中的Fowler-Nordheim穿隧效應也越容易發生，所以溫度越高越好。
在上述過程中發生的電流尤其在閘極電極103的電位低（5V以下）的情況下大多非常微弱，但是藉由進行長時間的處理，可以使所需要的量的電子被電子俘獲能階106俘獲。其結果，電子俘獲層102帶負電。
也就是說，藉由在更高的溫度（比半導體裝置的使用溫度或保管溫度高的溫度或者125℃以上且450℃以下，典型地為150℃以上且300℃以下）下保持閘極電極103的電位比源極或汲極的電位高的狀態5毫秒以上且不到10秒，典型地為3秒以上，所需要的量的電子從半導體101向閘極電極103移動，而其一部分被電子俘獲能階106俘獲。下面，將在俘獲電子的處理中使用的溫度稱為處理溫度。
此時，被電子俘獲能階106俘獲的電子量可以由閘極電極103的電位控制。當相應量的電子被電子俘獲能階106俘獲時，閘極電極103的電場因其電荷而被遮擋，從而形成在半導體101中的通道消失。
被電子俘獲能階106俘獲的電子的總量首先線性增加，但是其增加率逐漸下降，然後電子的總量收斂到一定值。該收斂的值依賴於閘極電極103的電位，有電位越高，被俘獲的電子的個數越增加的傾向，但是不會比電子俘獲能階106的總數多。
需要使被電子俘獲能階106俘獲的電子不從電子俘獲層102流失。為此，首先較佳為將絕緣體102a及絕緣體102b的厚度設定為穿隧效應不會成為問題的厚度。例如，物理厚度較佳為大於1nm。
典型地，將絕緣體102a的厚度設定為10nm以上且20nm以下，將絕緣體102b的等效氧化矽厚度設定為10nm以上且25nm以下。
另外，藉由使半導體裝置的使用溫度或保管溫度充分地低，可以抑制被電子俘獲能階106俘獲的電子的流出。例如，半導體裝置的保管溫度為120℃時的電子越過3eV的能障的概率低於處理溫度為300℃時的十萬分之一。
半導體101中的電洞的有效質量極大或者實質上定域化也是有效的。在此情況下，電洞不從半導體101注入到絕緣體102a及絕緣體102b中，因此，不會發生被電子俘獲能階106俘獲的電子與電洞再結合而消失的現象。
另外，絕緣體102b也可以使用呈現Poole-Frenkel傳導的材料。如上所述，Poole-Frenkel傳導是材料中的缺陷能階等之間的電子的跳躍傳導，缺陷能階多或缺陷能階深的材料具有充分低的導電性，因此可以長期間保持被電子俘獲能階106俘獲的電子。
另外，也可以適當地設計電路或/及選擇材料以便不施加使絕緣體102a或/及絕緣體102b所俘獲的電子釋放的電壓。例如，在如In-Ga-Zn類氧化物半導體那樣的電洞的有效質量極大或者實質上定域化的材料中，在閘極電極103的電位比源極電極或汲極電極高的情況下形成通道，而在比其低的情況下呈現與絕緣體同樣的特性。此時，閘極電極103與半導體101之間的電場變得極小，因此起因於Fowler-Nordheim穿隧效應或Poole-Frenkel傳導的電子傳導顯著減少。
如圖1C所示，由三層的絕緣體形成電子俘獲層102，並且使絕緣體102c的電子親和力比絕緣體102b的電子親和力小，使絕緣體102c的能隙比絕緣體102b的能隙大，由此可以有效地保持被絕緣體102b內部或與其他絕緣體之間的介面的電子俘獲能階俘獲的電子。
在此情況下，即使絕緣體102b的厚度小，但只要絕緣體102c有充分的物理厚度，就可以保持被電子俘獲能階106俘獲的電子。絕緣體102c可以使用與絕緣體102a同樣的材料。另外，也可以使用其構成元素與絕緣體102b相同但電子俘獲能階充分少的材料。電子俘獲能階的個數（密度）會受到形成方法的影響。
如圖2所示，在絕緣體102e中具有被電絕緣的導電體102d的情況下，也由於與上述同樣的原理，電子被導電體102d俘獲。在此，作為電子俘獲層使用導電體，但也可以使用半導體。在圖3C中，閘極電極103的電位與源極電極或汲極電極相同。
圖3D示出閘極電極103的電位高於源極電極或汲極電極的情況。存在於半導體101中的電子107向具有更高電位的閘極電極103的方向上移動。從半導體101移動到閘極電極103的方向上的電子107中的一些被導電體102d俘獲。也就是說，在圖2所示的半導體裝置中，導電體102d具有與圖1B的半導體裝置中的電子俘獲能階106相同的功能。
另外，當導電體102d的功函數大時，導電體102d與絕緣體102e之間的能障變高，所以可以抑制被電子俘獲能階106俘獲的電子流出。
在上述結構中，絕緣體102a、絕緣體102b及絕緣體102c都可以由多個絕緣體構成。另外，也可以由構成元素相同但形成方法不同的多個絕緣體構成。
例如，當絕緣體102a和絕緣體102b的構成元素相同（例如，使用氧化鉿）時，可以利用CVD法或ALD（原子層沉積：Atomic Layer Deposition）法形成絕緣體102a，並利用濺射法形成絕緣體102b。
另外，CVD法可以採用各種方法：熱CVD法、光CVD法、電漿CVD法、MOCVD（Metal Organic Chemical Vapor Deposition：金屬有機氣相沉積）法、LPCVD法等。因此，多個絕緣體也可以利用不同的CVD法形成。
一般而言，利用濺射法形成的絕緣體所含的缺陷比利用CVD法或ALD法形成的絕緣體多，因此俘獲電子的性質強。出於同樣的理由，當絕緣體102b和絕緣體102c的構成元素相同時，可以利用濺射法形成絕緣體102b，並利用CVD法或ALD法形成絕緣體102c。
另外，當絕緣體102b由構成元素相同的多個絕緣體構成時，可以利用濺射法形成其中一個並利用CVD法或ALD法形成另一個。
如此，當電子俘獲層102俘獲電子時，如圖4A所示，半導體裝置的臨界電壓得到增高。尤其是，當半導體101使用能隙大的材料（寬能隙半導體）時，可以大幅度地減少閘極電極103及閘極電極105的電位為0V時的源極與汲極之間的電流。
例如，藉由使用能隙為3.2eV的In-Ga-Zn氧化物半導體，閘極電極103及閘極電極105的電位為0V時的源極與汲極之間的電流密度（每通道寬度1µm的電流值）降低至1zA/µm（1x10 -21A/µm）以下，典型地降低至1yA/µm（1x10 -24A/µm）以下。
圖4A示意性地示出電子俘獲層102俘獲電子之前以及之後的室溫下的源極電極與汲極電極之間的每通道寬度1µm的電流（Id/µm）的閘極電極105的電位（Vg）依賴性。注意，將源極電極及閘極電極103的電位設定為0V，將汲極電極的電位設定為+1V。雖然難以直接測定小於1fA的電流，但是可以根據利用其他方法測定的值及SS值（次臨界擺幅值：Subthreshold Swing value）等估計小於1fA的電流。
如曲線108所示，半導體裝置的原來的臨界電壓為Vth1，而在俘獲電子之後，臨界電壓增高（向正方向漂移）至Vth2。其結果，Vg=0時的電流密度為1aA/µm（1x10 -18A/µm）以下，例如為1yA/µm以上且1zA/µm以下。
例如，圖4B示出由電晶體110控制積累在電容元件111中的電荷的電路。在此，不考慮電容元件111的電極間的洩漏電流。電容元件111的電容為1fF，電容元件111的電晶體110一側的電位為+1V，Vd的電位為0V。
在電晶體110具有圖4A中的曲線108所示的Id-Vg特性，且通道寬度為0.1µm的情況下，閘極電極103及閘極電極105的電位為0V時的源極與汲極之間的電流密度大約為1fA，電晶體110此時的電阻大約為1x10 15Ω。因此，由電晶體110和電容元件111構成的電路的時間常數大約為1秒。這意味著經過1秒左右之後，積累在電容元件111中的大部分的電荷會消失。
在電晶體110具有圖4A中的曲線109所示的Id-Vg特性，且通道寬度為0.1µm的情況下，閘極電極103及閘極電極105的電位為0V時的源極與汲極之間的電流密度大約為1yA，電晶體110此時的電阻大約為1x10 24Ω。因此，由電晶體110和電容元件111構成的電路的時間常數大約為1x10 9秒（大約31年）。這意味著即使經過10年之後，積累在電容元件111中的電荷的三分之一也會殘留。
也就是說，在由電晶體和電容元件構成的簡單結構的電路中，可以保持電荷10年。這可應用於各種記憶體裝置。
實施方式2 在本實施方式中，參照圖式對本發明的一個實施方式的電晶體的結構進行說明。
圖5A至圖5C示出本發明的一個實施方式的電晶體的俯視圖及剖面圖。圖5A是俯視圖，圖5B是沿著圖5A所示的點劃線A-B的剖面，圖5C是沿著點劃線C-D的剖面。注意，在圖5A的俯視圖中，為了明確起見，省略一部分的構成要素。另外，有時將點劃線A-B的方向稱為通道長度方向，將點劃線C-D的方向稱為通道寬度方向。
圖5A至圖5C所示的電晶體包括：基板600上的絕緣體602；絕緣體602上的絕緣體604；埋入絕緣體604中的閘極電極606；絕緣體604及閘極電極606上的絕緣體608；絕緣體608上的電子俘獲層610；絕緣體608上及電子俘獲層610上的絕緣體612；絕緣體612上的氧化物半導體614；氧化物半導體614上的源極電極616a及汲極電極616b；氧化物半導體614、源極電極616a及汲極電極616b上的閘極絕緣體618；在閘極絕緣體618上並與其接觸且與氧化物半導體614的頂面及側面面對的閘極電極620；以及絕緣體612、源極電極616a、汲極電極616b及閘極電極620上的絕緣體622。
氧化物半導體614包括通道形成區域650。通道形成區域650包括隔著絕緣體612與電子俘獲層610重疊的區域。閘極電極606包括隔著絕緣體608與電子俘獲層610重疊的區域，但不包括與通道形成區域650重疊的區域。
如在實施方式1中說明的工作原理那樣，在本電晶體中，能夠藉由對閘極電極606施加電壓而對電子俘獲層610注入電子來控制電晶體的臨界電壓，但是並不因對閘極電極606施加電壓而使通道形成區域650以及與通道形成區域650重疊的閘極絕緣體618劣化。
當閘極電極606和通道形成區域650具有相互重疊的區域時，藉由對閘極電極606施加電壓，可以使Fowler-Nordheim穿隧效應發生。在閘極電極606與通道形成區域650之間的電場變強時，因Fowler-Nordheim穿隧效應而產生的穿隧電流會急劇增加。因此，有可能通道形成區域650中的缺陷增加而電子陷阱也增加。並且，在與通道形成區域650重疊的閘極絕緣體618中，同樣地有可能因缺陷的增加而電子陷阱增加，由此可能會引起電晶體特性的不穩定及可靠性的下降。
根據本發明，如圖5B所示，藉由不重疊地配置閘極電極606和通道形成區域650，可以避免上述不良現象。下面進行說明。
藉由使閘極電極606和電子俘獲層610具有相互重疊的區域，可以對閘極電極606施加電壓，而對電子俘獲層610注入電子。藉由使電子俘獲層610和通道形成區域650具有相互重疊的區域，可以根據對電子俘獲層610注入的電子量控制電晶體的臨界電壓。也就是說，藉由使閘極電極606和通道形成區域650不具有相互重疊的區域，可以避免上述不良現象，並控制電晶體的臨界電壓。
在本發明中，作為電子俘獲層610，使用（其中）被電子俘獲層610俘獲的電子能夠在電子俘獲層610中及電子俘獲層610與絕緣體608的介面移動的導電體或半導體等，由此可以控制電晶體的臨界電壓。作為導電體，可以使用鉭、鎢、鈦、鉬、鋁、銅、鉬鎢合金等。另外，也可以適當地組合不容易使氧透過的氮化鉭、氮化鎢、氮化鈦等作為多層膜。作為半導體，可以使用多晶矽、微晶矽、非結晶矽、氧化物半導體等。例如，可以使用與本電晶體中的氧化物半導體614相同的氧化物半導體。當作為電子俘獲層610使用氧化物半導體時，在絕緣體612包含過量氧的情況下，可以防止過量氧從絕緣體612向電子俘獲層610擴散，所以是較佳的。
另外，如圖6A及圖6B所示，也可以使電子俘獲層610延伸到與汲極電極616b相互重疊的區域。或者，可以另外在汲極電極616b與電子俘獲層610相互重疊的區域也配置閘極電極606b，如圖6C所示，還可以只在汲極電極616b與電子俘獲層610相互重疊的區域配置閘極電極606。
如圖7A及圖7C所示，閘極電極606和通道形成區域650不相互重疊的區域也可以是通道形成區域的大約一半。
在圖5A至圖5C中，雖然示出閘極電極606和電子俘獲層610具有與源極電極616a相互重疊的區域的一個例子，但是閘極電極606和電子俘獲層610也可以具有與汲極電極616b相互重疊的區域（參照圖7B及圖7C）。
另外，如圖8A及圖8B所示，閘極電極606也可以不具有與源極電極616a或汲極電極616b重疊的區域。
接下來，說明氧化物半導體614具有不同結構的電晶體。關於其他結構，參照上述內容。
圖9A是與圖5B所示的電晶體同樣的通道長度方向上的剖面圖。另外，圖9B是與圖5C所示的電晶體同樣的通道寬度方向上的剖面圖。
在圖9A及圖9B所示的電晶體的結構中，在絕緣體612與氧化物半導體614之間配置氧化物半導體614a。另外，在絕緣體612與閘極絕緣體618之間、源極電極616a與閘極絕緣體618之間、汲極電極616b與閘極絕緣體618之間、氧化物半導體614a與閘極絕緣體618之間、氧化物半導體614與閘極絕緣體618之間配置氧化物半導體614c。
氧化物半導體614例如是包含銦的氧化物半導體。例如，在氧化物半導體614包含銦時，其載子移動率（電子移動率）得到提高。此外，氧化物半導體614較佳為包含元素M。元素M較佳為鋁、鎵或錫等。作為可用作元素M的其他元素，有硼、矽、鈦、鐵、鎳、鍺、釔、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢等。注意，作為元素M有時也可以組合多個上述元素。元素M例如是與氧的鍵能高的元素。元素M例如是與氧的鍵能高於銦的元素。或者，元素M例如是具有增大氧化物半導體的能隙的功能的元素。此外，氧化物半導體614較佳為包含鋅。當氧化物半導體包含鋅時，有時容易晶化。
注意，氧化物半導體614不侷限於包含銦的氧化物半導體。氧化物半導體614例如也可以是鋅錫氧化物或鎵錫氧化物等不包含銦且包含鋅、鎵或錫的氧化物半導體等。
作為氧化物半導體614例如使用能隙大的氧化物。氧化物半導體614的能隙例如是2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。
例如，氧化物半導體614a及氧化物半導體614c是包含一種以上或兩種以上的構成氧化物半導體614的除了氧之外的元素的氧化物半導體。因為氧化物半導體614a及氧化物半導體614c包含一種以上或兩種以上構成氧化物半導體614的除了氧之外的元素，所以不容易在氧化物半導體614a與氧化物半導體614的介面以及氧化物半導體614與氧化物半導體614c的介面處形成缺陷能階。
氧化物半導體614a、氧化物半導體614及氧化物半導體614c較佳為至少包含銦。另外，在氧化物半導體614a是In-M-Zn氧化物且In和M的總和為100atomic%時，較佳的是：In低於50atomic%，M高於50atomic%，更佳的是：In低於25atomic%，M高於75atomic%。此外，在氧化物半導體614是In-M-Zn氧化物且In和M的總和為100atomic%時，較佳的是：In高於25atomic%，M低於75atomic%，更佳的是：In高於34atomic%，M低於66atomic%。此外，在氧化物半導體614c是In-M-Zn氧化物且In和M的總和為100atomic%時，較佳的是：In低於50atomic%，M高於50atomic%，更佳的是：In低於25atomic%，M高於75atomic%。另外，氧化物半導體614c也可以使用與氧化物半導體614a相同的種類的氧化物。注意，氧化物半導體614a或/及氧化物半導體614c有時也可以不包含銦。例如，氧化物半導體614a或/及氧化物半導體614c也可以是氧化鎵。注意，氧化物半導體614a、氧化物半導體614及氧化物半導體614c所含的各元素的原子個數也可以不是簡單的整數比。
作為氧化物半導體614使用其電子親和力大於氧化物半導體614a及氧化物半導體614c的氧化物。例如，作為氧化物半導體614使用：電子親和力比氧化物半導體614a及氧化物半導體614c大0.07eV以上且1.3eV以下，較佳為大0.1eV以上且0.7eV以下，更佳為大0.15eV以上且0.4eV以下的氧化物。注意，電子親和力是真空能階和導帶底之間的能量差。
注意，銦鎵氧化物的電子親和力小，其氧阻擋性高。因此，氧化物半導體614c較佳為包含銦鎵氧化物。鎵原子的比率[Ga/（In+Ga）]例如為70%以上，較佳為80%以上，更佳為90%以上。
此時，當施加閘極電壓時，通道形成在氧化物半導體614a、氧化物半導體614和氧化物半導體614c當中的電子親和力最大的氧化物半導體614中。
在此，有時在氧化物半導體614a與氧化物半導體614之間具有氧化物半導體614a和氧化物半導體614的混合區域。另外，有時在氧化物半導體614與氧化物半導體614c之間具有氧化物半導體614和氧化物半導體614c的混合區域。混合區域的缺陷態密度較低。因此，在氧化物半導體614a、氧化物半導體614和氧化物半導體614c的疊層體的能帶圖中，各層之間的介面及介面附近的能量連續地變化（也稱為連續接合）（參照圖9C）。注意，有時難以明確地分辨氧化物半導體614a、氧化物半導體614及氧化物半導體614c的各個介面。
此時，電子不在氧化物半導體614a及氧化物半導體614c中而主要在氧化物半導體614中移動。如上所述，藉由降低氧化物半導體614a與氧化物半導體614的介面處的缺陷態密度、氧化物半導體614與氧化物半導體614c的介面處的缺陷態密度，氧化物半導體614中的電子移動被妨礙的情況減少，從而可以提高電晶體的通態電流。
越減少妨礙電子移動的原因，越能夠提高電晶體的通態電流。例如，在沒有妨礙電子移動的原因的情況下，估計電子會高效率地移動。例如，在通道形成區域中的物理性凹凸較大的情況下電子的移動也會被妨礙。
為了提高電晶體的通態電流，例如，氧化物半導體614的頂面或底面（被形成面，在此為氧化物半導體614a）的1µmx1µm的範圍內的均方根（RMS：Root Mean Square）粗糙度低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm，即可。另外，其1µmx1µm的範圍內的平均表面粗糙度（也稱為Ra）低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm，即可。其1µmx1µm的範圍內的最大高低差（也稱為P-V）低於10nm，較佳為低於9nm，更佳為低於8nm，進一步較佳為低於7nm。RMS粗糙度、Ra以及P-V可以藉由使用由精工電子奈米科技（SII Nano Technology）有限公司製造的掃描探針顯微鏡SPA-500等測定。
或者，例如，在形成有通道的區域中的缺陷態密度高的情況下也電子移動會被妨礙。
例如，在氧化物半導體614具有氧缺陷（也記為“V O”）的情況下，有時因為氫進入該氧缺陷位點而形成施體能階。下面，有時將氫進入該氧缺陷位點的狀態記為“V OH”。由於V OH使電子散射，所以會成為降低電晶體的通態電流的原因。另外，氧缺陷位點會在氧進入的情況比氫進入的情況下更加穩定。因此，藉由降低氧化物半導體614中的氧缺陷，有時能夠提高電晶體的通態電流。
另外，在形成有通道的區域中的缺陷態密度高時，有時會使電晶體的電特性變動。例如，當缺陷能階成為載子發生源時，有時會使電晶體的臨界電壓變動。
為了減少氧化物半導體614的氧缺陷，例如採用將包含於絕緣體612中的過量氧經過氧化物半導體614a移動到氧化物半導體614的方法等。此時，氧化物半導體614a較佳為具有氧透過性的層（使氧經過或透過的層）。
此外，為了提高電晶體的通態電流，氧化物半導體614c的厚度越小越佳。例如，氧化物半導體614c具有其厚度小於10nm，較佳為5nm以下，更佳為3nm以下的區域即可。另一方面，氧化物半導體614c能夠阻擋構成相鄰的絕緣體的氧之外的元素（氫、矽等）侵入形成有通道的氧化物半導體614中。因此，氧化物半導體614c較佳為具有一定程度的厚度。例如，氧化物半導體614c具有其厚度為0.3nm以上，較佳為1nm以上，更佳為2nm以上的區域即可。另外，為了抑制從絕緣體612等釋放的氧向外擴散，氧化物半導體614c較佳為具有阻擋氧的性質。
此外，為了提高可靠性，較佳為使氧化物半導體614a變厚並使氧化物半導體614c變薄。例如，氧化物半導體614a具有其厚度例如為10nm以上，較佳為20nm以上，更佳為40nm以上，進一步較佳為60nm以上的區域即可。藉由將氧化物半導體614a形成得厚，可以拉開從相鄰的絕緣體和氧化物半導體614a的介面到形成有通道的氧化物半導體614的距離。注意，因為半導體裝置的生產率可能會下降，所以氧化物半導體614a具有其厚度例如為200nm以下，較佳為120nm以下，更佳為80nm以下的區域即可。
例如在氧化物半導體614與氧化物半導體614a之間具有藉由二次離子質譜分析法（SIMS：Secondary Ion Mass Spectrometry）得到的矽濃度為1x10 16atoms/cm 3以上且1x10 19atoms/cm 3以下，較佳為1x10 16atoms/cm 3以上且5x10 18atoms/cm 3以下，更佳為1x10 16atoms/cm 3以上且2x10 18atoms/cm 3以下的區域。此外，在氧化物半導體614與氧化物半導體614c之間具有藉由SIMS得到的矽濃度為1x10 16atoms/cm 3以上且1x10 19atoms/cm 3以下，較佳為1x10 16atoms/cm 3以上且5x10 18atoms/cm 3以下，更佳為1x10 16atoms/cm 3以上且2x10 18atoms/cm 3以下的區域。
此外，為了降低氧化物半導體614的氫濃度，較佳為降低氧化物半導體614a及氧化物半導體614c的氫濃度。氧化物半導體614a及氧化物半導體614c具有藉由SIMS得到的氫濃度為1x10 16atoms/cm 3以上且2x10 20atoms/cm 3以下，較佳為1x10 16atoms/cm 3以上且5x10 19atoms/cm 3以下，更佳為1x10 16atoms/cm 3以上且1x10 19atoms/cm 3以下，進一步較佳為1x10 16atoms/cm 3以上且5x10 18atoms/cm 3以下的區域。此外，為了降低氧化物半導體614的氮濃度，較佳為降低氧化物半導體614a及氧化物半導體614c的氮濃度。氧化物半導體614a及氧化物半導體614c具有藉由SIMS得到的氮濃度為1x10 15atoms/cm 3以上且5x10 19atoms/cm 3以下，較佳為1x10 15atoms/cm 3以上且5x10 18atoms/cm 3以下，更佳為1x10 15atoms/cm 3以上且1x10 18atoms/cm 3以下，進一步較佳為1x10 15atoms/cm 3以上且5x10 17atoms/cm 3以下的區域。
上述三層結構是一個例子。例如，也可以採用氧化物半導體614與氧化物半導體614a的雙層結構或氧化物半導體614與氧化物半導體614c的雙層結構。或者，也可以採用在氧化物半導體614a上或下、或者在氧化物半導體614c上或下設置作為氧化物半導體614a、氧化物半導體614和氧化物半導體614c例示的半導體中的任何一個半導體的四層結構。或者，也可以採用在氧化物半導體614a上、氧化物半導體614a下、氧化物半導體614c上、氧化物半導體614c下中的任何兩個以上的位置設置作為氧化物半導體614a、氧化物半導體614和氧化物半導體614c例示的半導體中的任何一個半導體的n層結構（n為5以上的整數）。
在此，參照圖10A及圖10B說明與圖9A及圖9B所示的電晶體不同的結構。關於其他結構，參照上述內容。
圖10A及圖10B所示的電晶體與圖9A及圖9B所示的電晶體的結構的不同之處在於：在圖10A及圖10B中，絕緣體612不具有被蝕刻而變薄的區域。藉由將氧化物半導體614a也殘留於不與氧化物半導體614重疊的區域，可以防止絕緣體612變薄。在對閘極電極606施加電壓，而對電子俘獲層610注入電子時，若絕緣體612的膜厚變薄，則有可能導致絕緣體612的靜電破壞或電子陷阱等的不良現象。藉由如本發明所述那樣防止絕緣體612變薄，可以避免上述不良現象。雖然未圖示，但是在形成閘極電極620後，與閘極絕緣體618及氧化物半導體614c一起去除殘留的氧化物半導體614a的不需要的部分。由此，可以實現與上述圖9A及圖9B所示的使用三層氧化物半導體的電晶體同樣的特性。
接著，參照圖11A至圖11C說明與圖5A至圖5C所示的電晶體不同的結構。關於其他結構，參照上述內容。
圖11A是俯視圖，圖11B為沿著圖11A所示的點劃線A-B的剖面，圖11C為沿著點劃線C-D的剖面。注意，在圖11A的俯視圖中，為了明確起見，省略一部分的構成要素。另外，有時將點劃線A-B的方向稱為通道長度方向，將點劃線C-D的方向稱為通道寬度方向。
圖11A及圖11B所示的電晶體與圖5A至圖5C所示的電晶體的不同之處在於：圖11A及圖11B所示的電晶體不具有閘極電極620與源極電極616a或汲極電極616b相互重疊的區域。
藉由使電晶體不具有閘極電極620與源極電極616a或汲極電極616b相互重疊的區域，不存在閘極電極620與源極電極616a或汲極電極616b之間的寄生電容，因此電晶體可以進行高速工作，所以是較佳的。還可以防止閘極電極620與源極電極616a或汲極電極616b之間的電流洩漏。
接下來，參照圖12A至圖12C說明電子俘獲層610的配置與圖11A至圖11C所示的電晶體不同的電晶體。圖12A為俯視圖，圖12B為沿著圖12A所示的點劃線A-B的剖面，圖12C為沿著點劃線C-D的剖面。注意，在圖12A的俯視圖中，為了明確起見，省略一部分的構成要素。另外，有時將點劃線A-B的方向稱為通道長度方向，將點劃線C-D的方向稱為通道寬度方向。
圖12A及圖12B所示的電晶體與圖11A至圖11C所示的電晶體的相同之處在於：電子俘獲層610和閘極電極620具有相互重疊的區域，而不同之處在於：在圖12A及圖12B所示的電晶體中，閘極電極620的端部與電子俘獲層610的端部的位置一致。
與圖11A至圖11C所示的電晶體同樣地，藉由使電晶體不具有閘極電極620與源極電極616a或汲極電極616b相互重疊的區域，不存在閘極電極620與源極電極616a或汲極電極616b之間的寄生電容，因此電晶體可以進行高速工作，所以是較佳的。還可以防止閘極電極620與源極電極616a或汲極電極616b之間的電流洩漏。
接著，參照圖13A至圖13C說明與圖5A至圖5C所示的電晶體不同的結構。圖13A為俯視圖，圖13B為沿著圖13A所示的點劃線A-B的剖面，圖13C為沿著點劃線C-D的剖面。注意，在圖13A的俯視圖中，為了明確起見，省略一部分的構成要素。另外，有時將點劃線A-B的方向稱為通道長度方向，將點劃線C-D的方向稱為通道寬度方向。
圖13A至圖13C所示的電晶體包括：基板600上的絕緣體602；絕緣體602上的絕緣體604；埋入絕緣體604中的閘極電極606；絕緣體604及閘極電極606上的絕緣體612；絕緣體612上的氧化物半導體614；氧化物半導體614上的源極電極616a及汲極電極616b；絕緣體612、氧化物半導體614、源極電極616a及汲極電極616b上的閘極絕緣體618；閘極絕緣體618上的電子俘獲層610；電子俘獲層610及閘極絕緣體618上的絕緣體608；絕緣體608上的閘極電極620；以及閘極電極620及絕緣體608上的絕緣體622。
氧化物半導體614包括通道形成區域650。通道形成區域650包括隔著閘極絕緣體618與電子俘獲層610重疊的區域。閘極電極620包括隔著絕緣體608與電子俘獲層610重疊的區域，但不包括與通道形成區域650重疊的區域。
圖13A至圖13C所示的電晶體與圖5A至圖5C所示的電晶體的不同之處在於：在圖13A至圖13C所示的電晶體中，為了對電子俘獲層610注入電子而對閘極電極620施加電壓。能夠藉由對閘極電極620施加電壓而對電子俘獲層610注入電子來控制電晶體的臨界電壓，但是並不因對閘極電極620施加電壓而使通道形成區域650以及與通道形成區域650重疊的閘極絕緣體618劣化。
關於本電晶體的工作原理，參照實施方式1及圖5A至圖5C所示的電晶體的說明。
在本實施方式中，描述本發明的一個實施方式。或者，在其他實施方式中，描述本發明的一個實施方式。注意，本發明的一個實施方式並不侷限於此。換而言之，在本實施方式及其他實施方式中，記載有各種各樣的發明的方式，因此本發明的一個實施方式不侷限於特定的方式。例如，作為本發明的一個實施方式，雖然示出電晶體的通道形成區域包括氧化物半導體的情況的例子或者電晶體包括氧化物半導體614等的氧化物半導體的情況的例子等，但是本發明的一個實施方式並不侷限於此。本發明的一個實施方式中的各種各樣的電晶體可以包括各種各樣的半導體。本發明的一個實施方式中的各種各樣的電晶體例如也可以包括矽、鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、銦磷、氮化鎵和有機半導體等中的至少一個。或者，例如本發明的一個實施方式中的各種各樣的電晶體也可以不包括氧化物半導體。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式3 在本實施方式中，參照圖14A至圖15C說明在實施方式2中說明的圖5A至圖5C所示的電晶體的製造方法。
在圖14A至圖15C的左側示出沿著圖5A所示的點劃線A-B的剖面，在圖14A至圖15C的右側示出沿著點劃線C-D的剖面。
在基板600上形成絕緣體602。作為基板600，例如可以使用包括矽或鍺等的單一材料半導體基板、或者包括碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵等的化合物半導體基板等。或者，也可以使用石英或玻璃等的絕緣體基板。作為絕緣體602，可以使用氧化矽膜、氧氮化矽膜、氮氧化矽膜、氮化矽膜、氧化鋁膜、氮化鋁膜或氧化鉿膜等。作為成膜方法，可以使用熱氧化法、CVD法、濺射法、ALD法、電漿氧化法或電漿氮化法等。
在絕緣體602上形成絕緣體604，在絕緣體604的一部分形成開口部，並將閘極電極606埋入開口部（參照圖14A）中。利用光微影法形成光阻遮罩，並利用乾蝕刻法去除絕緣體的不需要的部分，由此形成絕緣體604的開口部。絕緣體604可以使用與上述絕緣體602同樣的膜及同樣的成膜方法形成。閘極電極606利用濺射法、CVD法、MBE法或PLD法、ALD法、電鍍法等形成即可。另外，作為閘極電極606，可以使用鉭、鎢、鈦、鉬、鋁、銅、鉬鎢合金等。或者，也可以適當地組合氮化鉭、氮化鎢、氮化鈦等作為多層膜。作為將閘極電極606埋入開口部中的方法，可以使用化學機械拋光（Chemical Mechanical Polishing：CMP）即可（參照圖14A）。
接著，在閘極電極606及絕緣體604上形成絕緣體608。絕緣體608可以使用與上述絕緣體602同樣的膜及同樣的成膜方法形成。接著，在絕緣體608上形成將成為電子俘獲層610的導電體或半導體。然後，利用光微影法在將成為電子俘獲層610的導電體或半導體上以具有與閘極電極606相互重疊的區域的方式形成光阻遮罩，並利用乾蝕刻法去除導電體或半導體的不需要的部分，由此形成電子俘獲層610。接著，在電子俘獲層610及絕緣體608上形成絕緣體612（參照圖14B）。
作為電子俘獲層610可以使用導電體或半導體。導電體可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。另外，作為導電體，可以使用鉭、鎢、鈦、鉬、鋁、銅、鉬鎢合金等。另外，也可以適當地組合不容易使氧透過的氮化鉭、氮化鎢、氮化鈦等作為多層膜。半導體可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。另外，作為半導體可以使用多晶矽、微晶矽、非結晶矽、氧化物半導體等。
絕緣體612可以使用與上述絕緣體602同樣的膜及同樣的成膜方法形成。或者，也可以使用含有過量氧的絕緣體。
接著，在絕緣體612上形成氧化物半導體613，並進行加熱處理（參照圖14C）。氧化物半導體613可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。加熱處理可以在250℃以上且650℃以下，較佳為300℃以上且500℃以下進行。加熱處理在惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。加熱處理也可以在減壓狀態下進行。或者，也可以以如下方法進行加熱處理：在惰性氣體氛圍下進行加熱處理之後，為了填補脫離了的氧而在包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行另一個加熱處理。加熱處理可以提高氧化物半導體613的結晶性或去除氫、水等雜質等。
在氧化物半導體613上形成導電體，利用光微影法在氧化物半導體613上的將成為通道形成區域的部分形成光阻劑圖案，並利用乾蝕刻法去除導電體，由此形成導電體615（參照圖15A）。導電體615可以使用與上述閘極電極606同樣的膜及同樣的成膜方法形成。
接著，利用光微影法在導電體615及氧化物半導體613上形成光阻劑圖案，並利用乾蝕刻法去除氧化物半導體613的不需要的部分，由此形成島狀的氧化物半導體614。同時形成源極電極616a及汲極電極616b（參照圖15B）。
接著，在絕緣體612、源極電極616a、汲極電極616b及氧化物半導體614上形成閘極絕緣體618。閘極絕緣體618可以使用與上述絕緣體602同樣的膜及同樣的成膜方法形成。
在閘極絕緣體618上形成閘極電極620。閘極電極620可以使用與上述閘極電極606同樣的膜及同樣的成膜方法形成。在閘極絕緣體618上形成將成為閘極電極620的導電體，利用光微影法在該導電體上形成光阻遮罩，並利用乾蝕刻法去除該導電體的不需要的部分，由此形成閘極電極620。接著，在閘極電極620上及閘極絕緣體618上利用光微影法形成光阻遮罩，並利用乾蝕刻法去除閘極絕緣體618的不需要的部分。或者，也可以不去除閘極絕緣體618。
接著，在絕緣體612、源極電極616a、汲極電極616b、閘極絕緣體618及閘極電極620上形成絕緣體622（參照圖15C）。絕緣體622可以使用與上述絕緣體602同樣的膜及同樣的成膜方法形成，但是尤其較佳為使用不容易使氧或氫透過的氧化鋁膜等。
藉由上述製造方法可以製造實施方式1的電晶體。
實施方式4 在本實施方式中，對氧化物半導體的結構進行說明。
氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體有CAAC-OS（C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體）、多晶氧化物半導體、nc-OS（nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體）、a-like OS（amorphous like Oxide Semiconductor）以及非晶氧化物半導體等。
從其他觀點看來，氧化物半導體被分為非晶氧化物半導體和結晶氧化物半導體。作為結晶氧化物半導體有單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及nc-OS等。
作為非晶結構的定義，一般而言，已知：它處於亞穩態並沒有被固定化，具有各向同性而不具有不均勻結構等。也可以換句話說為非晶結構的鍵角不固定，具有短程有序而不具有長程有序。
從相反的觀點來看，不能將本質上穩定的氧化物半導體稱為完全非晶（completely amorphous）氧化物半導體。另外，不能將不具有各向同性（例如，在微小區域中具有週期結構）的氧化物半導體稱為完全非晶氧化物半導體。注意，a-like OS在微小區域中具有週期結構，但是同時具有空洞（也稱為void），並具有不穩定結構。因此，a-like OS在物性上近乎於非晶氧化物半導體。
首先，對CAAC-OS進行說明。
CAAC-OS是包含多個c軸配向的結晶部（也稱為顆粒）的氧化物半導體之一。
在利用穿透式電子顯微鏡（TEM：Transmission Electron Microscope）觀察所得到的CAAC-OS的明視野影像與繞射圖案的複合分析影像（也稱為高解析度TEM影像）中，觀察到多個顆粒。然而，在高解析度TEM影像中，難以觀察到顆粒與顆粒之間的明確的邊界，亦即晶界（grain boundary）。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。
下面，對利用TEM觀察的CAAC-OS進行說明。圖16A示出從大致平行於樣本面的方向觀察所得到的CAAC-OS的剖面的高解析度TEM影像。利用球面像差校正（Spherical Aberration Corrector）功能得到高解析度TEM影像。將利用球面像差校正功能所得到的高解析度TEM影像特別稱為Cs校正高解析度TEM影像。例如可以使用日本電子株式會社製造的原子解析度分析型電子顯微鏡JEM-ARM200F等得到Cs校正高解析度TEM影像。
圖16B示出將圖16A中的區域（1）放大的Cs校正高解析度TEM影像。由圖16B可以確認到在顆粒中金屬原子排列為層狀。各金屬原子層具有反映了形成CAAC-OS膜的面（也稱為被形成面）或CAAC-OS的頂面的凸凹的配置並以平行於CAAC-OS的被形成面或頂面的方式排列。
如圖16B所示，CAAC-OS具有特有的原子排列。圖16C是以輔助線示出特有的原子排列的圖。由圖16B和圖16C可知，一個顆粒的尺寸為1nm以上且3nm以下左右，因顆粒與顆粒之間的傾斜產生的空隙的尺寸為0.8nm左右。因此，也可以將顆粒稱為奈米晶（nc：nanocrystal）。注意，也可以將CAAC-OS稱為具有CANC（C-Axis Aligned nanocrystals：c軸配向奈米晶）的氧化物半導體。
在此，根據Cs校正高解析度TEM影像，將基板5120上的CAAC-OS的顆粒5100的配置示意性地表示為沉積磚塊或塊體的結構（參照圖16D）。在圖16C中觀察到的在顆粒與顆粒之間產生傾斜的部分相當於圖16D所示的區域5161。
圖17A示出從大致垂直於樣本面的方向觀察所得到的CAAC-OS的平面的Cs校正高解析度TEM影像。圖17B、圖17C和圖17D分別示出將圖17A中的區域（1）、區域（2）和區域（3）放大的Cs校正高解析度TEM影像。由圖17B、圖17C和圖17D可知在顆粒中金屬原子排列為三角形狀、四角形狀或六角形狀。但是，在不同的顆粒之間金屬原子的排列沒有規律性。
接著，說明使用X射線繞射（XRD：X-Ray Diffraction）裝置進行分析的CAAC-OS。例如，當利用out-of-plane法分析包含InGaZnO 4結晶的CAAC-OS的結構時，如圖18A所示，在繞射角（2θ）為31˚附近時常出現峰值。由於該峰值來源於InGaZnO 4結晶的（009）面，由此可知CAAC-OS中的結晶具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。
注意，當利用out-of-plane法分析CAAC-OS的結構時，除了2θ為31˚附近的峰值以外，有時在2θ為36˚附近時也出現峰值。2θ為36˚附近的峰值表示CAAC-OS中的一部分包含不具有c軸配向性的結晶。較佳的是，在利用out-of-plane法分析的CAAC-OS的結構中，在2θ為31˚附近時出現峰值而在2θ為36˚附近時不出現峰值。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS的結構時，在2θ為56˚附近時出現峰值。該峰值來源於InGaZnO 4結晶的（110）面。在CAAC-OS中，即使將2θ固定為56˚附近並在以樣本面的法線向量為軸（ψ軸）旋轉樣本的條件下進行分析（ψ掃描），也如圖18B所示的那樣觀察不到明確的峰值。相比之下，在InGaZnO 4的單晶氧化物半導體中，在將2θ固定為56˚附近來進行ψ掃描時，如圖18C所示的那樣觀察到來源於相等於（110）面的結晶面的六個峰值。因此，由使用XRD的結構分析可以確認到CAAC-OS中的a軸和b軸的配向沒有規律性。
接著，說明利用電子繞射進行分析的CAAC-OS。例如，當對包含InGaZnO 4結晶的CAAC-OS在平行於樣本面的方向上入射束徑為300nm的電子線時，可能會獲得圖19A所示的繞射圖案（也稱為選區穿透式電子繞射圖案）。在該繞射圖案中包含起因於InGaZnO 4結晶的（009）面的斑點。因此，由電子繞射也可知CAAC-OS所包含的顆粒具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。另一方面，圖19B示出對相同的樣本在垂直於樣本面的方向上入射束徑為300nm的電子線時的繞射圖案。由圖19B觀察到環狀的繞射圖案。因此，由電子繞射也可知CAAC-OS所包含的顆粒的a軸和b軸不具有配向性。可以認為圖19B中的第一環起因於InGaZnO 4結晶的（010）面和（100）面等。另外，可以認為圖19B中的第二環起因於（110）面等。
如上所述，CAAC-OS是結晶性高的氧化物半導體。因為氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，所以從相反的觀點來看，可以說CAAC-OS是雜質或缺陷（氧缺陷等）少的氧化物半導體。
此外，雜質是指氧化物半導體的主要成分以外的元素，諸如氫、碳、矽和過渡金屬元素等。例如，與氧的鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧，由此打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑（或分子半徑）大，所以會打亂氧化物半導體的原子排列，導致結晶性下降。
當氧化物半導體包含雜質或缺陷時，其特性有時因光或熱等會發生變動。包含於氧化物半導體的雜質有時會成為載子陷阱或載子發生源。另外，氧化物半導體中的氧缺陷有時會成為載子陷阱或因俘獲氫而成為載子發生源。
雜質及氧缺陷少的CAAC-OS是載子密度低的氧化物半導體。明確而言，可以使用載子密度小於8x10 11/cm 3，較佳為小於1x10 11/cm 3，更佳為小於1x10 10/cm 3，且是1x10 -9/cm 3以上的氧化物半導體。將這樣的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。CAAC-OS的雜質濃度和缺陷態密度低。亦即，可以說CAAC-OS是具有穩定特性的氧化物半導體。
接著說明nc-OS。
在nc-OS的高解析度TEM影像中有能夠觀察到結晶部的區域和難以觀察到明確的結晶部的區域。nc-OS所包含的結晶部的尺寸大多為1nm以上且10nm以下或1nm以上且3nm以下。注意，有時將其結晶部的尺寸大於10nm且是100nm以下的氧化物半導體稱為微晶氧化物半導體。例如，在nc-OS的高解析度TEM影像中，有時難以明確地觀察到晶界。注意，奈米晶的來源有可能與CAAC-OS中的顆粒相同。因此，下面有時將nc-OS的結晶部稱為顆粒。
在nc-OS中，微小的區域（例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域）中的原子排列具有週期性。另外，nc-OS在不同的顆粒之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。例如，當利用使用其束徑比顆粒大的X射線的out-of-plane法對nc-OS進行結構分析時，檢測不到表示結晶面的峰值。在使用其束徑比顆粒大（例如，50nm以上）的電子射線對nc-OS進行電子繞射時，觀察到類似光暈圖案的繞射圖案。另一方面，在使用其束徑近於顆粒或者比顆粒小的電子射線對nc-OS進行奈米束電子繞射時，觀察到斑點。另外，在nc-OS的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的（環狀的）亮度高的區域。而且，在nc-OS的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
如此，由於在顆粒（奈米晶）之間結晶定向都沒有規律性，所以也可以將nc-OS稱為包含RANC（Random Aligned nanocrystals：無規配向奈米晶）的氧化物半導體或包含NANC（Non-Aligned nanocrystals：無配向奈米晶）的氧化物半導體。
nc-OS是規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷態密度比a-like OS或非晶氧化物半導體低。但是，在nc-OS中的不同的顆粒之間觀察不到晶體配向的規律性。所以，nc-OS的缺陷態密度比CAAC-OS高。
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。
在a-like OS的高解析度TEM影像中有時觀察到空洞。另外，在高解析度TEM影像中，有能夠明確地觀察到結晶部的區域和難以觀察到結晶部的區域。
由於a-like OS包含空洞，所以其結構不穩定。為了證明與CAAC-OS及nc-OS相比a-like OS具有不穩定的結構，下面示出電子照射所導致的結構變化。
作為進行電子照射的樣本，準備a-like OS（記載為樣本A）、nc-OS（記載為樣本B）和CAAC-OS（記載為樣本C）。每個樣本都是In-Ga-Zn氧化物。
首先，取得各樣本的高解析度剖面TEM影像。由高解析度剖面TEM影像可知，每個樣本都具有結晶部。
注意，如下那樣決定將哪個部分作為一個結晶部。例如，已知InGaZnO 4結晶的單位晶格具有包括三個In-O層和六個Ga-Zn-O層的九個層在c軸方向上以層狀層疊的結構。這些彼此靠近的層的間隔與（009）面的晶格表面間隔（也稱為d值）是幾乎相等的，由結晶結構分析求出其值為0.29nm。由此，可以將晶格條紋的間隔為0.28nm以上且0.30nm以下的部分作為InGaZnO 4結晶部。每個晶格條紋對應於InGaZnO 4結晶的a-b面。
圖20示出調查了各樣本的結晶部（22個部分至45個部分）的平均尺寸的例子。注意，結晶部尺寸對應於上述晶格條紋的長度。由圖20可知，在a-like OS中，結晶部根據電子的累積照射量逐漸變大。明確而言，如圖20中的（1）所示，可知在利用TEM的觀察初期尺寸為1.2nm左右的結晶部（也稱為初始晶核）在累積照射量為4.2x10 8e -/nm 2時生長到2.6nm左右。另一方面，可知nc-OS和CAAC-OS在開始電子照射時到電子的累積照射量為4.2x10 8e -/nm 2的範圍內，結晶部的尺寸都沒有變化。明確而言，如圖20中的（2）及（3）所示，可知無論電子的累積照射量如何，nc-OS及CAAC-OS的平均結晶部尺寸都分別為1.4nm左右及2.1nm左右。
如此，有時電子照射引起a-like OS中的結晶部的生長。另一方面，可知在nc-OS和CAAC-OS中，幾乎沒有電子照射所引起的結晶部的生長。也就是說，a-like OS與CAAC-OS及nc-OS相比具有不穩定的結構。
此外，由於a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具體地，a-like OS的密度為具有相同組成的單晶氧化物半導體的78.6%以上且小於92.3%。nc-OS的密度及CAAC-OS的密度為具有相同組成的單晶氧化物半導體的92.3%以上且小於100%。注意，難以形成其密度小於單晶氧化物半導體的密度的78%的氧化物半導體。
例如，在原子數比滿足In:Ga:Zn=1:1:1的氧化物半導體中，具有菱方晶系結構的單晶InGaZnO 4的密度為6.357g/cm 3。因此，例如，在原子數比滿足In:Ga:Zn=1:1:1的氧化物半導體中，a-like OS的密度為5.0g/cm 3以上且小於5.9g/cm 3。另外，例如，在原子數比滿足In:Ga:Zn=1:1:1的氧化物半導體中，nc-OS的密度和CAAC-OS的密度為5.9g/cm 3以上且小於6.3g/cm 3。
注意，有時不存在相同組成的單晶氧化物半導體。此時，藉由以任意比例組合組成不同的單晶氧化物半導體，可以估計出相當於所希望的組成的單晶氧化物半導體的密度。根據組成不同的單晶氧化物半導體的組合比例使用加權平均估計出相當於所希望的組成的單晶氧化物半導體的密度即可。注意，較佳為儘可能減少所組合的單晶氧化物半導體的種類來估計密度。
如上所述，氧化物半導體具有各種結構及各種特性。注意，氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、nc-OS和CAAC-OS中的兩種以上的疊層膜。
實施方式5 在本實施方式中，說明使用在實施方式1中說明的電晶體的半導體裝置的一個例子。
圖21A示出記憶體裝置的電路的一個例子，圖21B示出其剖面圖。
作為基板350，可以使用以矽或碳化矽等為材料的單晶半導體基板或多晶半導體基板、以矽鍺等為材料的化合物半導體基板、SOI（Silicon on Insulator：絕緣層上覆矽）基板等。
在基板350上形成電晶體300。如圖21B所示，作為電晶體300可以使用具有側壁355的平面型電晶體。形成STI（淺通道隔離：Shallow Trench Isolation）351來將電晶體元件隔離。作為電晶體300也可以使用Fin型電晶體。另外，電晶體300既可以是p通道型電晶體，又可以是n通道型電晶體。或者，也可以使用其兩者。
在本實施方式中，在電晶體300的通道形成區域使用矽單晶，但是並不侷限於矽單晶，例如也可以在通道形成區域使用氧化物半導體。另外，作為具有閘極絕緣體的功能的絕緣體354，例如使用將矽單晶熱氧化的氧化矽即可。此外，還可以使用氧化矽膜、氧氮化矽膜、氮氧化矽膜、氮化矽膜、氧化鋁膜、氮化鋁膜、氧化鉿膜等。作為成膜方法，可以使用熱氧化法、CVD法、濺射法、ALD法、電漿氧化法或電漿氮化法等。或者，也可以適當地選擇上述膜來形成疊層膜。
在電晶體300、STI351及擴散層353上形成絕緣體360，並進行CMP使絕緣體360的表面平坦化。作為絕緣體360，可以使用氧化矽膜、氧氮化矽膜、氮氧化矽膜、氮化矽膜、氧化鋁膜、氮化鋁膜或氧化鉿膜等。作為成膜方法，可以使用熱氧化法、CVD法、濺射法、ALD法、電漿氧化法或電漿氮化法等。也可以藉由其他處理來進行平坦化。或者，還可以組合CMP、蝕刻（乾蝕刻或濕蝕刻）、電漿處理等。
在絕緣體360中形成到達電晶體300的閘極電極330頂面的接觸孔以及到達擴散層353頂面的接觸孔，將導電體埋入接觸孔內，並進行CMP直到絕緣體360的頂面露出為止，由此形成插頭370、插頭371、插頭372。作為插頭370、插頭371、插頭372，例如可以使用鉭、鎢、鈦、鉬、鋁、銅、鉬鎢合金、氮化鉭、氮化鎢、氮化鈦等。或者，也可以適當地選擇它們中的多個來形成疊層膜。作為成膜方法，可以使用濺射法、CVD法、ALD法、電鍍法等。也可以適當地選擇它們中的多個形成方法而使用。
接著，在絕緣體360上形成導電體，並且形成佈線層373、佈線層374、佈線層375。佈線層373、佈線層374、佈線層375可以使用與上述插頭370、插頭371、插頭372同樣的膜及同樣的成膜方法形成。
在絕緣體360上及佈線層373、佈線層374、佈線層375上形成絕緣體361，並進行CMP使絕緣體361的表面平坦化。絕緣體361可以使用與上述絕緣體360同樣的膜及同樣的成膜方法形成。
在絕緣體361中形成分別到達佈線層373、佈線層374、佈線層375的頂面的接觸孔及槽，並將導電體埋入接觸孔及槽中。接著，進行CMP直到絕緣體361的頂面露出為止，由此形成兼作插頭及佈線層的佈線層376、佈線層377、佈線層378。佈線層376、佈線層377、佈線層378可以使用與上述插頭370、插頭371、插頭372同樣的膜及同樣的成膜方法形成。
接著，在絕緣體361及佈線層376、佈線層377、佈線層378上形成絕緣體362，藉由與上述絕緣體361同樣的方法形成兼作插頭及佈線層的佈線層379、佈線層380、佈線層381。絕緣體362可以使用與上述絕緣體360同樣的膜及同樣的成膜方法形成。佈線層379、佈線層380、佈線層381可以使用與上述插頭370、插頭371、插頭372同樣的膜及同樣的成膜方法形成。該兼作插頭及佈線層的佈線層可以根據需要而反復利用上述方法形成，因此可以製造集成度高的半導體裝置。
接著，在絕緣體362及佈線層379、佈線層380、佈線層381上形成絕緣體363。絕緣體363可以使用與上述絕緣體360同樣的膜及同樣的成膜方法形成。絕緣體363較佳為具有不容易使氫透過的功能。或者，也可以不形成絕緣體363。
在絕緣體363上形成絕緣體302。絕緣體302可以使用與上述絕緣體360同樣的膜及同樣的成膜方法形成。絕緣體302較佳為具有不容易使氧透過的功能。例如，可以使用氧化鋁等。
接著，藉由在實施方式3中說明的方法形成電晶體310。接著，在電晶體310上形成絕緣體303。絕緣體303可以使用與上述絕緣體360同樣的膜及同樣的成膜方法形成。絕緣體303較佳為具有不容易使氧透過的功能。例如，可以使用氧化鋁等。
設置在電晶體300的通道形成區域附近的絕緣體中的氫使矽的懸空鍵終結，由此可以提高電晶體300的可靠性。另一方面，設置在電晶體310等附近的絕緣體中的氫成為在氧化物半導體中生成載子的原因之一。因此，有時引起電晶體310的可靠性的下降。因此，當在使用矽類半導體的電晶體上層疊設置使用氧化物半導體的電晶體時，在它們之間設置具有阻擋氫的功能的絕緣體302是較佳的。藉由將氫封閉在絕緣體302的下方，可以提高電晶體300的可靠性。並且，由於可以抑制氫從絕緣體302的下方擴散至絕緣體302的上方，所以可以提高電晶體310的可靠性。另外，藉由在電晶體310上設置絕緣體303，可以防止氧化物半導體中的氧的擴散，所以是較佳的。如圖21B所示，更佳的是：採用以絕緣體302及絕緣體303包圍電晶體310的結構，利用接觸孔304連接絕緣體302與絕緣體303，並且進行密封。
接著，形成絕緣體308，並且形成插頭382、插頭383、插頭384。在插頭382、插頭383、插頭384上分別形成佈線層385、佈線層386、佈線層387。插頭382、插頭383、插頭384、佈線層385、佈線層386、佈線層387可以使用與上述插頭370、插頭371、插頭372同樣的膜及同樣的成膜方法形成。較佳為採用插頭382、插頭383、插頭384、佈線層385、佈線層386、佈線層387不容易使氫透過的結構。例如，也可以在氮化鈦上形成鎢等來實現雙層結構。
接著，在絕緣體308、佈線層385、佈線層386、佈線層387上形成絕緣體364，並進行CMP使絕緣體364的表面平坦化。絕緣體364可以使用與上述絕緣體360同樣的膜及同樣的成膜方法形成。
在絕緣體364中形成到達佈線層386及佈線層387的頂面的接觸孔，將導電體埋入接觸孔內，並進行CMP直到絕緣體364的頂面露出為止，由此形成插頭388及插頭389。插頭388及插頭389可以使用與上述插頭370、插頭371、插頭372同樣的膜及同樣的成膜方法形成。
接著，在絕緣體364上形成導電體，並且形成電容元件315的一個電極341及佈線層390。電極341及佈線層390可以使用與上述插頭370、插頭371、插頭372同樣的膜及同樣的成膜方法形成。接著，以另一個電極342隔著一個電極341上的絕緣體與一個電極341重疊的方式形成電容元件315。接著，形成絕緣體365，並進行CMP使絕緣體365的表面平坦化。絕緣體365可以使用與上述絕緣體360同樣的膜及同樣的成膜方法形成。
在絕緣體365中形成到達電容元件315的另一個電極342的頂面的接觸孔，與此同時，形成到達佈線層390的頂面的接觸孔，將導電體埋入接觸孔內，並進行CMP直到絕緣體365的頂面露出為止，由此形成插頭391及插頭392。插頭391、插頭392可以使用與上述插頭370、插頭371、插頭372同樣的膜及同樣的成膜方法形成。
接著，在絕緣體365上形成導電體，並形成佈線層393及佈線層394。佈線層393及佈線層394可以使用與上述插頭370、插頭371、插頭372同樣的膜及同樣的成膜方法形成。
另外，也可以將圖21B所示的平面型電容元件315形成為圖22所示的氣缸型電容元件320。氣缸型電容元件320的面積比平面型電容元件315小，所以是更佳的。
藉由上述製程可以製造本發明的一個實施方式的半導體裝置。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式6 ＜攝像裝置＞ 以下對本發明的一個實施方式的攝像裝置進行說明。
圖23A是示出本發明的一個實施方式的攝像裝置200的例子的俯視圖。攝像裝置200包括像素部210、用來驅動像素部210的週邊電路260、週邊電路270、週邊電路280及週邊電路290。像素部210包括配置為p行q列（p及q為2以上的整數）的矩陣狀的多個像素211。週邊電路260、週邊電路270、週邊電路280及週邊電路290分別與多個像素211連接，並具有供應用來驅動多個像素211的信號的功能。此外，在本說明書等中，有時將週邊電路260、週邊電路270、週邊電路280及週邊電路290等總稱為“週邊電路”或“驅動電路”。例如，週邊電路260也可以說是週邊電路的一部分。
攝像裝置200較佳為包括光源291。光源291能夠發射檢測光P1。
週邊電路至少包括邏輯電路、開關、緩衝器、放大電路或轉換電路中的一個。此外，也可以在形成像素部210的基板上製造週邊電路。另外，也可以將IC等半導體裝置用於週邊電路的一部分或全部。注意，也可以省略週邊電路260、週邊電路270、週邊電路280和週邊電路290中的一個以上。
如圖23B所示，在攝像裝置200所包括的像素部210中，也可以以像素211傾斜的方式配置。藉由以像素211傾斜的方式配置，可以縮短在行方向上及列方向上的像素間隔（間距）。由此，可以提高攝像裝置200的攝像品質。
＜像素的結構例子1＞ 藉由使攝像裝置200所包括的一個像素211由多個子像素212構成，且使每個子像素212與使特定的波長區域的光透過的濾光片（濾色片）組合，可以獲得用來實現彩色影像顯示的資訊。
圖24A是示出用來取得彩色影像的像素211的一個例子的俯視圖。圖24A所示的像素211包括設置有使紅色（R）的波長區域透過的濾色片的子像素212（以下也稱為“子像素212R”）、設置有使綠色（G）的波長區域透過的濾色片的子像素212（以下也稱為“子像素212G”）及設置有使藍色（B）的波長區域透過的濾色片的子像素212（以下也稱為“子像素212B”）。子像素212可以被用作光感測器。
子像素212（子像素212R、子像素212G及子像素212B）與佈線231、佈線247、佈線248、佈線249、佈線250電連接。此外，子像素212R、子像素212G及子像素212B分別獨立地連接於佈線253。在本說明書等中，例如將與第n行的像素211連接的佈線248及佈線249分別稱為佈線248[n]及佈線249[n]。此外，例如，將與第m列的像素211連接的佈線253稱為佈線253[m]。此外，在圖24A中，與第m列的像素211所包括的子像素212R連接的佈線253稱為佈線253[m]R，將與子像素212G連接的佈線253稱為佈線253[m]G，將與子像素212B連接的佈線253稱為佈線253[m]B。子像素212藉由上述佈線與週邊電路電連接。
攝像裝置200具有相鄰的像素211的設置有使相同的波長區域的光透過的濾色片的子像素212藉由開關彼此電連接的結構。圖24B示出配置在第n行（n為1以上且p以下的整數）第m列（m為1以上且q以下的整數）的像素211所包括的子像素212與相鄰於該像素211的配置在第n+1行第m列的像素211所包括的子像素212的連接例子。在圖24B中，配置在第n行第m列的子像素212R與配置在第n+1行第m列的子像素212R藉由開關201連接。此外，配置在第n行第m列的子像素212G與配置在第n+1行第m列的子像素212G藉由開關202連接。此外，配置在第n行第m列的子像素212B與配置在第n+1行第m列的子像素212B藉由開關203連接。
用於子像素212的濾色片的顏色不侷限於紅色（R）、綠色（G）、藍色（B），也可以使用使青色（C）、黃色（Y）及洋紅色（M）的光透過的濾色片。藉由在一個像素211中設置檢測三種不同波長區域的光的子像素212，可以獲得全彩色影像。
或者，像素211除了包括分別設置有使紅色（R）、綠色（G）及藍色（B）的光透過的濾色片的各子像素212以外，還可以包括設置有使黃色（Y）的光透過的濾色片的子像素212。或者，像素211除了包括分別設置有使青色（C）、黃色（Y）及洋紅色（M）的光透過的濾色片的各子像素212以外，還可以包括設置有使藍色（B）的光透過的濾色片的子像素212。藉由在一個像素211中設置檢測四種不同波長區域的光的子像素212，可以進一步提高所獲得的像素的顏色再現性。
例如，在圖24A中，檢測紅色的波長區域的子像素212、檢測綠色的波長區域的子像素212及檢測藍色的波長區域的子像素212的像素數比（或受光面積比）不侷限於1:1:1。例如，也可以採用像素數比（受光面積比）為紅色:綠色:藍色=1:2:1的Bayer排列。或者，像素數比（受光面積比）也可以為紅色:綠色:藍色=1:6:1。
設置在像素211中的子像素212的數量可以為一個，但較佳為兩個以上。例如，藉由設置兩個以上的檢測相同的波長區域的子像素212，可以提高冗餘性，由此可以提高攝像裝置200的可靠性。
此外，藉由使用反射或吸收可見光且使紅外光透過的IR（IR：Infrared）濾光片，可以實現檢測紅外光的攝像裝置200。
藉由使用ND（ND：Neutral Density）濾光片（減光濾光片），可以防止大光量光入射光電轉換元件（受光元件）時產生的輸出飽和。藉由組合使用減光量不同的ND濾光片，可以增大攝像裝置的動態範圍。
除了上述濾光片以外，還可以在像素211中設置透鏡。這裡，參照圖25A及圖25B的剖面圖說明像素211、濾光片254、透鏡255的配置例子。藉由設置透鏡255，可以使光電轉換元件高效地受光。明確而言，如圖25A所示，可以使光256穿過形成在像素211中的透鏡255、濾光片254（濾光片254R、濾光片254G及濾光片254B）及像素電路230等而入射到光電轉換元件220。
注意，如由點劃線圍繞的區域所示，有時箭頭所示的光256的一部分被佈線257的一部分遮蔽。因此，如圖25B所示，較佳為採用在光電轉換元件220一側配置透鏡255及濾光片254，而使光電轉換元件220高效地接收光256的結構。藉由從光電轉換元件220一側將光256入射到光電轉換元件220，可以提供檢測靈敏度高的攝像裝置200。
作為圖25A及圖25B所示的光電轉換元件220，也可以使用形成有pn接面或pin接面的光電轉換元件。
光電轉換元件220也可以使用具有吸收輻射產生電荷的功能的物質形成。作為具有吸收輻射產生電荷的功能的物質，可舉出硒、碘化鉛、碘化汞、砷化鎵、碲化鎘、鎘鋅合金等。
例如，在將硒用於光電轉換元件220時，可以實現對可見光、紫外光、紅外光、X射線、伽瑪射線等較寬的波長區域具有光吸收係數的光電轉換元件220。
在此，攝像裝置200所包括的一個像素211除了圖25A及圖25B所示的子像素212以外，還可以包括具有第一濾光片的子像素212。
＜像素的結構例子2＞ 下面，對包括使用矽的電晶體及使用本發明的氧化物半導體的電晶體的像素的一個例子進行說明。
圖26及圖27是構成攝像裝置的元件的剖面圖。圖26所示的攝像裝置包括設置在矽基板500上的使用矽形成的電晶體551、在電晶體551上層疊配置的使用氧化物半導體形成的電晶體552及電晶體553、設置在矽基板500中的光電二極體560、以及微透鏡陣列層590、濾色片層592及遮光層594。各電晶體及光電二極體560的陰極562與各種插頭570及佈線571電連接。此外，光電二極體560的陽極561藉由低電阻區域563與插頭570電連接。
攝像裝置包括：包括設置在矽基板500上的電晶體551及光電二極體560的層510、以與層510接觸的方式設置且包括佈線571的層520、以與層520接觸的方式設置且包括電晶體552及電晶體553的層530、以與層530接觸的方式設置且包括佈線572及佈線573的層540。
在圖26的剖面圖的一個例子中，在矽基板500中，在與形成有電晶體551的面相反一側設置有光電二極體560的受光面。藉由採用該結構，可以確保光路而不受各種電晶體或佈線等的影響。因此，可以形成高開口率的像素。此外，光電二極體560的受光面也可以是與形成有電晶體551的面相同的面。
在像素包括使用氧化物半導體的電晶體時，層530為包括電晶體的層即可。或者，像素也可以只包括使用氧化物半導體的電晶體而省略層510。
在像素包括使用矽的電晶體時，省略層530即可。圖27示出省略層530的剖面圖的一個例子。
矽基板500也可以是SOI基板。此外，也可以使用包含鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵、有機半導體的基板代替矽基板500。
這裡，在包括電晶體551及光電二極體560的層510與包括電晶體552及電晶體553的層530之間設置有絕緣體580。注意，絕緣體580的位置不侷限於此。
設置在電晶體551的通道形成區域附近的絕緣體中的氫使矽的懸空鍵終結，由此可以提高電晶體551的可靠性。另一方面，設置在電晶體552及電晶體553等附近的絕緣體中的氫有可能成為在氧化物半導體中生成載子的原因之一。因此，有時引起電晶體552及電晶體553等的可靠性的下降。因此，當在使用矽類半導體的電晶體上層疊設置使用氧化物半導體的電晶體時，較佳為在它們之間設置具有阻擋氫的功能的絕緣體580。藉由將氫封閉在絕緣體580下，可以提高電晶體551的可靠性。並且，由於可以抑制氫從絕緣體580下擴散到絕緣體580上，所以可以提高電晶體552及電晶體553等的可靠性。另外，藉由在電晶體552及電晶體553上設置絕緣體581，可以防止氧化物半導體中的氧的擴散，所以是較佳的。如圖26所示，更佳的是：採用以絕緣體580及絕緣體581包圍電晶體552及電晶體553的結構，利用接觸孔583連接絕緣體580與絕緣體581，並且進行密封。
作為絕緣體580例如參照關於絕緣體363的記載。
在圖26的剖面圖中，可以以設置在層510中的光電二極體560與設置在層530中的電晶體重疊的方式形成。因此，可以提高像素的集成度。也就是說，可以提高攝像裝置的解析度。
如圖28A1及圖28B1所示，可以使攝像裝置的一部分或全部彎曲。圖28A1示出使攝像裝置在該圖式中的點劃線X1-X2的方向上彎曲的狀態。圖28A2是沿著圖28A1中的點劃線X1-X2所示的部分的剖面圖。圖28A3是沿著圖28A1中的點劃線Y1-Y2所示的部分的剖面圖。
圖28B1示出使攝像裝置在該圖式中的點劃線X3-X4的方向上彎曲且在該圖式中的點劃線Y3-Y4的方向上彎曲的狀態。圖28B2是沿著圖28B1中的點劃線X3-X4所示的部分的剖面圖。圖28B3是沿著圖28B1中的點劃線Y3-Y4所示的部分的剖面圖。
藉由使攝像裝置彎曲，可以降低像場彎曲或像散（astigmatism）。因此，可以促進與攝像裝置組合使用的透鏡等的光學設計。例如，由於可以減少用於像差校正的透鏡的數量，因此可以實現使用攝像裝置的電子裝置等的小型化或輕量化。此外，可以提高成像影像的品質。
實施方式7 ＜顯示裝置＞ 以下參照圖29A至圖30B說明本發明的一個實施方式的顯示裝置。
作為用於顯示裝置的顯示元件，可以使用液晶元件（也稱為液晶顯示元件）、發光元件（也稱為發光顯示元件）等。發光元件在其範疇內包括其亮度由電流或電壓控制的元件，明確而言，包括無機EL（Electroluminescence：電致發光）元件、有機EL元件等。下面，作為顯示裝置的一個例子對使用EL元件的顯示裝置（EL顯示裝置）及使用液晶元件的顯示裝置（液晶顯示裝置）進行說明。
另外，下面示出的顯示裝置包括密封有顯示元件的面板及在該面板中安裝有包括控制器的IC等的模組。
另外，下面示出的顯示裝置是指影像顯示裝置或光源（包括照明設備）。此外，顯示裝置還包括：安裝有連接器諸如FPC或TCP的模組；在TCP的端部設置有印刷線路板的模組；或者藉由COG方式將IC（積體電路）直接安裝到顯示元件的模組。
圖29A至圖29C是本發明的一個實施方式的EL顯示裝置的一個例子。圖29A示出EL顯示裝置的像素的電路圖。圖29B是示出EL顯示裝置整體的俯視圖。圖29C是沿著圖29B中的點劃線M-N的部分的剖面圖。
圖29A是用於EL顯示裝置的像素的電路圖的一個例子。
在本說明書等中，有時即使不指定主動元件（電晶體、二極體等）、被動元件（電容元件、電阻元件等）等所具有的所有端子的連接位置，所屬技術領域的普通技術人員也能夠構成發明的一個實施方式。就是說，即使未指定連接位置，也可以說發明的一個實施方式是明確的，並且，當在本說明書等記載有指定連接位置的內容時，有時可以判斷為在本說明書等中記載有該方式。尤其是，在端子的連接位置有多個的情況下，不一定必須要將該端子的連接位置限於指定的部分。因此，有時藉由僅指定主動元件（電晶體、二極體等）、被動元件（電容元件、電阻元件等）等所具有的一部分的端子的連接位置，就能夠構成發明的一個實施方式。
在本說明書等中，當至少指定某個電路的連接位置時，有時所屬技術領域的普通技術人員能夠指定發明。或者，當至少指定某個電路的功能時，有時所屬技術領域的普通技術人員能夠指定發明。也就是說，只要指定功能，就可以說是發明的一個實施方式是明確的，而判斷為在本說明書等中記載有該方式。因此，即使只指定某個電路的連接位置而不指定其功能時，也可以判斷為該電路作為發明的一個實施方式公開而構成發明的一個實施方式。或者，即使只指定某個電路的功能而不指定其連接位置時，也可以判斷為該電路作為發明的一個實施方式公開而構成發明的一個實施方式。
圖29A所示的EL顯示裝置包含切換元件743、電晶體741、電容元件742、發光元件719。
另外，由於圖29A等是電路結構的一個例子，所以還可以追加設置電晶體。與此相反，在圖29A的各節點中，也可以不追加電晶體、開關、被動元件等。
電晶體741的閘極與切換元件743的一個端子及電容元件742的一個電極電連接。電晶體741的源極與電容元件742的另一個電極及發光元件719的一個電極電連接。電晶體741的汲極被供應電源電位VDD。切換元件743的另一個端子與信號線744電連接。發光元件719的另一個電極被供應恆電位。另外，恆電位為等於或低於接地電位GND的電位。
作為切換元件743，較佳為使用電晶體。藉由使用電晶體，可以減小像素的面積，由此可以提供解析度高的EL顯示裝置。作為切換元件743，使用藉由與電晶體741同一製程形成的電晶體，由此可以提高EL顯示裝置的生產率。作為電晶體741或/及切換元件743，例如可以適用上述電晶體。
圖29B是EL顯示裝置的俯視圖。EL顯示裝置包括基板700、基板750、密封材料734、驅動電路735、驅動電路736、像素737以及FPC732。密封材料734以包圍像素737、驅動電路735以及驅動電路736的方式配置在基板700與基板750之間。另外，驅動電路735或/及驅動電路736也可以配置在密封材料734的外側。
圖29C是對應於圖29B的點劃線M-N的一部分的EL顯示裝置的剖面圖。
圖29C示出電晶體741，該電晶體741包括：基板700上的絕緣體708；以及埋入絕緣體708中的導電體704a，還包括絕緣體708及導電體704a上的絕緣體712a、絕緣體712a上的電子俘獲層715、絕緣體712a及電子俘獲層715上的絕緣體712b、在絕緣體712b上且具有與導電體704a重疊的區域的半導體706、與半導體706接觸的導電體716a及導電體716b、在半導體706、導電體716a及導電體716b上的絕緣體718a、絕緣體718a上的絕緣體718b、絕緣體718b上的絕緣體718c、在絕緣體718c上且與半導體706重疊的導電體714a。注意，電晶體741的結構只是一個例子，也可以採用與圖29C所示的結構不同的結構。
因此，在圖29C所示的電晶體741中，導電體704a具有閘極電極的功能，電子俘獲層715具有俘獲電子的功能，絕緣體712a及絕緣體712b具有閘極絕緣體的功能，導電體716a具有源極電極的功能，導電體716b具有汲極電極的功能，絕緣體718a、絕緣體718b及絕緣體718c具有閘極絕緣體的功能，並且導電體714a具有閘極電極的功能。注意，半導體706有時因光照射而其電特性發生變動。因此，較佳的是導電體704a、導電體716a、導電體716b和導電體714a中的任何一個以上具有遮光性。
注意，以虛線表示絕緣體718a和絕緣體718b之間的介面，這意味著它們的邊界有時不明確。例如，當作為絕緣體718a及絕緣體718b使用同樣種類的絕緣體時，根據觀察方法有時無法區分它們。
圖29C示出電容元件742，該電容元件742包括：基板700上的絕緣體708；埋入絕緣體708中的導電體704b；絕緣體708及導電體704b上的絕緣體712a；絕緣體712a上的絕緣體712b；在絕緣體712b上且與導電體704b重疊的導電體716a；導電體716a上的絕緣體718a；絕緣體718a上的絕緣體718b；絕緣體718b上的絕緣體718c；以及在絕緣體718c上且與導電體716a重疊的導電體714b，並且，電容元件742具有在導電體716a與導電體714b重疊的區域中絕緣體718a的一部分及絕緣體718b的一部分被去除的結構。
在電容元件742中，將導電體704b及導電體714b用作一個電極，將導電體716a用作另一個電極。
因此，可以使用與電晶體741相同的膜製造電容元件742。導電體704a及導電體704b較佳為使用同樣種類的導電體。此時，可以藉由同一製程形成導電體704a及導電體704b。另外，導電體714a及導電體714b較佳為使用同樣種類的導電體。此時，可以藉由同一製程形成導電體714a及導電體714b。
圖29C所示的電容元件742是相對於佔有面積的電容大的電容元件。因此，圖29C是顯示品質高的EL顯示裝置。注意，雖然圖29C所示的電容元件742具有絕緣體718a的一部分及絕緣體718b的一部分被去除以便減薄導電體716a與導電體714b重疊的區域的結構，但是本發明的一個實施方式的電容元件的結構不侷限於此。例如，也可以具有絕緣體718c的一部分被去除以便減薄導電體716a與導電體714b重疊的區域的結構。
在電晶體741及電容元件742上配置有絕緣體720。在此，絕緣體720也可以具有到達用作電晶體741的源極電極的導電體716a的開口部。在絕緣體720上配置有導電體781。導電體781也可以藉由絕緣體720中的開口部與電晶體741電連接。
在導電體781上配置有到達導電體781的開口部的分隔壁784。在分隔壁784上配置有在分隔壁784的開口部中與導電體781接觸的發光層782。在發光層782上配置有導電體783。導電體781、發光層782和導電體783重疊的區域被用作發光元件719。
至此，說明了EL顯示裝置的例子。接著，將說明液晶顯示裝置的例子。
圖30A是示出液晶顯示裝置的像素的結構例子的電路圖。圖30A和圖30B所示的像素包括電晶體751、電容元件752、在一對電極之間填充有液晶的元件（液晶元件）753。
電晶體751的源極和汲極中的一個與信號線755電連接，電晶體751的閘極與掃描線754電連接。
電容元件752的一個電極與電晶體751的源極和汲極中的另一個電連接，電容元件752的另一個電極與供應共用電位的佈線電連接。
液晶元件753的一個電極與電晶體751的源極和汲極中的另一個電連接，液晶元件753的另一個電極與供應共用電位的佈線電連接。此外，供應到與上述電容元件752的另一個電極電連接的佈線的共用電位與供應到液晶元件753的另一個電極的共用電位可以不同。
假設液晶顯示裝置的俯視圖與EL顯示裝置相同來進行說明。圖30B示出對應於沿著圖29B的點劃線M-N的液晶顯示裝置的剖面圖。在圖30B中，FPC732藉由端子731與佈線733a連接。佈線733a也可以使用與構成電晶體751的導電體或半導體同樣種類的導電體或半導體。
電晶體751參照關於電晶體741的記載。電容元件752參照關於電容元件742的記載。注意，圖30B示出具有對應於圖29C所示的電容元件742的結構的電容元件752的結構，但是電容元件752的結構不侷限於此。
當將氧化物半導體用於電晶體751的半導體時，可以實現關態電流極小的電晶體。因此，保持在電容元件752中的電荷不容易洩漏，而可以長期間保持施加到液晶元件753的電壓。因此，當顯示動作少的動態影像、靜態影像時，藉由使電晶體751處於關閉狀態，不需要用來使電晶體751工作的電力，由此可以實現低功耗的液晶顯示裝置。另外，因為可以縮小電容元件752的佔有面積，所以可以提供一種開口率高的液晶顯示裝置或高解析度液晶顯示裝置。
在電晶體751及電容元件752上配置有絕緣體721。在此，絕緣體721具有到達電晶體751的開口部。在絕緣體721上配置有導電體791。導電體791藉由絕緣體721中的開口部與電晶體751電連接。
在導電體791上配置有用作配向膜的絕緣體792。在絕緣體792上配置有液晶層793。在液晶層793上配置有用作配向膜的絕緣體794。在絕緣體794上配置有隔離物795。在隔離物795及絕緣體794上配置有導電體796。在導電體796上配置有基板797。
藉由採用上述結構，可以提供一種包括佔有面積小的電容元件的顯示裝置。或者，可以提供一種顯示品質高的顯示裝置。或者，可以提供一種高解析度顯示裝置。
例如，在本說明書等中，顯示元件、作為包括顯示元件的裝置的顯示裝置、發光元件以及作為包括發光元件的裝置的發光裝置可以採用各種方式或者包括各種元件。顯示元件、顯示裝置、發光元件或發光裝置例如包括EL元件（包含有機物及無機物的EL元件、有機EL元件、無機EL元件）、LED（白色LED、紅色LED、綠色LED或藍色LED等）、電晶體（根據電流而發光的電晶體）、電子發射元件、液晶元件、電子墨水、電泳元件、柵光閥（GLV）、電漿顯示器（PDP）、使用微機電系統（MEMS）的顯示元件、數位微鏡裝置（DMD）、數位微快門（DMS）、IMOD（干涉測量調節）元件、快門方式的MEMS顯示元件、光干涉方式的MEMS顯示元件、電潤濕（electrowetting）元件、壓電陶瓷顯示器或使用碳奈米管的顯示元件等中的至少一個。除此以外，還可以包括其對比度、亮度、反射率、透射率等因電或磁作用而變化的顯示媒體。
作為使用EL元件的顯示裝置的一個例子，有EL顯示器等。作為使用電子發射元件的顯示裝置的一個例子，有場致發射顯示器（FED）或SED方式平面型顯示器（SED：Surface-conduction Electron-emitter Display：表面傳導電子發射顯示器）等。作為使用液晶元件的顯示裝置的一個例子，有液晶顯示器（透射式液晶顯示器、半透射式液晶顯示器、反射式液晶顯示器、直觀式液晶顯示器、投射式液晶顯示器）等。作為使用電子墨水、電子粉流體（日本的註冊商標）或電泳元件的顯示裝置的一個例子，有電子紙等。注意，當實現半透射型液晶顯示器或反射式液晶顯示器時，使像素電極的一部分或全部具有作為反射電極的功能即可。例如，使像素電極的一部分或全部包含鋁、銀等即可。並且，此時也可以將SRAM等記憶體電路設置在反射電極下。由此，可以進一步降低功耗。
注意，當使用LED時，也可以在LED的電極或氮化物半導體下配置石墨烯或石墨。石墨烯或石墨也可以為層疊有多個層的多層膜。如此，藉由設置石墨烯或石墨，可以更容易地在其上形成氮化物半導體，如具有結晶的n型GaN半導體等。並且，在其上設置具有結晶的p型GaN半導體等，能夠構成LED。此外，也可以在石墨烯或石墨與具有晶體的n型GaN半導體之間設置AlN層。可以利用MOCVD 形成LED所包括的GaN半導體。注意，當設置石墨烯時，可以以濺射法形成LED所包括的GaN半導體。
實施方式8 在本實施方式中，參照圖31說明包括上述實施方式例示的電晶體或記憶體裝置的RF標籤。
根據本實施方式的RF標籤在其內部包括記憶體電路，在該記憶體電路中儲存所需要的資料，並使用非接觸單元諸如無線通訊向外部發送資料和/或從外部接受資料。由於具有這種特徵，RF標籤可以被用於藉由讀取物品等的個體資訊來識別物品的個體識別系統等。注意，這些用途要求極高的可靠性。
參照圖31說明RF標籤的結構。圖31是示出RF標籤的結構例子的塊圖。
如圖31所示，RF標籤800包括接收從與通信器801（也稱為詢問器、讀取器/寫入器等）連接的天線802發送的無線信號803的天線804。RF標籤800還包括整流電路805、恆壓電路806、解調變電路807、調變電路808、邏輯電路809、記憶體電路810、ROM811。另外，在包括在解調變電路807中的具有整流作用的電晶體中，也可以使用充分地抑制反向電流的材料，諸如氧化物半導體。由此，可以抑制起因於反向電流的整流作用的降低並防止解調變電路的輸出飽和，也就是說，可以使解調變電路的輸入和解調變電路的輸出之間的關係靠近於線性關係。注意，資料傳輸方法大致分成如下三種方法：將一對線圈相對地設置並利用互感進行通信的電磁耦合方法；利用感應場進行通信的電磁感應方法；以及利用電波進行通信的電波方法。在本實施方式所示的RF標籤800中可以使用上述任何方法。
接著，說明各電路的結構。天線804與連接於通信器801的天線802之間進行無線信號803的發送及接受。在整流電路805中，對藉由由天線804接收無線信號來生成的輸入交流信號進行整流，例如進行半波倍壓整流，並由設置在後級的電容元件使被整流的信號平滑化，由此生成輸入電位。另外，整流電路805的輸入一側或輸出一側也可以設置限制器電路。限制器電路是在輸入交流信號的振幅大且內部生成電壓大時進行控制以不使一定以上的電力輸入到後級的電路中的電路。
恆壓電路806是由輸入電位生成穩定的電源電壓而供應到各電路的電路。恆壓電路806也可以在其內部包括重設信號產生電路。重設信號產生電路是利用穩定的電源電壓的上升而生成邏輯電路809的重設信號的電路。
解調變電路807是藉由包封檢測對輸入交流信號進行解調並生成解調信號的電路。此外，調變電路808是根據從天線804輸出的資料進行調變的電路。
邏輯電路809是分析解調信號並進行處理的電路。記憶體電路810是保持被輸入的資料的電路，並包括行解碼器、列解碼器、存儲區域等。此外，ROM811是保持識別號碼（ID）等並根據處理進行輸出的電路。
注意，根據需要可以適當地設置上述各電路。
在此，可以將上述實施方式所示的記憶體電路用於記憶體電路810。因為本發明的一個實施方式的記憶體電路即使在關閉電源的狀態下也可以保持資料，所以適用於RF標籤。再者，因為本發明的一個實施方式的記憶體電路的資料寫入所需要的電力（電壓）比習知的非揮發性記憶體低得多，所以也可以不產生資料讀出時和寫入時的最大通信距離的差異。再者，本發明的一個實施方式的記憶體電路可以抑制由於資料寫入時的電力不足引起誤動作或誤寫入的情況。
此外，因為本發明的一個實施方式的記憶體電路可以用作非揮發性記憶體，所以還可以應用於ROM811。在此情況下，較佳為生產者另外準備用來對ROM811寫入資料的指令防止使用者自由地重寫。由於生產者在預先寫入識別號碼後出貨，可以僅使出貨的良品具有識別號碼而不使所製造的所有RF標籤具有識別號碼，由此不會發生出貨後的產品的識別號碼不連續的情況而可以更容易地根據出貨後的產品進行顧客管理。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式9 在本實施方式中，至少可以使用在上述實施方式中說明的電晶體，對包括上述實施方式所說明的記憶體裝置的CPU進行說明。
圖32是示出其至少一部分使用上述實施方式所說明的電晶體的CPU的一個例子的結構的方塊圖。
圖32所示的CPU在基板1190上具有：ALU1191（ALU：Arithmetic logic unit：算術電路）、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面1198（Bus I/F）、能夠重寫的ROM1199以及ROM介面1189（ROM I/F）。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖32所示的CPU只不過是簡化其結構而所示的一個例子，所以實際上的CPU根據其用途具有各種各樣的結構。例如，也可以以包括圖32所示的CPU或算術電路的結構為核心，設置多個該核心並使其同時工作。另外，在CPU的內部算術電路或資料匯流排中能夠處理的位元數例如可以為8位、16位、32位、64位等。
藉由匯流排介面1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195根據被解碼的指令進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在執行CPU的程式時，根據其優先度或遮罩的狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進行處理。暫存器控制器1197生成暫存器1196的位址，並對應於CPU的狀態來進行暫存器1196的讀出或寫入。
另外，時序控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195具有根據基準時脈信號來生成內部時脈信號的內部時脈生成器，並將內部時脈信號供應到上述各種電路。
在圖32所示的CPU中，在暫存器1196中設置有記憶單元。作為暫存器1196的記憶單元，可以使用上述實施方式所示的電晶體。
在圖32所示的CPU中，暫存器控制器1197根據ALU1191的指令進行暫存器1196中的保持工作的選擇。換言之，暫存器控制器1197選擇在暫存器1196所具有的記憶單元中由正反器保持資料還是由電容元件保持資料。在選擇由正反器保持資料的情況下，對暫存器1196中的記憶單元供應電源電壓。在選擇由電容元件保持資料的情況下，對電容元件進行資料的重寫，而可以停止對暫存器1196中的記憶單元供應電源電壓。
圖33是可以用作暫存器1196的記憶體電路的電路圖的一個例子。記憶體電路1200包括當電源關閉時丟失存儲資料的電路1201、當電源關閉時不丟失存儲資料的電路1202、開關1203、開關1204、邏輯元件1206、電容元件1207以及具有選擇功能的電路1220。電路1202包括電容元件1208、電晶體1209及電晶體1210。另外，根據需要，記憶體電路1200還可以包括其他元件諸如二極體、電阻元件或電感器等。
在此，電路1202可以使用上述實施方式所說明的記憶體裝置。在停止對記憶體電路1200供應電源電壓時，地電位（0V）或使電晶體1209關閉的電位連續輸入到電路1202中的電晶體1209的閘極。例如，電晶體1209的閘極藉由電阻器等負載接地。
在此示出開關1203為具有一導電型（例如，n通道）的電晶體1213，而開關1204為具有與此相反的導電型（例如，p通道）的電晶體1214的例子。這裡，開關1203的第一端子對應於電晶體1213的源極和汲極中的一個，開關1203的第二端子對應於電晶體1213的源極和汲極中的另一個，並且開關1203的第一端子與第二端子之間的導通或非導通（亦即，電晶體1213的導通狀態或關閉狀態）由輸入到電晶體1213的閘極中的控制信號RD選擇。開關1204的第一端子對應於電晶體1214的源極和汲極中的一個，開關1204的第二端子對應於電晶體1214的源極和汲極中的另一個，並且開關1204的第一端子與第二端子之間的導通或非導通（亦即，電晶體1214的導通狀態或關閉狀態）由輸入到電晶體1214的閘極中的控制信號RD選擇。
電晶體1209的源極和汲極中的一個電連接到電容元件1208的一對電極中的一個及電晶體1210的閘極。在此，將連接部分稱為節點M2。電晶體1210的源極和汲極中的一個電連接到能夠供應低電源電位的佈線（例如，GND線），而另一個電連接到開關1203的第一端子（電晶體1213的源極和汲極中的一個）。開關1203的第二端子（電晶體1213的源極和汲極中的另一個）電連接到開關1204的第一端子（電晶體1214的源極和汲極中的一個）。開關1204的第二端子（電晶體1214的源極和汲極中的另一個）電連接到能夠供應電源電位VDD的佈線。開關1203的第二端子（電晶體1213的源極和汲極中的另一個）、開關1204的第一端子（電晶體1214的源極和汲極中的一個）、邏輯元件1206的輸入端子和電容元件1207的一對電極中的一個是電連接著的。在此，將連接部分稱為節點M1。可以對電容元件1207的一對電極中的另一個輸入固定電位。例如，可以對其輸入低電源電位（GND等）或高電源電位（VDD等）。電容元件1207的一對電極中的另一個電連接到能夠供應低電源電位的佈線（例如，GND線）。可以採用對電容元件1208的一對電極中的另一個輸入固定電位的結構。例如，可以對其輸入低電源電位（GND等）或高電源電位（VDD等）。電容元件1208的一對電極中的另一個電連接到能夠供應低電源電位的佈線（例如，GND線）。
另外，當積極地利用電晶體或佈線的寄生電容等時，可以不設置電容元件1207及電容元件1208。
控制信號WE輸入到電晶體1209的第一閘極（第一閘極電極）。開關1203及開關1204的第一端子與第二端子之間的導通狀態或非導通狀態由與控制信號WE不同的控制信號RD選擇，當一個開關的第一端子與第二端子之間處於導通狀態時，另一個開關的第一端子與第二端子之間處於非導通狀態。
對應於保持在電路1201中的資料的信號被輸入到電晶體1209的源極和汲極中的另一個。圖33示出從電路1201輸出的信號輸入到電晶體1209的源極和汲極中的另一個的例子。由邏輯元件1206使從開關1203的第二端子（電晶體1213的源極和汲極中的另一個）輸出的信號的邏輯值反轉而成為反轉信號，將其經由電路1220輸入到電路1201。
另外，雖然圖33示出從開關1203的第二端子（電晶體1213的源極和汲極中的另一個）輸出的信號藉由邏輯元件1206及電路1220輸入到電路1201的例子，但是不侷限於此。也可以不使從開關1203的第二端子（電晶體1213的源極和汲極中的另一個）輸出的信號的邏輯值反轉而輸入到電路1201。例如，當在電路1201内存在其中保持使從輸入端子輸入的信號的邏輯值反轉的信號的節點時，可以將從開關1203的第二端子（電晶體1213的源極和汲極中的另一個）輸出的信號輸入到該節點。
在圖33所示的用於記憶體電路1200的電晶體中，電晶體1209以外的電晶體也可以使用其通道形成在由氧化物半導體以外的半導體構成的層或基板1190中的電晶體。例如，可以使用其通道形成在矽層或矽基板中的電晶體。此外，也可以作為用於記憶體電路1200的所有電晶體使用其通道由氧化物半導體形成的電晶體。或者，記憶體電路1200除了電晶體1209以外還可以包括其通道由氧化物半導體形成的電晶體，並且作為剩下的電晶體可以使用其通道形成在由氧化物半導體以外的半導體構成的層或基板1190中的電晶體。
圖33所示的電路1201例如可以使用正反器電路。另外，作為邏輯元件1206例如可以使用反相器或時脈反相器等。
在本發明的一個實施方式的半導體裝置中，在不向記憶體電路1200供應電源電壓的期間，可以由設置在電路1202中的電容元件1208保持儲存在電路1201中的資料。
另外，其通道形成在氧化物半導體中的電晶體的關態電流極小。例如，其通道形成在氧化物半導體膜中的電晶體的關態電流比其通道形成在具有結晶性的矽中的電晶體的關態電流小得多。因此，藉由將該電晶體用作電晶體1209，即使在不向記憶體電路1200供應電源電壓的期間也可以長期間地儲存電容元件1208所保持的信號。因此，記憶體電路1200在停止供應電源電壓的期間也可以保持存儲內容（資料）。
另外，由於該記憶體電路是藉由設置開關1203及開關1204進行預充電工作的記憶體電路，因此它可以縮短直到在再次開始供應電源電壓之後電路1201再次保持原來的資料為止的時間。
另外，在電路1202中，由電容元件1208保持的信號被輸入到電晶體1210的閘極。因此，在再次開始向記憶體電路1200供應電源電壓之後，可以將由電容元件1208保持的信號轉換為電晶體1210的狀態（導通狀態或關閉狀態），並從電路1202讀出。因此，即使對應於保持在電容元件1208中的信號的電位有些變動，也可以準確地讀出原來的信號。
藉由將這種記憶體電路1200用於處理器所具有的暫存器或快取記憶體等記憶體裝置，可以防止記憶體裝置內的資料因停止電源電壓的供應而消失。另外，可以在再次開始供應電源電壓之後在短時間內恢復到停止供應電源之前的狀態。因此，在處理器整體或構成處理器的一個或多個邏輯電路中在短時間內也可以停止電源，從而可以抑制功耗。
雖然在本實施方式中對將記憶體電路1200用於CPU的例子進行說明，但是也可以將記憶體電路1200應用於LSI諸如DSP（Digital Signal Processor：數位信號處理器）、定製LSI、PLD（Programmable Logic Device：可程式邏輯裝置）等或RF標籤。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式10 在本實施方式中，對本發明的一個實施方式的顯示面板的結構例子進行說明。
[結構例子] 圖34A是本發明的一個實施方式的顯示面板的俯視圖，圖34B是用來說明在將液晶元件用於本發明的一個實施方式的顯示面板的像素時可以使用的像素電路的電路圖。另外，圖34C是用來說明在將有機EL元件用於本發明的一個實施方式的顯示面板的像素時可以使用的像素電路的電路圖。
可以根據上述實施方式形成配置在像素部中的電晶體。此外，因為該電晶體容易形成為n通道電晶體，所以將驅動電路中的可以由n通道電晶體構成的驅動電路的一部分與像素部的電晶體形成在同一基板上。如上所述，藉由將上述實施方式所示的電晶體用於像素部或驅動電路，可以提供可靠性高的顯示裝置。
圖34A示出主動矩陣型顯示裝置的塊圖的一個例子。在顯示裝置的基板400上包括：像素部401；第一掃描線驅動電路402；第二掃描線驅動電路403；以及信號線驅動電路404。在像素部401中配置有從信號線驅動電路404延伸的多個信號線以及從第一掃描線驅動電路402及第二掃描線驅動電路403延伸的多個掃描線。此外，在掃描線與信號線的交叉區域中以矩陣狀設置有分別具有顯示元件的像素。另外，顯示裝置的基板400藉由FPC（Flexible Printed Circuit：撓性印刷電路）等的連接部連接到時序控制電路（也稱為控制器、控制IC）。
在圖34A中，與像素部401在同一基板400上形成第一掃描線驅動電路402、第二掃描線驅動電路403、信號線驅動電路404。由此，設置在外部的驅動電路等的構件的數量減少，從而能夠實現成本的降低。另外，當在基板400的外部設置驅動電路時，需要使佈線延伸，且佈線之間的連接數量增加。當在基板400上設置驅動電路時，可以減少該佈線之間的連接數量，從而可以謀求提高可靠性或良率。
[液晶顯示面板] 另外，圖34B示出像素的電路結構的一個例子。在此，示出可以用於VA方式的液晶顯示面板的像素的像素電路。
可以將該像素電路應用於一個像素具有多個像素電極的結構。各像素電極分別與不同的電晶體連接，以能夠藉由不同閘極信號驅動各電晶體。由此，可以獨立地控制施加到以多域設計的像素中的各像素電極的信號。
電晶體416的閘極佈線412和電晶體417的閘極佈線413彼此分離，以便能夠被提供不同的閘極信號。另一方面，電晶體416和電晶體417共同使用用作資料線的源極電極或汲極電極414。作為電晶體416及電晶體417，可以適當地利用上述實施方式所示的電晶體。由此可以提供可靠性高的液晶顯示面板。
另外，電晶體416與第一像素電極電連接，並且電晶體417與第二像素電極電連接。第一像素電極與第二像素電極分離。注意，對第一像素電極及第二像素電極的形狀沒有特別的限制。例如，第一像素電極可以是V字狀。
電晶體416的閘極電極連接到閘極佈線412，而電晶體417的閘極電極連接到閘極佈線413。藉由對閘極佈線412和閘極佈線413施加不同的閘極信號，可以使電晶體416及電晶體417的工作時序互不相同來控制液晶配向。
另外，也可以由電容佈線410、用作電介質的閘極絕緣體以及與第一像素電極層或第二像素電極層電連接的電容電極形成儲存電容器。
在多域結構中，在一個像素中設置有第一液晶元件418和第二液晶元件419。第一液晶元件418由第一像素電極、相對電極以及它們之間的液晶層構成，而第二液晶元件419由第二像素電極、相對電極以及它們之間的液晶層構成。
此外，圖34B所示的像素電路不侷限於此。例如，也可以在圖34B所示的像素電路中加上開關、電阻元件、電容元件、電晶體、感測器或邏輯電路等。
[有機EL顯示面板] 圖34C示出像素的電路結構的其他例子。在此，示出使用有機EL元件的顯示面板的像素結構。
在有機EL元件中，藉由對發光元件施加電壓，電子和電洞從一對電極分別注入到包含發光有機化合物的層，而產生電流。然後，藉由使電子和電洞再結合，發光有機化合物達到激發態，並且當該激發態恢復到基態時，獲得發光。根據這種機制，該發光元件被稱為電流激發型發光元件。
圖34C是示出可以應用的像素電路的一個例子的圖。這裡示出在一個像素中使用兩個n通道電晶體的例子。另外，可以將本發明的一個實施方式的金屬氧化物膜用於n通道型電晶體的通道形成區域。另外，該像素電路可以採用數位時間灰階驅動。
以下說明可以應用的像素電路的結構及採用數位時間灰階驅動時的像素的工作。
像素420包括切換電晶體421、驅動電晶體422、發光元件424以及電容元件423。在切換電晶體421中，閘極電極與掃描線426連接，第一電極（源極電極和汲極電極中的一個）與信號線425連接，並且第二電極（源極電極和汲極電極中的另一個）與驅動電晶體422的閘極電極連接。在驅動電晶體422中，閘極電極藉由電容元件423與電源線427連接，第一電極與電源線427連接，第二電極與發光元件424的第一電極（像素電極）連接。發光元件424的第二電極相當於共用電極428。共用電極428與形成在同一基板上的共用電位線電連接。
作為切換電晶體421及驅動電晶體422，可以適當地利用上述實施方式所示的電晶體。由此可以提供可靠性高的有機EL顯示面板。
將發光元件424的第二電極（共用電極428）的電位設定為低電源電位。注意，低電源電位是指低於供應到電源線427的高電源電位的電位，例如可以以GND、0V等為低電源電位。將高電源電位與低電源電位設定為發光元件424的正向臨界電壓以上，將其電位差施加到發光元件424上來使電流流過發光元件424，以使發光元件424發光。發光元件424的正向電壓是指獲得所希望的亮度時的電壓，至少包含正向臨界電壓。
另外，還可以使用驅動電晶體422的閘極電容代替電容元件423而省略電容元件423。作為驅動用電晶體422的閘極電容，可以在通道形成區域與閘極電極之間形成電容。
接著，說明輸入到驅動電晶體422的信號。當採用電壓輸入電壓驅動方式時，對驅動電晶體422輸入使驅動電晶體422充分處於導通狀態或關閉狀態的兩個狀態的視訊信號。為了使驅動電晶體422在線性區域中工作，所以將比電源線427的電壓高的電壓施加到驅動電晶體422的閘極電極。另外，對信號線425施加電源線電壓和驅動電晶體422的臨界電壓Vth的總和以上的電壓。
當進行類比灰階驅動時，對驅動電晶體422的閘極電極施加發光元件424的正向電壓和驅動電晶體422的臨界電壓Vth的總和以上的電壓。另外，藉由輸入使驅動電晶體422在飽和區域中工作的視訊信號，使電流流過發光元件424。為了使驅動電晶體422在飽和區域中工作，使電源線427的電位高於驅動電晶體422的閘極電位。藉由採用類比方式的視訊信號，可以使與視訊信號對應的電流流過發光元件424中，而進行類比灰階驅動。
注意，像素電路的結構不侷限於圖34C所示的像素結構。例如，還可以在圖34C所示的像素電路中加上開關、電阻元件、電容元件、感測器、電晶體或邏輯電路等。
當將上述實施方式所例示的電晶體應用於圖34A至圖34C所例示的電路時，源極電極（第一電極）及汲極電極（第二電極）分別電連接到低電位一側及高電位一側。再者，可以由控制電路等控制第一閘極電極的電位，並且可以藉由未圖示的佈線將比供應到源極電極的電位低的電位等上述電位輸入到第二閘極電極。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式11 本發明的一個實施方式的半導體裝置可以用於顯示裝置、個人電腦或具備儲存媒體的影像再現裝置（典型的是，能夠播放儲存媒體如數位影音光碟（DVD：Digital Versatile Disc）等並具有可以顯示該影像的顯示器的裝置）中。另外，作為可以使用本發明的一個實施方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式的遊戲機、可攜式資料終端、電子書閱讀器終端、拍攝裝置諸如視頻攝影機或數位相機等、護目鏡型顯示器（頭戴式顯示器）、導航系統、音頻再生裝置（汽車音響系統、數位聲訊播放機等）、影印機、傳真機、印表機、多功能印表機、自動櫃員機（ATM）以及自動販賣機等。圖35A至圖35F示出這些電子裝置的具體例子。
圖35A是可攜式遊戲機，其包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907以及觸控筆908等。注意，雖然圖35A所示的可攜式遊戲機包括兩個顯示部903和顯示部904，但是可攜式遊戲機所包括的顯示部的個數不限於此。
圖35B是可攜式資料終端，其包括第一外殼911、第二外殼912、第一顯示部913、第二顯示部914、連接部915、操作鍵916等。第一顯示部913設置在第一外殼911中，而第二顯示部914設置在第二外殼912中。而且，第一外殼911和第二外殼912由連接部915連接，可以藉由連接部915改變第一外殼911和第二外殼912之間的角度。第一顯示部913的影像也可以根據連接部915所形成的第一外殼911和第二外殼912之間的角度切換。另外，也可以對第一顯示部913和第二顯示部914中的至少一個使用附加有位置輸入功能的顯示裝置。另外，可以藉由在顯示裝置中設置觸控面板來附加位置輸入功能。或者，也可以藉由在顯示裝置的像素部中設置還稱為光感測器的光電轉換元件來附加位置輸入功能。
圖35C是膝上型個人電腦，其包括外殼921、顯示部922、鍵盤923以及指向裝置924等。
圖35D是電冷藏冷凍箱，其包括外殼931、冷藏室門932、冷凍室門933等。
圖35E是視頻攝影機，其包括第一外殼941、第二外殼942、顯示部943、操作鍵944、透鏡945、連接部946等。操作鍵944及透鏡945設置在第一外殼941中，而顯示部943設置在第二外殼942中。並且，第一外殼941和第二外殼942由連接部946連接，可以藉由連接部946改變第一外殼941和第二外殼942之間的角度。顯示部943的影像也可以根據連接部946所形成的第一外殼941和第二外殼942之間的角度切換。
圖35F是汽車，其包括車身951、車輪952、儀表板953及燈954等。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式12 在本實施方式中，參照圖36A至圖36F說明本發明的一個實施方式的RF標籤的使用例子。RF標籤的用途廣泛，例如可以設置於物品諸如鈔票、硬幣、有價證券類、不記名債券類、證件類（駕駛執照、居民卡等，參照圖36A）、儲存媒體（DVD、錄影帶等，參照圖36B）、包裝用容器類（包裝紙、瓶子等，參照圖36C）、車輛類（自行車等，參照圖36D）、個人物品（包、眼鏡等）、食物類、植物類、動物類、人體、衣物類、生活用品類、包括藥品或藥劑的醫療品、電子裝置（液晶顯示裝置、EL顯示裝置、電視機或行動電話）等或者各物品的裝運標籤（參照圖36E和圖36F）等。
本發明的一個實施方式的RF標籤4000以貼到物品表面上或者嵌入物品的方式固定。例如，當物品為書本時，RF標籤4000以嵌入在書本的紙張裡的方式固定在書本，而當物品為有機樹脂的包裝時，RF標籤4000以嵌入在有機樹脂中的方式固定在有機樹脂的包裝。本發明的一個實施方式的RF標籤4000實現了小型、薄型以及輕量，所以即使固定在物品中也不會影響到該物品的設計性。另外，藉由將本發明的一個實施方式的RF標籤4000設置於鈔票、硬幣、有價證券類、不記名債券類或證件類等，可以賦予識別功能。藉由利用該識別功能可以防止偽造。另外，可以藉由在包裝用容器類、儲存媒體、個人物品、食物類、衣物類、生活用品類或電子裝置等中設置本發明的一個實施方式的RF標籤，可以提高檢品系統等系統的運行效率。另外，藉由在車輛類中安裝本發明的一個實施方式的RF標籤，可以防止盜竊等而提高安全性。
如上所述，藉由將本發明的一個實施方式的RF標籤應用於在本實施方式中列舉的各用途，可以降低包括資料的寫入或讀出等工作的功耗，因此能夠使最大通信距離長。另外，即使在不供應電力的狀態下，也可以在極長的期間保持資料，所以上述RF標籤適用於寫入或讀出的頻率低的用途。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
101:半導體 102:電子俘獲層 102a:絕緣體 102b:絕緣體 102c:絕緣體 102d:導電體 102e:絕緣體 103:閘極電極 104:閘極絕緣體 105:閘極電極 106:電子俘獲能階 107:電子 108:曲線 109:曲線 110:電晶體 111:電容元件 200:攝像裝置 201:開關 202:開關 203:開關 210:像素部 211:像素 212:子像素 212B:子像素 212G:子像素 212R:子像素 220:光電轉換元件 230:像素電路 231:佈線 247:佈線 248:佈線 249:佈線 250:佈線 253:佈線 254:濾光片 254B:濾光片 254G:濾光片 254R:濾光片 255:透鏡 256:光 257:佈線 260:週邊電路 270:週邊電路 280:週邊電路 290:週邊電路 291:光源 300:電晶體 302:絕緣體 303:絕緣體 304:接觸孔 305:絕緣體 308:絕緣體 310:電晶體 315:電容元件 320:電容元件 330:閘極電極 341:電極 342:電極 350:基板 351:STI 353:擴散層 354:絕緣體 355:側壁 360:絕緣體 361:絕緣體 362:絕緣體 363:絕緣體 364:絕緣體 365:絕緣體 370:插頭 371:插頭 372:插頭 373:佈線層 374:佈線層 375:佈線層 376:佈線層 377:佈線層 378:佈線層 379:佈線層 380:佈線層 381:佈線層 382:插頭 383:插頭 384:插頭 385:佈線層 386:佈線層 387:佈線層 388:插頭 389:插頭 390:佈線層 391:插頭 392:插頭 393:佈線層 394:佈線層 400:基板 401:像素部 402:掃描線驅動電路 403:掃描線驅動電路 404:信號線驅動電路 410:電容佈線 412:閘極佈線 413:閘極佈線 414:汲極電極 416:電晶體 417:電晶體 418:液晶元件 419:液晶元件 420:像素 421:切換電晶體 422:驅動電晶體 423:電容元件 424:發光元件 425:信號線 426:掃描線 427:電源線 428:共用電極 500:矽基板 510:層 520:層 530:層 540:層 551:電晶體 552:電晶體 553:電晶體 560:光電二極體 561:陽極 562:陰極 563:低電阻區域 570:插頭 571:佈線 572:佈線 573:佈線 580:絕緣體 581:絕緣體 583:接觸孔 590:微透鏡陣列層 592:濾色片層 594:遮光層 600:基板 602:絕緣體 604:絕緣體 606:閘極電極 606b:閘極電極 608:絕緣體 610:電子俘獲層 612:絕緣體 612b:汲極電極 613:氧化物半導體 614:氧化物半導體 614a:氧化物半導體 614c:氧化物半導體 615:導電體 616a:源極電極 616b:汲極電極 618:閘極絕緣體 620:閘極電極 622:絕緣體 650:通道形成區域 700:基板 704a:導電體 704b:導電體 706:半導體 708:絕緣體 712a:絕緣體 712b:絕緣體 714a:導電體 714b:導電體 715:電子俘獲層 716a:導電體 716b:導電體 718a:絕緣體 718b:絕緣體 718c:絕緣體 719:發光元件 720:絕緣體 721:絕緣體 731:端子 732:FPC 733a:佈線 734:密封材料 735:驅動電路 736:驅動電路 737:像素 741:電晶體 742:電容元件 743:切換元件 744:信號線 750:基板 751:電晶體 752:電容元件 753:液晶元件 754:掃描線 755:信號線 781:導電體 782:發光層 783:導電體 784:分隔壁 791:導電體 792:絕緣體 793:液晶層 794:絕緣體 795:間隔物 796:導電體 797:基板 800:RF標籤 801:通信器 802:天線 803:無線信號 804:天線 805:整流電路 806:恆壓電路 807:解調變電路 808:調變電路 809:邏輯電路 810:記憶體電路 811:ROM 901:外殼 902:外殼 903:顯示部 904:顯示部 905:麥克風 906:揚聲器 907:操作鍵 908:觸控筆 911:外殼 912:外殼 913:顯示部 914:顯示部 915:連接部 916:操作鍵 921:外殼 922:顯示部 923:鍵盤 924:指向裝置 931:外殼 932:冷藏室門 933:冷凍室門 941:外殼 942:外殼 943:顯示部 944:操作鍵 945:透鏡 946:連接部 951:車身 952:車輪 953:儀表板 954:燈 1189:ROM介面 1190:基板 1191:ALU 1192:ALU控制器 1193:指令解碼器 1194:中斷控制器 1195:時序控制器 1196:暫存器 1197:暫存器控制器 1198:匯流排介面 1199:ROM 1200:記憶體電路 1201:電路 1202:電路 1203:開關 1204:開關 1206:邏輯元件 1207:電容元件 1208:電容元件 1209:電晶體 1210:電晶體 1213:電晶體 1214:電晶體 1220:電路 4000:RF標籤 5100:顆粒 5120:基板 5161:區域
在圖式中： 圖1A至圖1C是示出實施方式的半導體裝置的例子的圖； 圖2是示出實施方式的半導體裝置的例子的圖； 圖3A至圖3D是示出實施方式的半導體裝置的能帶圖的例子的圖； 圖4A及圖4B是示意性地示出實施方式的半導體裝置特性的圖以及使用半導體裝置的電路的例子的圖； 圖5A至圖5C是根據本發明的電晶體的俯視圖及剖面圖； 圖6A至圖6C是根據本發明的電晶體的俯視圖及剖面圖； 圖7A至圖7C是根據本發明的電晶體的剖面圖； 圖8A及圖8B是根據本發明的電晶體的剖面圖； 圖9A至圖9C是根據本發明的電晶體的剖面圖及能帶圖； 圖10A及圖10B是根據本發明的電晶體的剖面圖； 圖11A至圖11C是根據本發明的電晶體的俯視圖及剖面圖； 圖12A至圖12C是根據本發明的電晶體的俯視圖及剖面圖； 圖13A至圖13C是根據本發明的電晶體的俯視圖及剖面圖； 圖14A至圖14C是根據說明本發明的電晶體的製造方法的圖； 圖15A至圖15C是根據說明本發明的電晶體的製造方法的圖； 圖16A至圖16D是CAAC-OS的剖面的Cs校正高解析度TEM影像及CAAC-OS的剖面示意圖； 圖17A至圖17D是CAAC-OS的平面的Cs校正高解析度TEM影像； 圖18A至圖18C是說明藉由XRD得到的CAAC-OS以及單晶氧化物半導體的結構分析的圖； 圖19A及圖19B是示出CAAC-OS的電子繞射圖案的圖； 圖20是示出電子照射所引起的In-Ga-Zn氧化物的結晶部的變化的圖； 圖21A及圖21B是根據本發明的半導體裝置的電路圖及剖面圖； 圖22是根據本發明的半導體裝置的剖面圖； 圖23A及圖23B是示出根據本發明的半導體裝置的俯視圖； 圖24A及圖24B是示出根據本發明的半導體裝置的俯視圖及方塊圖； 圖25A及圖25B是示出根據本發明的半導體裝置的剖面圖； 圖26是示出根據本發明的半導體裝置的剖面圖； 圖27是示出根據本發明的半導體裝置的剖面圖； 圖28A1、圖28A2、圖28A3、圖28B1、圖28B2及圖28B3是示出根據本發明的半導體裝置的透視圖及剖面圖； 圖29A至圖29C是示出根據本發明的半導體裝置的電路圖、俯視圖及剖面圖； 圖30A及圖30B是示出根據本發明的半導體裝置的電路圖及剖面圖； 圖31是根據本發明的RF標籤的結構例子； 圖32是根據本發明的半導體裝置的方塊圖； 圖33是說明根據本發明的記憶體裝置的電路圖； 圖34A至圖34C是根據本發明的顯示裝置的俯視圖及電路圖； 圖35A至圖35F是示出根據本發明的電子裝置的例子的圖； 圖36A至圖36F是根據本發明的RF標籤的使用例子。 本發明的選擇圖為圖5A至圖5C。
600:基板
602:絕緣體
604:絕緣體
606:閘極電極
608:絕緣體
610:電子俘獲層
612:絕緣體
614:氧化物半導體
616a:源極電極
616b:汲極電極
618:閘極絕緣體
620:閘極電極
622:絕緣體
650:通道形成區域

Claims (2)

  1. 一種半導體裝置，包括：第一電晶體；該第一電晶體上的第一絕緣體；該第一絕緣體上的第一佈線層；該第一佈線層上的第二絕緣體；位於該第二絕緣體上並包括半導體的第二電晶體；包括與該半導體重疊的區域的第三絕緣體；該第二電晶體上的第四絕緣體；以及該第四絕緣體上的第二佈線層，其中，該第二絕緣體、該半導體、該第三絕緣體及該第四絕緣體具有用以使該第一佈線層與該第二佈線層電連接的第一開口部，配置在該第一開口部中的第三佈線層，該第三佈線層包括與該第一佈線層的頂面接觸的區域以及與該第二佈線層的底面接觸的區域，該第三絕緣體在不與該第二電晶體重疊的區域中具有第二開口部，該第四絕緣體包括與該第二開口部的內壁接觸的區域，在剖面圖中，該第一開口部的上部至下部的長度大於該第二開口部的上部至下部的長度，該半導體裝置包括與該半導體重疊的導電層，並且，該第三佈線層包括與該導電層的側面接觸的區域。
  2. 一種半導體裝置，包括：第一電晶體； 該第一電晶體上的第一絕緣體；該第一絕緣體上的第一佈線層；該第一佈線層上的第二絕緣體；位於該第二絕緣體上並包括半導體的第二電晶體；包括與該半導體重疊的區域的第三絕緣體；該第二電晶體上的第四絕緣體；以及該第四絕緣體上的第二佈線層，其中，該第二絕緣體、該半導體、該第三絕緣體及該第四絕緣體具有用以使該第一佈線層與該第二佈線層電連接的第一開口部，配置在該第一開口部中的第三佈線層，該第三佈線層包括與該第一佈線層的頂面接觸的區域以及與該第二佈線層的底面接觸的區域，該第三絕緣體在不與該第二電晶體重疊的區域中具有第二開口部，該第四絕緣體包括與該第二開口部的內壁接觸的區域，該第三佈線層具有氮化鈦層與該氮化鈦層上的鎢層的疊層結構，在剖面圖中，該第一開口部的上部至下部的長度大於該第二開口部的上部至下部的長度，該半導體裝置包括與該半導體重疊的導電層，並且，該第三佈線層包括與該導電層的側面接觸的區域。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI841974B (zh) * 2014-11-21 2024-05-11 日商半導體能源研究所股份有限公司 半導體裝置
KR102506334B1 (ko) * 2016-04-11 2023-03-06 삼성디스플레이 주식회사 표시 장치
US10096718B2 (en) * 2016-06-17 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Transistor, electronic device, manufacturing method of transistor
KR20180033385A (ko) * 2016-09-23 2018-04-03 엘지디스플레이 주식회사 플렉서블 표시장치
JP7264894B2 (ja) * 2018-06-29 2023-04-25 株式会社半導体エネルギー研究所 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW594909B (en) * 2001-08-28 2004-06-21 Sony Corp Semiconductor device and its manufacturing method
JP2013168644A (ja) * 2012-01-20 2013-08-29 Semiconductor Energy Lab Co Ltd 半導体装置、及びその作製方法

Family Cites Families (147)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3321899B2 (ja) * 1992-12-04 2002-09-09 株式会社デンソー 半導体装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH118387A (ja) * 1997-06-18 1999-01-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2002026313A (ja) * 2000-07-06 2002-01-25 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
KR100389130B1 (ko) * 2001-04-25 2003-06-25 삼성전자주식회사 2비트 동작의 2트랜지스터를 구비한 불휘발성 메모리소자
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR100583972B1 (ko) * 2004-11-26 2006-05-26 삼성전자주식회사 씨모스 인버터의 노드 콘택 구조체를 갖는 반도체소자의제조방법들
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
JP4783050B2 (ja) * 2005-04-13 2011-09-28 パナソニック株式会社 半導体装置及びその製造方法
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
US7601998B2 (en) * 2006-09-14 2009-10-13 Samsung Electronics Co., Ltd. Semiconductor memory device having metallization comprising select lines, bit lines and word lines
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8232598B2 (en) * 2007-09-20 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
KR100953657B1 (ko) * 2007-11-13 2010-04-20 삼성모바일디스플레이주식회사 박막트랜지스터 및 그 제조방법과 이를 구비하는유기전계발광표시장치
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
CN103928476A (zh) 2008-10-03 2014-07-16 株式会社半导体能源研究所 显示装置及其制造方法
KR101435501B1 (ko) 2008-10-03 2014-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101259727B1 (ko) 2008-10-24 2013-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8106400B2 (en) 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101631454B1 (ko) 2008-10-31 2016-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리회로
KR101432764B1 (ko) 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
KR101671544B1 (ko) 2008-11-21 2016-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 전자 기기
WO2011034012A1 (en) 2009-09-16 2011-03-24 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, light emitting device, semiconductor device, and electronic device
KR101788538B1 (ko) 2009-09-24 2017-10-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
US8385147B2 (en) * 2010-03-30 2013-02-26 Silicon Storage Technology, Inc. Systems and methods of non-volatile memory sensing including selective/differential threshold voltage features
JP2012019018A (ja) * 2010-07-07 2012-01-26 Toshiba Corp 半導体装置及びその製造方法
KR101809105B1 (ko) 2010-08-06 2017-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 집적 회로
KR20180105252A (ko) 2010-09-03 2018-09-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전계 효과 트랜지스터 및 반도체 장치의 제조 방법
KR20130007426A (ko) * 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101806405B1 (ko) * 2011-06-29 2017-12-08 삼성디스플레이 주식회사 평판 표시 장치용 백 플레인, 이를 포함하는 평판 표시 장치, 및 그 제조 방법
JP5981157B2 (ja) * 2012-02-09 2016-08-31 株式会社半導体エネルギー研究所 半導体装置
US8941113B2 (en) * 2012-03-30 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, semiconductor device, and manufacturing method of semiconductor element
US9006024B2 (en) * 2012-04-25 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2013247143A (ja) * 2012-05-23 2013-12-09 Semiconductor Energy Lab Co Ltd 半導体装置
US9153699B2 (en) 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
JP6435124B2 (ja) 2013-07-08 2018-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20150008428A1 (en) 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9666697B2 (en) 2013-07-08 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device including an electron trap layer
TWI621130B (zh) 2013-07-18 2018-04-11 半導體能源研究所股份有限公司 半導體裝置及用於製造半導體裝置之方法
JP6345023B2 (ja) * 2013-08-07 2018-06-20 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US9443990B2 (en) 2013-08-26 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device for adjusting threshold thereof
US9449853B2 (en) 2013-09-04 2016-09-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising electron trap layer
KR102194235B1 (ko) * 2013-09-05 2020-12-22 삼성전자주식회사 박막 트랜지스터 및 그 구동 방법
US9269822B2 (en) 2013-09-12 2016-02-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9893194B2 (en) 2013-09-12 2018-02-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP6224433B2 (ja) * 2013-11-20 2017-11-01 花王株式会社 吸収性物品
JP6652342B2 (ja) * 2014-08-08 2020-02-19 株式会社半導体エネルギー研究所 半導体装置
KR20160034200A (ko) * 2014-09-19 2016-03-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP6700656B2 (ja) * 2014-10-31 2020-05-27 キヤノン株式会社 撮像装置
TWI841974B (zh) * 2014-11-21 2024-05-11 日商半導體能源研究所股份有限公司 半導體裝置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW594909B (en) * 2001-08-28 2004-06-21 Sony Corp Semiconductor device and its manufacturing method
JP2013168644A (ja) * 2012-01-20 2013-08-29 Semiconductor Energy Lab Co Ltd 半導体装置、及びその作製方法

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