JP2016105469A - 半導体装置 - Google Patents

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Abstract

【課題】高信頼性・高速動作に適した半導体装置を提供すること。【解決手段】第1の導電体と、第2の導電体と、第1の絶縁体と、第2の絶縁体と、第3の絶縁体と、半導体と、電子捕獲層と、を有し、半導体は、チャネル形成領域を有し、電子捕獲層は、第2の絶縁体を介してチャネル形成領域と互いに重なる領域を有し、第1の導電体は、第1の絶縁体を介してチャネル形成領域と互いに重なる領域を有し、第2の導電体は、第3の絶縁体を介して電子捕獲層と互いに重なる領域を有し、第2の導電体は、チャネル形成領域と重なる領域を有さない半導体装置。【選択図】図5

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、酸化物半導体を有する半導体装置、表示装置、または、発光装置に関する。
なお、本明細書などにおいて半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
トランジスタの半導体に用いられるシリコンは、用途によって非晶質シリコンと多結晶シリコンとが使い分けられている。例えば、大型の表示装置を構成するトランジスタには、大面積基板への成膜技術が確立されている非晶質シリコンを用いると好適である。一方、駆動回路と、画素部と、を一体形成した高機能の表示装置を構成するトランジスタには、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコンを用いると好適である。多結晶シリコンは、非晶質シリコンを、高温で熱処理、またはレーザ光処理を行うことで形成する方法が知られる。
近年では、酸化物半導体(代表的にはIn−Ga−Zn酸化物)を用いたトランジスタの開発が活発化している。酸化物半導体を用いたトランジスタは、非晶質シリコンを用いたトランジスタ、および多結晶シリコンを用いたトランジスタとは異なる特徴を有する。例えば、酸化物半導体を用いたトランジスタを適用した表示装置は、消費電力が低いことが知られている。
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のCPUなどが開示されている(特許文献1参照。)。
パワーゲーティングによる消費電力の低減を行うためには、酸化物半導体を用いたトランジスタがノーマリーオフの電気特性を有することが好ましい。酸化物半導体を用いたトランジスタのしきい値電圧を制御し、ノーマリーオフの電気特性とする方法の一つとして、酸化物半導体と重なる領域にフローティングゲートを配置し、該フローティングゲートに負の固定電荷を注入する方法が開示されている(特許文献2参照。)。
酸化物半導体は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構成するトランジスタに用いることができる。また、酸化物半導体を用いたトランジスタは、高い電界効果移動度を有するため、駆動回路と、画素部と、を一体形成した高機能の表示装置を実現できる。また、非晶質シリコンを用いたトランジスタ、または多結晶シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
酸化物半導体の歴史は古く、1985年には、結晶In−Ga−Zn酸化物の合成が報告されている(非特許文献1参照。)。また、1995年には、In−Ga−Zn酸化物がホモロガス構造をとり、InGaO(ZnO)(mは自然数。)という組成式で記述されることが報告されている(非特許文献2参照。)。
また、1995年には、酸化物半導体を用いたトランジスタが発明されており、その電気特性が開示されている(特許文献3参照。)。
また、2014年には、結晶性酸化物半導体を用いたトランジスタについて報告されている(非特許文献3および非特許文献4参照。)。ここでは、量産化が可能であり、かつ優れた電気特性および信頼性を有するCAAC−OS(C−Axis Aligned Crystalline Oxide Semiconductor)を用いたトランジスタが報告されている。
特開2012−257187号公報 特開2013−247143号公報 特表平11−505377号公報
N. Kimizuka, and T. Mohri: Journal of Solid State Chemistry, 1985, volume 60, p.382−384 N. Kimizuka, M. Isobe, and M. Nakamura: Journal of Solid State Chemistry, 1995, volume 116, p.170−178 S. Yamazaki, T. Hirohashi, M. Takahashi, S. Adachi, M. Tsubuku, J. Koezuka, K. Okazaki, Y. Kanzaki, H. Matsukizono, S. Kaneko, S. Mori, and T. Matsuo: Journal of the Society for Information Display,2014, volume 22, Issue 1, p.55−p.67 S. Yamazaki, T. Atsumi, K. Dairiki, K. Okazaki, and N. Kimizuka: ECS Journal of Solid State Science and Technology, 2014, volume 3, Issue 9, p.Q3012−p.Q3022
本発明の一態様は、オフ電流の低いトランジスタを有する半導体装置を提供することを課題の一とする。または、本発明の一態様は、消費電力の小さい半導体装置を提供することを課題の一とする。または、本発明の一態様は、微細な半導体装置を提供することを課題の一とする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。または、本発明の一態様は、書き込み速度の速い半導体装置を提供することを課題の一とする。または、本発明の一態様は、読み出し速度の速い半導体装置を提供することを課題の一とする。または、長期間に渡ってデータを保持することができる半導体装置を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。または、本発明の一態様は、目に優しい表示装置を提供することを課題の一とする。または、本発明の一態様は、透明な半導体を有する半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
(1)本発明の一態様は、トランジスタは、第1の導電体と、第2の導電体と、第1の絶縁体と、第2の絶縁体と、第3の絶縁体と、半導体と、電子捕獲層と、を有し、半導体は、チャネル形成領域を有し、電子捕獲層は、第2の絶縁体を介してチャネル形成領域と互いに重なる領域を有し、第1の導電体は、第1の絶縁体を介してチャネル形成領域と互いに重なる領域を有し、第2の導電体は、第3の絶縁体を介して電子捕獲層と互いに重なる領域を有し、第2の導電体は、チャネル形成領域と重なる領域を有さない半導体装置である。
(2)または、本発明の一態様は、トランジスタは、第1の導電体と、第2の導電体と、第3の導電体と、第4の導電体と、第1の絶縁体と、第2の絶縁体と、第3の絶縁体と、半導体と、電子捕獲層と、を有し、半導体は、第3の導電体と接する第1の領域と、第4の導電体と接する第2の領域と、第1の領域と第2の領域との間に配置される第3の領域と、を有し、電子捕獲層は、第2の絶縁体を介して第3の領域と互いに重なる領域を有し、第1の導電体は、第1の絶縁体を介して第3の領域と互いに重なる領域を有し、第2の導電体は、第3の絶縁体を介して電子捕獲層と互いに重なる領域を有し、第2の導電体は、第3の領域と重なる領域を有さない半導体装置である。
(3)または、本発明の一態様は、トランジスタは、第1の導電体と、第2の導電体と、第3の導電体と、第4の導電体と、第1の絶縁体と、第2の絶縁体と、第3の絶縁体と、半導体と、電子捕獲層と、を有し、半導体は、第3の導電体と接する第1の領域と、第4の導電体と接する第2の領域と、第1の領域と第2の領域との間に配置される第3の領域と、を有し、電子捕獲層は、第2の絶縁体を介して第1の領域および第3の領域と互いに重なる領域を有し、第1の導電体は、第1の絶縁体を介して第3の領域と互いに重なる領域を有し、第2の導電体は、第3の絶縁体を介して電子捕獲層と互いに重なる領域を有し、第2の導電体は、第1の領域と重なる領域を有する半導体装置である。
(4)または、本発明の一態様は、電子捕獲層は、導電体、または半導体を含むことを特徴とする、(1)乃至(3)のいずれか一に記載の半導体装置である。
オフ電流の低いトランジスタを有する半導体装置などを提供することができる。または、消費電力の小さい半導体装置を提供することができる。または、微細な半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、書き込み速度の速い半導体装置を提供することができる。長期間に渡ってデータを保持することができる半導体装置を提供することができる。または、読み出し速度の速い半導体装置を提供することができる。または、新規な半導体装置を提供することができる。または、目に優しい表示装置を提供することができる。または、透明な半導体を有する半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
実施の形態の半導体装置の例を示す図。 実施の形態の半導体装置の例を示す図。 実施の形態の半導体装置のバンド図の例を示す図。 実施の形態の半導体装置の特性を模式的に示す図と半導体装置を応用した回路の例を示す図。 本発明に係る、トランジスタの上面図及び断面図。 本発明に係る、トランジスタの上面図及び断面図。 本発明に係る、トランジスタの断面図。 本発明に係る、トランジスタの断面図。 本発明に係る、トランジスタの断面図およびバンド図。 本発明に係る、トランジスタの断面図。 本発明に係る、トランジスタの上面図および断面図。 本発明に係る、トランジスタの上面図および断面図。 本発明に係る、トランジスタの上面図および断面図。 本発明に係る、トランジスタの作製方法を説明する図。 本発明に係る、トランジスタの作製方法を説明する図。 CAAC−OSの断面におけるCs補正高分解能TEM像、およびCAAC−OSの断面模式図。 CAAC−OSの平面におけるCs補正高分解能TEM像。 CAAC−OSおよび単結晶酸化物半導体のXRDによる構造解析を説明する図。 CAAC−OSの電子回折パターンを示す図。 In−Ga−Zn酸化物の電子照射による結晶部の変化を示す図。 本発明に係る、半導体装置の回路図および断面図。 本発明に係る、半導体装置の断面図。 本発明に係る、半導体装置を示す上面図。 本発明に係る、半導体装置を示す上面図およびブロック図。 本発明に係る、半導体装置を示す断面図。 本発明に係る、半導体装置を示す断面図。 本発明に係る、半導体装置を示す断面図。 本発明に係る、半導体装置を示す斜視図および断面図。 本発明に係る、半導体装置を示す回路図、上面図および断面図。 本発明に係る、半導体装置を示す回路図および断面図。 本発明に係る、RFタグの構成例。 本発明に係る、半導体装置のブロック図。 本発明に係る、記憶装置を説明する回路図。 本発明に係る、表示装置の上面図および回路図。 本発明に係る、電子機器の例を示す図。 本発明に係る、RFタグの使用例。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
なお、本明細書等における「第1」、「第2」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、IGFET(Insulated Gate Field Effect Transistor)や薄膜トランジスタ(TFT:Thin Film Transistor)を含む。
なお、「膜」という言葉と、「層」という言葉とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態(非導通状態、遮断状態、ともいう)にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、nチャネル型トランジスタでは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよりも低い状態、pチャネル型トランジスタでは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよりも高い状態をいう。例えば、nチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよりも低いときのドレイン電流を言う場合がある。
トランジスタのオフ電流は、Vgsに依存する場合がある。従って、トランジスタのオフ電流がI以下である、とは、トランジスタのオフ電流がI以下となるVgsの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のVgsにおけるオフ状態、所定の範囲内のVgsにおけるオフ状態、または、十分に低減されたオフ電流が得られるVgsにおけるオフ状態、等におけるオフ電流を指す場合がある。
一例として、しきい値電圧Vthが0.5Vであり、Vgsが0.5Vにおけるドレイン電流が1×10−9Aであり、Vgsが0.1Vにおけるドレイン電流が1×10−13Aであり、Vgsがー0.5Vにおけるドレイン電流が1×10−19Aであり、Vgsがー0.8Vにおけるドレイン電流が1×10−22Aであるようなnチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Vgsが−0.5Vにおいて、または、Vgsが−0.5V乃至−0.8Vの範囲において、1×10−19A以下であるから、当該トランジスタのオフ電流は1×10−19A以下である、という場合がある。当該トランジスタのドレイン電流が1×10−22A以下となるVgsが存在するため、当該トランジスタのオフ電流は1×10−22A以下である、という場合がある。
本明細書では、チャネル幅Wを有するトランジスタのオフ電流を、チャネル幅Wあたりを流れる電流値で表す場合がある。また、所定のチャネル幅(例えば1μm)あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流/長さの次元を持つ単位(例えば、A/μm)で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、60℃、85℃、95℃、または125℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度(例えば、5℃乃至35℃のいずれか一の温度)におけるオフ電流、を表す場合がある。トランジスタのオフ電流がI以下である、とは、室温、60℃、85℃、95℃、125℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度(例えば、5℃乃至35℃のいずれか一の温度)、におけるトランジスタのオフ電流がI以下となるVgsの値が存在することを指す場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Vdsに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Vdsが0.1V、0.8V、1V、1.2V、1.8V,2.5V、3V、3.3V、10V、12V、16V、または20Vにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるVds、または、当該トランジスタが含まれる半導体装置等において使用されるVdsにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がI以下である、とは、Vdsが0.1V、0.8V、1V、1.2V、1.8V,2.5V、3V、3.3V、10V、12V、16V、20V、当該トランジスタが含まれる半導体装置の信頼性が保証されるVds、または、当該トランジスタが含まれる半導体装置等において使用されるVds、におけるトランジスタのオフ電流がI以下となるVgsの値が存在することを指す場合がある。
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「略平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
(実施の形態1)
本実施の形態では、半導体と電子捕獲層とゲート電極とを有する半導体装置の構成、動作原理およびそれを応用する回路について説明する。図1(A)は、半導体101と電子捕獲層102とゲート電極103とゲート絶縁体104とゲート電極105とを有する半導体装置である。
ここで、電子捕獲層102としては、例えば、図1(B)に示されるような、絶縁体102aと絶縁体102bの積層体でもよい。または、図1(C)に示されるような、絶縁体102a、絶縁体102bと絶縁体102cの積層体でもよい。または、さらに多層の絶縁体の積層体でもよい。また、図2に示されるように、電子捕獲層102は絶縁体102eと、絶縁体102e中の電気的に絶縁された導電体102dを有してもよい。絶縁体102eは複数の絶縁体より形成されてもよい。
例えば、図1(B)に示す半導体装置の点Aから点Bにかけてのバンド図の例を図3(A)に示す。図中、Ecは伝導帯下端のエネルギー、Evは価電子帯上端のエネルギーを示す。図3(A)では、ゲート電極103の電位はソース電極またはドレイン電極(いずれも図示せず)と同じである。
この例では、絶縁体102aのエネルギーギャップは、絶縁体102bのエネルギーギャップよりも大きい。また、絶縁体102aの電子親和力は、絶縁体102bの電子親和力よりも小さいものとするが、これに限られない。
絶縁体102aと絶縁体102bとの界面、または/および、絶縁体102bの内部に電子捕獲準位106が存在する。ゲート電極103の電位を、ソース電極またはドレイン電極より高くすると、図3(B)に示すようになる。ここで、ゲート電極103の電位は、ソース電極またはドレイン電極より1V以上高くしてもよい。また、この処理の終了した後にゲート電極105に印加される最高電位よりも低くてもよい。代表的には、4V未満とするとよい。
なお、このとき、ゲート電極105の電位はソース電極またはドレイン電極と同じであるとよい。半導体101に存在する電子107は、より電位の高いゲート電極103の方向に移動しようとする。そして、半導体101からゲート電極103の方向に移動した電子107のいくらかは、電子捕獲準位106に捕獲される。
電子107が、絶縁体102aの障壁を越えて、絶縁体102bに達するには、いくつかの過程が考えられる。第1は、トンネル効果によるものである。トンネル効果は、絶縁体102aが薄いほど顕著となる。ただし、この場合、電子捕獲準位106に捕獲された電子が、トンネル効果により、再度、流失してしまうことがある。
なお、ゲート電極103に適切な大きさの電圧を印加することで、絶縁体102aが比較的厚い場合でも、トンネル効果(Fowler−Nordheimトンネル効果)を発現させることもできる。Fowler−Nordheimトンネル効果の場合には、ゲート電極103と半導体101の間の電場が強くなると急激にトンネル電流が増加する。
第2は、電子107が、絶縁体102a中の欠陥準位等のエネルギーギャップ中の捕獲準位をホッピングしながら、絶縁体102bに到達するものである。これは、Poole−Frenkel伝導といわれる伝導機構であり、絶対温度が高いほど、捕獲準位が浅いほど、電気伝導性が高まる。
第3は、熱的な励起によって、電子107が、絶縁体102aの障壁を越えるものである。半導体101に存在する電子の分布はフェルミ・ディラック分布にしたがい、一般的には、エネルギーの高い電子の比率は、高温であるほど多くなる。例えば、フェルミ準位から3eVだけ高いエネルギーを有する電子の300K(27℃)での密度を1としたとき、450K(177℃)では、6×1016、600K(327℃)では、1.5×1025、750K(477℃)では、1.6×1030となる。
電子107が、絶縁体102aの障壁を越えてゲート電極103に向かって移動する過程は、上記の3つの過程とそれらの組み合わせで生じていると考えられる。特に、第2の過程および第3の過程は、温度が高いと指数関数的に電流が増大する。
また、第1の過程におけるFowler−Nordheimトンネル効果も、絶縁体102aの障壁層の薄い部分(エネルギーの大きな部分)の電子の濃度が高いほど起こりやすいので、温度が高いほど有利である。
なお、以上の過程で流れる電流は、特にゲート電極103の電位が低い(5V以下)場合には、きわめて微弱であることが多いが、長時間の処理により、必要とする量の電子を電子捕獲準位106に捕獲せしめることができる。この結果、電子捕獲層102は負に帯電する。
すなわち、より高い温度(半導体装置の使用温度または保管温度よりも高い温度、または、125℃以上450℃以下、代表的には150℃以上300℃以下)の下で、ゲート電極103の電位をソースやドレインの電位より高い状態を、5ミリ秒間以上、10秒間未満、代表的には3秒間以上維持することで、半導体101からゲート電極103に向かって、必要とする電子が移動し、そのうちのいくらかは電子捕獲準位106に捕獲される。このように電子を捕獲する処理のための温度を、以下、処理温度という。
このとき、電子捕獲準位106に捕獲される電子の量はゲート電極103の電位により制御できる。電子捕獲準位106に相応の量の電子が捕獲されると、その電荷のために、ゲート電極103の電場が遮蔽され、半導体101に形成されるチャネルが消失する。
電子捕獲準位106により捕獲される電子の総量は、当初は、線形に増加するが、徐々に増加率が低下し、やがて、一定の値に収斂する。収斂する値は、ゲート電極103の電位に依存し、電位が高いほどより多くの電子が捕獲される傾向にあるが、電子捕獲準位106の総数を上回ることはない。
電子捕獲準位106に捕獲された電子は、電子捕獲層102から流失しないことが求められる。そのためには、第1には、絶縁体102aおよび絶縁体102bの厚さが、トンネル効果が問題とならない程度の厚さであることが好ましい。例えば、物理的な厚さが1nmより大きいことが好ましい。
代表的には、絶縁体102aの厚さは、10nm以上20nm以下、絶縁体102bの、酸化シリコン換算の厚さは、10nm以上25nm以下とする。
また、半導体装置の使用温度または保管温度を十分に低くすることで、電子捕獲準位106に捕獲された電子が流出することを低減することができる。例えば、処理温度を300℃とし、半導体装置を120℃で保管する場合、電子が、3eVの障壁を乗り越える確率は、後者は前者の10万分の1未満である。
また、半導体101で、ホールの有効質量が極めて大きい、または、実質的に局在化していることも有効である。この場合には、半導体101から絶縁体102aおよび絶縁体102bへのホールの注入がなく、したがって、電子捕獲準位106に捕獲された電子がホールと結合して消滅することもない。
また、絶縁体102bが、Poole−Frenkel伝導を示す材料であってもよい。Poole−Frenkel伝導は、上述のように、材料中の欠陥準位等を電子がホッピング伝導するものであり、欠陥準位の多い、または、欠陥準位の深い材料は十分に電気伝導性が低く、電子捕獲準位106に捕獲させた電子を長期間に渡って保持できる。
また、絶縁体102aまたは/および絶縁体102bに捕獲された電子を放出させるような電圧がかからないように回路設計または/および材料選定をおこなってもよい。例えば、In−Ga−Zn系酸化物半導体のように、ホールの有効質量が極めて大きい、または、実質的に局在化しているような材料では、ゲート電極103の電位が、ソース電極またはドレイン電極の電位より高い場合にはチャネルが形成されるが、低い場合には、絶縁体と同様な特性を示す。この場合には、ゲート電極103と半導体101の間の電場が極めて小さくなり、Fowler−Nordheimトンネル効果、または、Poole−Frenkel伝導による電子伝導は著しく低下する。
なお、図1(C)のように、電子捕獲層102を3層の絶縁体で形成し、絶縁体102cの電子親和力を、絶縁体102bの電子親和力よりも小さくし、絶縁体102cのエネルギーギャップを、絶縁体102bのエネルギーギャップよりも大きくすると、絶縁体102bの内部、または、他の絶縁体との界面にある電子捕獲準位に捕獲された電子を保持する上で効果的である。
この場合には、絶縁体102bが薄くても、絶縁体102cが物理的に十分に厚ければ、電子捕獲準位106に捕獲された電子を保持できる。絶縁体102cとしては、絶縁体102aと同様な材料を用いることができる。また、絶縁体102bと同じ構成元素であるが、電子捕獲準位が十分に少ないものも用いることができる。電子捕獲準位の数(密度)は、形成方法によって異なる。
なお、図2のように、絶縁体102e中に電気的に絶縁された導電体102dを有する場合も、上記と同様な原理によって、導電体102dに電子が捕獲される。ここでは、電子捕獲層を導電体としたが、半導体を用いてもよい。図3(C)では、ゲート電極103の電位はソース電極またはドレイン電極と同じである。
ゲート電極103の電位を、ソース電極またはドレイン電極より高くすると、図3(D)に示すようになる。半導体101に存在する電子107は、より電位の高いゲート電極103の方向に移動しようとする。そして、半導体101からゲート電極103の方向に移動した電子107のいくらかは、導電体102dに捕獲される。すなわち、図2に示される半導体装置において、導電体102dは、図1(B)の半導体装置における電子捕獲準位106と同等の機能を有する。
なお、導電体102dの仕事関数が大きいと、絶縁体102eとの間のエネルギー障壁が高くなり、電子捕獲準位106に捕獲された電子が流出することを抑制できる。
上記において、絶縁体102a、絶縁体102b、絶縁体102cは、それぞれ複数の絶縁体より構成されてもよい。また、同じ構成元素からなるが、形成方法の異なる複数の絶縁体から構成されてもよい。
例えば、絶縁体102aと絶縁体102bとを同じ構成元素からなる絶縁体(例えば、酸化ハフニウム)で構成する場合、絶縁体102aは、CVD法またはALD(Atomic Layer Deposition)法で形成し、絶縁体102bは、スパッタリング法で形成してもよい。
なお、CVD法としても、様々な方法を用いることができる。熱CVD法、光CVD法、プラズマCVD法、MOCVD法、LPCVD法などの方法を用いることができる。よって、ある絶縁体と別の絶縁体とにおいて、異なるCVD法を用いて、絶縁体を形成してもよい。
一般にスパッタリング法で形成される絶縁体はCVD法またはALD法で形成される絶縁体よりも欠陥を多く含み、電子を捕獲する性質が強い。同様な理由から、絶縁体102bと絶縁体102cを同じ構成元素からなる絶縁体で構成する場合、絶縁体102bは、スパッタリング法で形成し、絶縁体102cは、CVD法またはALD法で形成してもよい。
また、絶縁体102bを同じ構成元素からなる複数の絶縁体で構成する場合、そのうちの1つは、スパッタリング法で形成し、別の1つは、CVD法またはALD法で形成してもよい。
このように電子捕獲層102が電子を捕獲すると、図4(A)に示すように半導体装置のしきい値電圧が高くなる。特に、半導体101が、エネルギーギャップが大きな材料(ワイドエネルギーギャップ半導体)であると、ゲート電極103およびゲート電極105の電位を0Vとしたときのソースとドレインとの間の電流を大幅に低下させることができる。
例えば、エネルギーギャップ3.2eVのIn−Ga−Zn酸化物半導体であれば、ゲート電極103およびゲート電極105の電位を0Vとしたときのソースとドレインとの間の電流密度(チャネル幅1μmあたりの電流値)は1zA/μm(1×10−21A/μm)以下、代表的には、1yA/μm(1×10−24A/μm)以下とできる。
図4(A)は電子捕獲層102での電子の捕獲を行う前と、電子の捕獲を行った後での、室温でのソース電極ドレイン電極間のチャネル幅1μmあたりの電流(Id/μm)のゲート電極105の電位(Vg)依存性を模式的に示したものである。なお、ソース電極とゲート電極103の電位を0V、ドレイン電極の電位を+1Vとする。1fAより小さな電流は、直接は測定することが困難であるが、その他の方法で測定した値およびSS値(Subthreshold Swing value)等をもとに推定できる。
最初、曲線108で示すように、半導体装置のしきい値電圧はVth1であったが、電子の捕獲をおこなった後では、しきい値電圧が増加し(プラス方向に移動し)、Vth2となる。また、この結果、Vg=0での電流密度は、1aA/μm(1×10−18A/μm)以下、例えば、1yA/μm以上1zA/μm以下となる。
例えば、図4(B)のように、容量素子111に蓄積される電荷をトランジスタ110で制御する回路を考える。ここで、容量素子111の電極間のリーク電流は無視する。容量素子111の容量が1fFであり、容量素子111のトランジスタ110側の電位が+1V、Vdの電位が0Vであるとする。
トランジスタ110のId−Vg特性が図4(A)中の曲線108で示されるもので、チャネル幅が0.1μmであると、ゲート電極103およびゲート電極105の電位を0Vとしたときのソースとドレインとの間の電流密度は約1fAであり、トランジスタ110のこのときの抵抗は約1×1015Ωである。したがって、トランジスタ110と容量素子111よりなる回路の時定数は約1秒である。すなわち、約1秒で、容量素子111に蓄積されていた電荷の多くが失われてしまうことを意味する。
トランジスタ110のId−Vg特性が図4(A)中の曲線109で示されるもので、チャネル幅が0.1μmであると、ゲート電極103およびゲート電極105の電位を0Vとしたときのソースとドレインとの間の電流密度は約1yAであり、トランジスタ110のこのときの抵抗は約1×1024Ωである。したがって、トランジスタ110と容量素子111よりなる回路の時定数は約1×10秒(=約31年)である。すなわち、10年経過後でも、容量素子111に蓄積されていた電荷の1/3は残っていることを意味する。
すなわち、トランジスタと容量素子という単純な回路で、10年間の電荷の保持が可能である。このことは各種記憶装置に用いることができる。
(実施の形態2)
本実施の形態では、本発明の一態様のトランジスタの構造について図面を用いて説明する。
図5(A)乃至図5(C)は、本発明の一態様のトランジスタの上面図および断面図である。図5(A)は上面図であり、図5(A)に示す一点鎖線A−Bの断面が図5(B)、一点鎖線C−Dの断面が図5(C)に相当する。なお、図5(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線A−B方向をチャネル長方向、一点鎖線C−D方向をチャネル幅方向と呼称する場合がある。
図5(A)乃至図5(C)に示すトランジスタは、基板600上に絶縁体602と、絶縁体602上に絶縁体604と、絶縁体604に埋め込まれたゲート電極606と、絶縁体604およびゲート電極606上に絶縁体608と、絶縁体608上に電子捕獲層610と、絶縁体608上および電子捕獲層610上に絶縁体612と、絶縁体612上に酸化物半導体614と、酸化物半導体614上にソース電極616aおよびドレイン電極616bと、酸化物半導体614上、ソース電極616a上およびドレイン電極616b上にゲート絶縁体618と、ゲート絶縁体618上で接し、酸化物半導体614の上面および側面に面するゲート電極620と、絶縁体612上、ソース電極616a上、ドレイン電極616b上およびゲート電極620上に絶縁体622と、を有する。
酸化物半導体614はチャネル形成領域650を有する。チャネル形成領域650は、絶縁体612を介して電子捕獲層610と重なる領域を有する。ゲート電極606は、絶縁体608を介して、電子捕獲層610と互いに重なる領域を有し、ゲート電極606は、チャネル形成領域650と重なる領域を有さない。
実施の形態1にて動作原理を説明したように、本トランジスタは、ゲート電極606に電圧を印加して、電子捕獲層610に電子を注入することでトランジスタのしきい値電圧を制御する機能を有しているが、ゲート電極606へ電圧を印加することで、チャネル形成領域650と、チャネル形成領域650と重なるゲート絶縁体618を劣化させない。
ゲート電極606とチャネル形成領域650とが重なる領域を有すると、ゲート電極606に電圧を印加することで、Fowler−Nordheimトンネル効果を発現させる。Fowler−Nordheimトンネル効果は、ゲート電極606とチャネル形成領域650の間の電場が強くなると急激にトンネル電流が増加する。そのためにチャネル形成領域650中の欠陥が増加し電子トラップが増加する可能性がある。さらにチャネル形成領域650と重なるゲート絶縁体618中も同様に、欠陥増加による電子トラップが増加する可能性があり、トランジスタ特性の不安定性および信頼性の低下を引き起こす可能性がある。
本発明によれば、図5(B)のように、ゲート電極606と、チャネル形成領域650とが、互いに重ならないような配置とすることで、上述のような不具合を回避することができる。以下に説明する。
ゲート電極606と、電子捕獲層610とは、互いに重なる領域を有することで、ゲート電極606へ電圧を印加し、電子捕獲層610への電子注入を行うことができる。電子捕獲層610と、チャネル形成領域650と、は互いに重なる領域を有することで、電子捕獲層610への電子注入量に応じたトランジスタのしきい値電圧制御が可能となる。つまり、ゲート電極606とチャネル形成領域650と互いに重なる領域を有さないようにすることで、上述した不具合を回避して、トランジスタのしきい値電圧を制御することが可能となる。
本発明では、電子捕獲層610として、電子捕獲層610に捕獲された電子が、電子捕獲層610中乃至電子捕獲層610と絶縁体608との界面を移動することが可能な導電体や半導体などを用いることで、トランジスタのしきい値電圧を制御することができる。導電体としては、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金などを用いることができる。また、酸素を透過し難い機能を有する、窒化タンタル、窒化タングステン、窒化チタンなどと適宜組み合わせて多層膜としてもよい。半導体としては、多結晶シリコン、微結晶シリコン、非結晶シリコン、酸化物半導体などを用いることができる。たとえば、本トランジスタに用いる酸化物半導体614と同じ酸化物半導体を用いてもよい。電子捕獲層610として酸化物半導体を用いれば、絶縁体612に過剰酸素を有している場合、絶縁体612から電子捕獲層610への過剰酸素の拡散を防止することができて好ましい。
また、図6(A)と(B)に示すように、電子捕獲層610をドレイン電極616bと互いに重なる領域まで延ばして配置してもよい。または、新たに、ゲート電極606bをドレイン電極616bおよび電子捕獲層610と、互いに重なる領域にも配置してもよいし、図6(C)に示すように、ゲート電極606をドレイン電極616bおよび電子捕獲層610と、互いに重なる領域のみに配置してもよい。
また、図7(A)と、(C)に示すように、ゲート電極606とチャネル形成領域650と、互いに重ならない領域がチャネル形成領域のおよそ半分程度を有していてもよい。
また、図5では、ゲート電極606と電子捕獲層610は、ソース電極616aと互いに重なる領域を有する一例を示すが、ゲート電極606と電子捕獲層610は、ドレイン電極616bと互いに重なる領域を有しても良い。(図7(B)(C)参照。)。
また、図8(A)と、(B)に示すように、ゲート電極606は、ゲート電極606と、ソース電極616aまたはドレイン電極616bと重なる領域を有しなくてもよい。
つぎに酸化物半導体614が異なる構成を有するトランジスタについて説明する。その他の構成については、上述を参酌する。
図9(A)は、図5(B)に示したトランジスタと同様にチャネル長方向の断面図である。また、図9(B)は、図5(C)に示したトランジスタと同様に、チャネル幅方向の断面図である。
図9(A)および図9(B)に示すトランジスタの構造では、絶縁体612と、酸化物半導体614との間に、酸化物半導体614aが配置される。また、絶縁体612、ソース電極616a、または、ドレイン電極616b、酸化物半導体614aおよび酸化物半導体614と、ゲート絶縁体618と、の間に酸化物半導体614cが配置される。
酸化物半導体614は、例えば、インジウムを含む酸化物半導体である。酸化物半導体614は、例えば、インジウムを含むと、キャリア移動度(電子移動度)が高くなる。また、酸化物半導体614は、元素Mを含むと好ましい。元素Mは、好ましくは、アルミニウム、ガリウムまたはスズなどとする。そのほかの元素Mに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。元素Mは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Mは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体614は、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、酸化物半導体614は、インジウムを含む酸化物半導体に限定されない。酸化物半導体614は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
酸化物半導体614は、例えば、エネルギーギャップが大きい酸化物を用いる。酸化物半導体614のエネルギーギャップは、例えば、2.5eV以上4.2eV以下、好ましくは2.8eV以上3.8eV以下、さらに好ましくは3eV以上3.5eV以下とする。
例えば、酸化物半導体614aおよび酸化物半導体614cは、酸化物半導体614を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。酸化物半導体614を構成する酸素以外の元素一種以上、または二種以上から酸化物半導体614aおよび酸化物半導体614cが構成されるため、酸化物半導体614aと酸化物半導体614との界面、および酸化物半導体614と酸化物半導体614cとの界面において、欠陥準位が形成されにくい。
酸化物半導体614a、酸化物半導体614および酸化物半導体614cは、少なくともインジウムを含むと好ましい。なお、酸化物半導体614aがIn−M−Zn酸化物のとき、InおよびMの和を100atomic%としたとき、好ましくはInが50atomic%未満、Mが50atomic%より高く、さらに好ましくはInが25atomic%未満、Mが75atomic%より高いとする。また、酸化物半導体614がIn−M−Zn酸化物のとき、InおよびMの和を100atomic%としたとき、好ましくはInが25atomic%より高く、Mが75atomic%未満、さらに好ましくはInが34atomic%より高く、Mが66atomic%未満とする。また、酸化物半導体614cがIn−M−Zn酸化物のとき、InおよびMの和を100atomic%としたとき、好ましくはInが50atomic%未満、Mが50atomic%より高く、さらに好ましくはInが25atomic%未満、Mが75atomic%より高くする。なお、酸化物半導体614cは、酸化物半導体614aと同種の酸化物を用いても構わない。ただし、酸化物半導体614aまたは/および酸化物半導体614cがインジウムを含まなくても構わない場合がある。例えば、酸化物半導体614aまたは/および酸化物半導体614cが酸化ガリウムであっても構わない。なお、酸化物半導体614a、酸化物半導体614および酸化物半導体614cに含まれる各元素の原子数が、簡単な整数比にならなくても構わない。
酸化物半導体614は、酸化物半導体614aおよび酸化物半導体614cよりも電子親和力の大きい酸化物を用いる。例えば、酸化物半導体614として、酸化物半導体614aおよび酸化物半導体614cよりも電子親和力の0.07eV以上1.3eV以下、好ましくは0.1eV以上0.7eV以下、さらに好ましくは0.15eV以上0.4eV以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、酸化物半導体614cがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合[Ga/(In+Ga)]は、例えば、70%以上、好ましくは80%以上、さらに好ましくは90%以上とする。
このとき、ゲート電圧を印加すると、酸化物半導体614a、酸化物半導体614、酸化物半導体614cのうち、電子親和力の大きい酸化物半導体614にチャネルが形成される。
ここで、酸化物半導体614aと酸化物半導体614との間には、酸化物半導体614aと酸化物半導体614との混合領域を有する場合がある。また、酸化物半導体614と酸化物半導体614cとの間には、酸化物半導体614と酸化物半導体614cとの混合領域を有する場合がある。混合領域は、欠陥準位密度が低くなる。そのため、酸化物半導体614a、酸化物半導体614および酸化物半導体614cの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する(連続接合ともいう。)バンド図となる(図9(C)参照。)。なお、酸化物半導体614a、酸化物半導体614および酸化物半導体614cは、それぞれの界面を明確に判別することが困難な場合がある。
このとき、電子は、酸化物半導体614a中および酸化物半導体614c中ではなく、酸化物半導体614中を主として移動する。上述したように、酸化物半導体614aおよび酸化物半導体614の界面における欠陥準位密度、酸化物半導体614と酸化物半導体614cとの界面における欠陥準位密度を低くすることによって、酸化物半導体614中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
トランジスタのオン電流を高くするためには、例えば、酸化物半導体614の上面または下面(被形成面、ここでは酸化物半導体614a)の、1μm×1μmの範囲における二乗平均平方根(RMS:Root Mean Square)粗さが1nm未満、好ましくは0.6nm未満、さらに好ましくは0.5nm未満、より好ましくは0.4nm未満とすればよい。また、1μm×1μmの範囲における平均面粗さ(Raともいう。)が1nm未満、好ましくは0.6nm未満、さらに好ましくは0.5nm未満、より好ましくは0.4nm未満とすればよい。また、1μm×1μmの範囲における最大高低差(P−Vともいう。)が10nm未満、好ましくは9nm未満、さらに好ましくは8nm未満、より好ましくは7nm未満とすればよい。RMS粗さ、RaおよびP−Vは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムSPA−500などを用いて測定することができる。
または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。
例えば、酸化物半導体614が酸素欠損(Vとも表記。)を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をVHと表記する場合がある。VHは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、酸化物半導体614中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
また、チャネルの形成される領域中の欠陥準位密度が高いと、トランジスタの電気特性を変動させる場合がある。例えば、欠陥準位がキャリア発生源となる場合、トランジスタのしきい値電圧を変動させる場合がある。
酸化物半導体614の酸素欠損を低減するために、例えば、絶縁体612に含まれる過剰酸素を、酸化物半導体614aを介して酸化物半導体614まで移動させる方法などがある。この場合、酸化物半導体614aは、酸素透過性を有する層(酸素を通過または透過させる層)であることが好ましい。
また、トランジスタのオン電流を高くするためには、酸化物半導体614cの厚さは小さいほど好ましい。例えば、10nm未満、好ましくは5nm以下、さらに好ましくは3nm以下の領域を有する酸化物半導体614cとすればよい。一方、酸化物半導体614cは、チャネルの形成される酸化物半導体614へ、隣接する絶縁体を構成する酸素以外の元素(水素、シリコンなど)が入り込まないようブロックする機能を有する。そのため、酸化物半導体614cは、ある程度の厚さを有することが好ましい。例えば、0.3nm以上、好ましくは1nm以上、さらに好ましくは2nm以上の厚さの領域を有する酸化物半導体614cとすればよい。また、酸化物半導体614cは、絶縁体612などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、酸化物半導体614aは厚く、酸化物半導体614cは薄いことが好ましい。例えば、10nm以上、好ましくは20nm以上、さらに好ましくは40nm以上、より好ましくは60nm以上の厚さの領域を有する酸化物半導体614aとすればよい。酸化物半導体614aの厚さを、厚くすることで、隣接する絶縁体と酸化物半導体614aとの界面からチャネルの形成される酸化物半導体614までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば、200nm以下、好ましくは120nm以下、さらに好ましくは80nm以下の厚さの領域を有する酸化物半導体614aとすればよい。
例えば、酸化物半導体614と酸化物半導体614aとの間に、例えば、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)において、1×1016atoms/cm以上1×1019atoms/cm以下、好ましくは1×1016atoms/cm以上5×1018atoms/cm以下、さらに好ましくは1×1016atoms/cm以上2×1018atoms/cm以下のシリコン濃度となる領域を有する。また、酸化物半導体614と酸化物半導体614cとの間に、SIMSにおいて、1×1016atoms/cm以上1×1019atoms/cm以下、好ましくは1×1016atoms/cm以上5×1018atoms/cm以下、さらに好ましくは1×1016atoms/cm以上2×1018atoms/cm以下のシリコン濃度となる領域を有する。
また、酸化物半導体614の水素濃度を低減するために、酸化物半導体614aおよび酸化物半導体614cの水素濃度を低減すると好ましい。酸化物半導体614aおよび酸化物半導体614cは、SIMSにおいて、1×1016atoms/cm以上2×1020atoms/cm以下、好ましくは1×1016atoms/cm以上5×1019atoms/cm以下、より好ましくは1×1016atoms/cm以上1×1019atoms/cm以下、さらに好ましくは1×1016atoms/cm以上5×1018atoms/cm以下の水素濃度となる領域を有する。また、酸化物半導体614の窒素濃度を低減するために、酸化物半導体614aおよび酸化物半導体614cの窒素濃度を低減すると好ましい。酸化物半導体614aおよび酸化物半導体614cは、SIMSにおいて、1×1015atoms/cm以上5×1019atoms/cm以下、好ましくは1×1015atoms/cm以上5×1018atoms/cm以下、より好ましくは1×1015atoms/cm以上1×1018atoms/cm以下、さらに好ましくは1×1015atoms/cm以上5×1017atoms/cm以下の窒素濃度となる領域を有する。
上述の3層構造は一例である。例えば、酸化物半導体614および酸化物半導体614aの2層構造や酸化物半導体614および酸化物半導体614cの2層構造としても構わない。または、酸化物半導体614aの上もしくは下、または酸化物半導体614c上もしくは下に、酸化物半導体614a、酸化物半導体614および酸化物半導体614cとして例示した半導体のいずれか一を有する4層構造としても構わない。または、酸化物半導体614aの上、酸化物半導体614aの下、酸化物半導体614cの上、酸化物半導体614cの下のいずれか二箇所以上に、酸化物半導体614a、酸化物半導体614および酸化物半導体614cとして例示した半導体のいずれか一を有するn層構造(nは5以上の整数)としても構わない。
ここでは、図9(A)(B)に示すトランジスタと異なる構成について、図10(A)(B)を用いて説明する。その他の構成は上述を参酌する。
図10(A)(B)に示したように、絶縁体612がエッチングされて薄くなっている領域を有さない点が図9(A)(B)に示すトランジスタと構成が異なる。酸化物半導体614aを酸化物半導体614と重ならない領域にも残有させることによって、絶縁体612の膜減りを防ぐことができる。ゲート電極606へ電圧を印加して、電子捕獲層610に電子を注入するが、絶縁体612の膜厚が薄くなってしまうと、絶縁体612の静電破壊や電子トラップなどの不具合を引き起こす可能性がある。本発明のように絶縁体612の膜減りを防ぐことで、上述の不具合を回避できる。残有した酸化物半導体614aは、図示していないが、ゲート電極620形成後にゲート絶縁体618と、酸化物半導体614cと、ともに不要部分を除去する。これにより、上述の図9(A)(B)に示した、3層の酸化物半導体を用いたトランジスタと同様の特性を得ることができる。
次に、図5に示したトランジスタと異なる構成について、図11を用いて説明する。その他の構成は上述を参酌する。
図11(A)は上面図であり、図11(A)に示す一点鎖線A−Bの断面が図11(B)、一点鎖線C−Dの断面が図11(C)に相当する。なお、図11(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線A−B方向をチャネル長方向、一点鎖線C−D方向をチャネル幅方向と呼称する場合がある。
図11(A)、(B)に示すように、ゲート電極620と、ソース電極616aまたはドレイン電極616bと、互いに重なり合う領域を有さないところが、図5に示すトランジスタの構成と異なるところである。
ゲート電極620と、ソース電極616aまたはドレイン電極616bと、互いに重なり合う領域を有さないことで、ゲート電極620と、ソース電極616aまたはドレイン電極616bの両電極間の寄生容量を有さないので、トランジスタの高速動作に好ましい。また、ゲート電極620と、ソース電極616aまたはドレイン電極616bの両電極間の電流のリークを防ぐことができる。
つぎに、図11のトランジスタと電子捕獲層610の配置が異なるトランジスタについて図12を用いて説明する。図12(A)は上面図であり、図12(A)に示す一点鎖線A−Bの断面が図12(B)、一点鎖線C−Dの断面が図12(C)に相当する。なお、図12(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線A−B方向をチャネル長方向、一点鎖線C−D方向をチャネル幅方向と呼称する場合がある。
図12(A)、(B)に示すように、電子捕獲層610が、ゲート電極620とお互いに重なる領域を有する点は、図11のトランジスタと同様であるが、ゲート電極620端と、電子捕獲層610端と、の位置が一致する点が異なる。
図11に示したトランジスタと同様に、ゲート電極620と、ソース電極616aまたはドレイン電極616bと、互いに重なり合う領域を有さないことで、ゲート電極620と、ソース電極616aまたはドレイン電極616bの両電極間の寄生容量を有さないので、トランジスタの高速動作に好ましい。また、ゲート電極620と、ソース電極616aまたはドレイン電極616bの両電極間の電流のリークを防ぐことができる。
次に、図5に示したトランジスタと異なる構成について、図13を用いて説明する。図13(A)は上面図であり、図13(A)に示す一点鎖線A−Bの断面が図13(B)、一点鎖線C−Dの断面が図13(C)に相当する。なお、図13(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線A−B方向をチャネル長方向、一点鎖線C−D方向をチャネル幅方向と呼称する場合がある。
図13(A)乃至図13(C)に示すトランジスタは、基板600上に絶縁体602と、絶縁体602上に絶縁体604と、絶縁体604に埋め込まれたゲート電極606と、絶縁体604およびゲート電極606上に絶縁体612と、絶縁体612上に酸化物半導体614と、酸化物半導体614上にソース電極616aおよびドレイン電極616bと、絶縁体612上、酸化物半導体614上、ソース電極616a上およびドレイン電極616b上にゲート絶縁体618と、ゲート絶縁体618上に電子捕獲層610と、電子捕獲層610上およびゲート絶縁体618上に絶縁体608と、絶縁体608上にゲート電極620と、ゲート電極620上および絶縁体608上に絶縁体622と、を有する。
酸化物半導体614はチャネル形成領域650を有する。チャネル形成領域650は、ゲート絶縁体618を介して電子捕獲層610と重なる領域を有する。ゲート電極620は、絶縁体608を介して、電子捕獲層610と互いに重なる領域を有し、ゲート電極620は、チャネル形成領域650と重なる領域を有さない。
図13に示すトランジスタは、電子捕獲層610に電子を注入するためにゲート電極620に電圧を印加する点が図5に示すトランジスタと異なる。ゲート電極620に電圧を印加して、電子捕獲層610に電子を注入することでトランジスタのしきい値電圧を制御する機能を有しているが、ゲート電極620へ電圧を印加することで、チャネル形成領域650と、チャネル形成領域650と重なるゲート絶縁体618を劣化させない。
本トランジスタの動作原理については、実施の形態1および図5のトランジスタの説明を参酌する。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタのチャネル形成領域が、酸化物半導体を有する場合の例、または、トランジスタが酸化物半導体614などの酸化物半導体を有する場合の例などを示したが、本発明の一態様は、これに限定されない。本発明の一態様における様々なトランジスタは、様々な半導体を有していてもよい。本発明の一態様における様々なトランジスタは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、本発明の一態様における様々なトランジスタは、酸化物半導体を有していなくてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態3)
本実施の形態では、実施の形態2で説明した、図5のトランジスタの作製方法について、図14と、図15と、を用いて説明する。
図5(A)に示す一点鎖線A−Bの断面を図14及び図15の左側に、一点鎖線C−Dの断面を図14及び図15の右側に示す。
基板600上に絶縁体602を成膜する。基板600は、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどを材料とした化合物半導体基板などを用いることができる。または、石英、ガラスなどの絶縁体基板も用いることができる。絶縁体602としては、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化ハフニウム膜などを用いることができる。成膜方法は、熱酸化法、CVD法、スパッタ法、ALD法、プラズマ酸化法、プラズマ窒化法などを用いることができる。
絶縁体602上に絶縁体604を成膜して、絶縁体604の一部に開口部を形成して、ゲート電極606を開口部に埋め込む(図14(A)参照。)。絶縁体604の開口部の形成は、フォトリソグラフィー法により、レジストマスクを形成し、ドライエッチング法により、不要部分の絶縁体を除去して形成する。絶縁体604は、上記の絶縁体602と同様の膜と、同様の成膜方法を用いることができる。ゲート電極606は、スパッタリング法、CVD法、MBE法またはPLD法、ALD法、めっき法などを用いて成膜すればよい。また、ゲート電極606は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金などを用いることができる。または、窒化タンタル、窒化タングステン、窒化チタンなどと適宜組み合わせて多層膜としてもよい。ゲート電極606を開口部に埋め込む方法としては、化学的機械研磨(Chemical Mechanical Polishing:CMP)を用いれば良い。
次に、ゲート電極606上および絶縁体604上に、絶縁体608を成膜する。絶縁体608は、上記の絶縁体602と同様の膜と、同様の成膜方法を用いることができる。次に絶縁体608上に、電子捕獲層610となる導電体もしくは半導体を成膜する。次に、フォトリソグラフィー法を用いて、電子捕獲層610となる導電体もしくは半導体上にゲート電極606と互いに重なる領域を有するようにレジストマスクを形成し、ドライエッチング法を用いて導電体もしくは半導体の不要部分を除去して電子捕獲層610を形成する。次に、電子捕獲層610上および絶縁体608上に絶縁体612を成膜する(図14(B)参照。)。
電子捕獲層610としては、導電体や半導体を用いることができる。導電体は、スパッタリング法、CVD法、MBE法またはPLD法、ALD法などを用いて成膜すればよい。また、導電体は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金などを用いることができる。また、酸素を透過し難い機能を有する、窒化タンタル、窒化タングステン、窒化チタンなどと適宜組み合わせて多層膜としてもよい。半導体は、スパッタリング法、CVD法、MBE法またはPLD法、ALD法などを用いて成膜すればよい。また、半導体は、多結晶シリコン、微結晶シリコン、非結晶シリコン、酸化物半導体などを用いることができる。
絶縁体612は、上記の絶縁体602と同様の膜と、同様の成膜方法を用いることができる。または、過剰酸素を有する絶縁体を用いてもよい。
次に、絶縁体612上に酸化物半導体613を成膜し、加熱処理を行う(図14(C)参照。)。酸化物半導体613は、スパッタリング法、CVD法、MBE法またはPLD法、ALD法などを用いて成膜すればよい。加熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを10ppm以上、1%以上もしくは10%以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10ppm以上、1%以上または10%以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、酸化物半導体613の結晶性を高めることや、水素や水などの不純物を除去することなどができる。
酸化物半導体613上に導電体を成膜し、酸化物半導体613上のチャネル形成領域となる部分をフォトリソグラフィー法でレジストパターンを形成し、ドライエッチング法により導電体を除去し、導電体615を形成する(図15(A)参照。)。導電体615は、上記ゲート電極606と同様の膜と、同様の成膜方法を用いることができる。。
次に、導電体615上と、酸化物半導体613上にフォトリソグラフィー法でレジストパターンを形成し、酸化物半導体613の不要部分をドライエッチング法で除去し、酸化物半導体614をアイランド状に形成する。同時にソース電極616aと、ドレイン電極616bを形成する(図15(B)参照。)。
次に、絶縁体612上、ソース電極616a上、ドレイン電極616b上および酸化物半導体614上に、ゲート絶縁体618を成膜する。ゲート絶縁体618は、上記の絶縁体602と同様の膜と、同様の成膜方法を用いることができる。
ゲート絶縁体618上に、ゲート電極620を形成する。ゲート電極620は、上記ゲート電極606と同様の膜と、同様の成膜方法を用いることができる。ゲート電極620の形成は、ゲート電極620となる導電体をゲート絶縁体618上に成膜する。該導電体上にフォトリソグラフィー法でレジストマスクを形成して、ドライエッチング法にて不要な該導電体を除去して形成する。次に、ゲート電極620上およびゲート絶縁体618上に、フォトリソグラフィー法でレジストマスクを形成して、ドライエッチング法により、不要なゲート絶縁体618を除去する。または、ゲート絶縁体618を除去しなくてもよい。
次に、絶縁体612上、ソース電極616a上、ドレイン電極616b、ゲート絶縁体618上およびゲート電極620上に、絶縁体622を成膜する(図15(C)参照。)。絶縁体622は、上記の絶縁体602と同様の膜と、同様の成膜方法を用いることができるが、特に、酸素や水素を透過し難い、酸化アルミニウム膜などを用いると好ましい。
以上の作製方法により、実施の形態1のトランジスタを作製することができる。
(実施の形態4)
本実施の形態では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)、多結晶酸化物半導体、nc−OS(nanocrystalline Oxide Semiconductor)、擬似非晶質酸化物半導体(a−like OS:amorphous like Oxide Semiconductor)、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、CAAC−OS、多結晶酸化物半導体、nc−OSなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質(completely amorphous)酸化物半導体と呼ぶことはできない。また、等方的でない(例えば、微小な領域において周期構造を有する)酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、a−like OSは、微小な領域において周期構造を有するものの、鬆(ボイドともいう。)を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
まずは、CAAC−OSについて説明する。
CAAC−OSは、c軸配向した複数の結晶部(ペレットともいう。)を有する酸化物半導体の一つである。
透過型電子顕微鏡(TEM:Transmission Electron Microscope)によって、CAAC−OSの明視野像と回折パターンとの複合解析像(高分解能TEM像ともいう。)を観察すると、複数のペレットを確認することができる。一方、高分解能TEM像ではペレット同士の境界、即ち結晶粒界(グレインバウンダリーともいう。)を明確に確認することが困難である。そのため、CAAC−OSは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
以下では、TEMによって観察したCAAC−OSについて説明する。図16(A)に、試料面と略平行な方向から観察したCAAC−OSの断面の高分解能TEM像を示す。高分解能TEM像の観察には、球面収差補正(Spherical Aberration Corrector)機能を用いた。球面収差補正機能を用いた高分解能TEM像を、特にCs補正高分解能TEM像と呼ぶ。Cs補正高分解能TEM像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡JEM−ARM200Fなどによって行うことができる。
図16(A)の領域(1)を拡大したCs補正高分解能TEM像を図16(B)に示す。図16(B)より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、CAAC−OSの膜を形成する面(被形成面ともいう。)または上面の凹凸を反映しており、CAAC−OSの被形成面または上面と平行となる。
図16(B)に示すように、CAAC−OSは特徴的な原子配列を有する。図16(C)は、特徴的な原子配列を、補助線で示したものである。図16(B)および図16(C)より、ペレット一つの大きさは1nm以上3nm以下程度であり、ペレットとペレットとの傾きにより生じる隙間の大きさは0.8nm程度であることがわかる。したがって、ペレットを、ナノ結晶(nc:nanocrystal)と呼ぶこともできる。また、CAAC−OSを、CANC(C−Axis Aligned nanocrystals)を有する酸化物半導体と呼ぶこともできる。
ここで、Cs補正高分解能TEM像をもとに、基板5120上のCAAC−OSのペレット5100の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる(図16(D)参照。)。図16(C)で観察されたペレットとペレットとの間で傾きが生じている箇所は、図16(D)に示す領域5161に相当する。
また、図17(A)に、試料面と略垂直な方向から観察したCAAC−OSの平面のCs補正高分解能TEM像を示す。図17(A)の領域(1)、領域(2)および領域(3)を拡大したCs補正高分解能TEM像を、それぞれ図17(B)、図17(C)および図17(D)に示す。図17(B)、図17(C)および図17(D)より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、X線回折(XRD:X−Ray Diffraction)によって解析したCAAC−OSについて説明する。例えば、InGaZnOの結晶を有するCAAC−OSに対し、out−of−plane法による構造解析を行うと、図18(A)に示すように回折角(2θ)が31°近傍にピークが現れる場合がある。このピークは、InGaZnOの結晶の(009)面に帰属されることから、CAAC−OSの結晶がc軸配向性を有し、c軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、CAAC−OSのout−of−plane法による構造解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。2θが36°近傍のピークは、CAAC−OS中の一部に、c軸配向性を有さない結晶が含まれることを示している。より好ましいCAAC−OSは、out−of−plane法による構造解析では、2θが31°近傍にピークを示し、2θが36°近傍にピークを示さない。
一方、CAAC−OSに対し、c軸に略垂直な方向からX線を入射させるin−plane法による構造解析を行うと、2θが56°近傍にピークが現れる。このピークは、InGaZnOの結晶の(110)面に帰属される。CAAC−OSの場合は、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)として試料を回転させながら分析(φスキャン)を行っても、図18(B)に示すように明瞭なピークは現れない。これに対し、InGaZnOの単結晶酸化物半導体であれば、2θを56°近傍に固定してφスキャンした場合、図18(C)に示すように(110)面と等価な結晶面に帰属されるピークが6本観察される。したがって、XRDを用いた構造解析から、CAAC−OSは、a軸およびb軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したCAAC−OSについて説明する。例えば、InGaZnOの結晶を有するCAAC−OSに対し、試料面に平行にプローブ径が300nmの電子線を入射させると、図19(A)に示すような回折パターン(制限視野透過電子回折パターンともいう。)が現れる場合がある。この回折パターンには、InGaZnOの結晶の(009)面に起因するスポットが含まれる。したがって、電子回折によっても、CAAC−OSに含まれるペレットがc軸配向性を有し、c軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が300nmの電子線を入射させたときの回折パターンを図19(B)に示す。図19(B)より、リング状の回折パターンが確認される。したがって、電子回折によっても、CAAC−OSに含まれるペレットのa軸およびb軸は配向性を有さないことがわかる。なお、図19(B)における第1リングは、InGaZnOの結晶の(010)面および(100)面などに起因すると考えられる。また、図19(B)における第2リングは(110)面などに起因すると考えられる。
上述したように、CAAC−OSは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとCAAC−OSは不純物や欠陥(酸素欠損など)の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径(または分子半径)が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないCAAC−OSは、キャリア密度の低い酸化物半導体である。具体的には、8×1011/cm未満、好ましくは1×1011/cm未満、さらに好ましくは1×1010/cm未満であり、1×10−9/cm以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。CAAC−OSは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
次に、nc−OSについて説明する。
nc−OSは、高分解能TEM像において、結晶部を確認することのできる領域と、明確な結晶部を確認することが困難な領域と、を有する。nc−OSに含まれる結晶部は、1nm以上10nm以下、または1nm以上3nm以下の大きさであることが多い。なお、結晶部の大きさが10nmより大きく100nm以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。nc−OSは、例えば、高分解能TEM像では、結晶粒界を明確に確認することが困難な場合がある。なお、ナノ結晶は、CAAC−OSにおけるペレットと起源を同じくする可能性がある。そのため、以下ではnc−OSの結晶部をペレットと呼ぶ場合がある。
nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc−OSは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OSは、分析方法によっては、a−like OSや非晶質酸化物半導体と区別が付かない場合がある。例えば、nc−OSに対し、ペレットよりも大きい径のX線を用いた場合、out−of−plane法による解析では、結晶面を示すピークは検出されない。また、nc−OSに対し、ペレットよりも大きいプローブ径(例えば50nm以上)の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、nc−OSに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、nc−OSに対しナノビーム電子回折を行うと、円を描くように(リング状に)輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット(ナノ結晶)間では結晶方位が規則性を有さないことから、nc−OSを、RANC(Random Aligned nanocrystals)を有する酸化物半導体、またはNANC(Non−Aligned nanocrystals)を有する酸化物半導体と呼ぶこともできる。
nc−OSは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、nc−OSは、a−like OSや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、nc−OSは、異なるペレット間で結晶方位に規則性が見られない。そのため、nc−OSは、CAAC−OSと比べて欠陥準位密度が高くなる。
a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
a−like OSは、高分解能TEM像において鬆が観察される場合がある。また、高分解能TEM像において、明確に結晶部を確認することのできる領域と、結晶部を確認することが困難な領域と、を有する。
鬆を有するため、a−like OSは、不安定な構造である。以下では、a−like OSが、CAAC−OSおよびnc−OSと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
電子照射を行う試料として、a−like OS(試料Aと表記する。)、nc−OS(試料Bと表記する。)およびCAAC−OS(試料Cと表記する。)を準備する。いずれの試料もIn−Ga−Zn酸化物である。
まず、各試料の高分解能断面TEM像を取得する。高分解能断面TEM像により、各試料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、InGaZnOの結晶の単位格子は、In−O層を3層有し、またGa−Zn−O層を6層有する、計9層がc軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、(009)面の格子面間隔(d値ともいう。)と同程度であり、結晶構造解析からその値は0.29nmと求められている。したがって、格子縞の間隔が0.28nm以上0.30nm以下である箇所を、InGaZnOの結晶部と見なすことができる。なお、格子縞は、InGaZnOの結晶のa−b面に対応する。
図20は、各試料の結晶部(22箇所から45箇所)の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図20より、a−like OSは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図20中に(1)で示すように、TEMによる観察初期においては1.2nm程度の大きさだった結晶部(初期核ともいう。)が、累積照射量が4.2×10/nmにおいては2.6nm程度の大きさまで成長していることがわかる。一方、nc−OSおよびCAAC−OSは、電子照射開始時から電子の累積照射量が4.2×10/nmまでの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図20中の(2)および(3)で示すように、電子の累積照射量によらず、nc−OSおよびCAAC−OSの結晶部の大きさは、それぞれ1.4nm程度および2.1nm程度であることがわかる。
このように、a−like OSは、電子照射によって結晶部の成長が見られる場合がある。一方、nc−OSおよびCAAC−OSは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、a−like OSは、nc−OSおよびCAAC−OSと比べて、不安定な構造であることがわかる。
また、鬆を有するため、a−like OSは、nc−OSおよびCAAC−OSと比べて密度の低い構造である。具体的には、a−like OSの密度は、同じ組成の単結晶の密度の78.6%以上92.3%未満となる。また、nc−OSの密度およびCAAC−OSの密度は、同じ組成の単結晶の密度の92.3%以上100%未満となる。単結晶の密度の78%未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、菱面体晶構造を有する単結晶InGaZnOの密度は6.357g/cmとなる。よって、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、a−like OSの密度は5.0g/cm以上5.9g/cm未満となる。また、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、nc−OSの密度およびCAAC−OSの密度は5.9g/cm以上6.3g/cm未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、a−like OS、nc−OS、CAAC−OSのうち、二種以上を有する積層膜であってもよい。
(実施の形態5)
本実施の形態では、実施の形態1で説明したトランジスタを利用した半導体装置について一例を説明する。
図21(A)に、記憶装置の回路の一例を示し、図21(B)には、断面図を示す。
基板350は、シリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板、SOI(Silicon On Insulator)基板などを使用することもできる。
基板350上にトランジスタ300を形成する。トランジスタ300は、図21(B)に示したように、サイドウォール355を有するプレナー型トランジスタを用いることができる。トランジスタは、STI(Shallow Trench Isolation)351を形成して素子分離した。また、トランジスタ300は、Fin形トランジスタを用いてもよい。また、トランジスタ300は、pチャネル型トランジスタを用いてもよく、nチャネル型トランジスタを用いてもよい。または、両方を用いてもよい。
本実施の形態では、トランジスタ300はチャネル形成領域にシリコン単結晶を用いているが、チャネル形成領域に、たとえば、酸化物半導体を用いてもよく、シリコン単結晶に限定されるものではない。また、ゲート絶縁体としての機能を有する絶縁体354としては、例えば、シリコン単結晶を熱酸化した酸化シリコンを用いればよい。ほかにも、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化ハフニウム膜などを用いることができる。成膜方法は、熱酸化法、CVD法、スパッタ法、ALD法、プラズマ酸化法、プラズマ窒化法などを用いることができる。または、適宜、上述の膜から選択して、積層膜とすることもできる。
トランジスタ300上、STI351上、及び拡散層353上に絶縁体360を成膜し、CMPを行い絶縁体360表面の平坦化を行う。絶縁体360としては、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化ハフニウム膜などを用いることができる。成膜方法は、熱酸化法、CVD法、スパッタ法、ALD法、プラズマ酸化法、プラズマ窒化法などを用いることができる。平坦化は、他の処理を用いてもよい。または、CMPと、エッチング(ドライエッチング、ウエットエッチング)やプラズマ処理などを組み合わせてもよい。
絶縁体360にトランジスタ300のゲート電極330の上面に達するコンタクトホールと、拡散層353の上面に達するコンタクトホールを形成して、導電体をコンタクトホール内に埋め込み、絶縁体360の上面が露出するまでCMPを行い、プラグ370、プラグ371、プラグ372を形成する。プラグ370、プラグ371、プラグ372は、たとえば、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。または、上記から適宜複数選択して積層膜を成膜してもよい。成膜方法は、スパッタ法、CVD法、ALD法、メッキ法などを用いることができる。積層膜の成膜は、上記から複数の形成方法を用いてもよい。
次に絶縁体360上に導電体を成膜して配線層373、配線層374、配線層375を形成する。配線層373、配線層374、配線層375は、上述した、プラグ370、プラグ371、プラグ372と同様の膜と成膜方法を用いることができる。
絶縁体360上及び、配線層373、配線層374、配線層375上に絶縁体361を成膜し、CMPを行い絶縁体361表面の平坦化を行う。絶縁体361は、上述した絶縁体360と同様の膜と、成膜方法を用いることができる。
絶縁体361に、配線層373、配線層374、配線層375のそれぞれの上面に達するコンタクトホールと、溝とを形成して、導電体をコンタクトホールと、溝に埋め込む。次に絶縁体361の上面が露出するまでCMPを行い、プラグと、配線層を兼ねた、配線層376、配線層377、配線層378を形成する。配線層376、配線層377、配線層378は、上述した、プラグ370、プラグ371、プラグ372と同様の膜と成膜方法を用いることができる。
次に絶縁体361上と、配線層376、配線層377、配線層378上に絶縁体362を成膜して、上述の絶縁体361と同様の方法で、プラグと、配線層を兼ねた、配線層379、配線層380、配線層381を形成する。絶縁体362は、上述した絶縁体360と同様の膜と、成膜方法を用いることができる。配線層379、配線層380、配線層381は、上述した、プラグ370、プラグ371、プラグ372と同様の膜と成膜方法を用いることができる。このプラグと、配線層を兼ねた、配線層の形成は、必要に応じて、上述の方法を繰り返して形成することができるので、高い集積度の半導体装置を作製できる。
次に絶縁体362上と、配線層379、配線層380、配線層381上に絶縁体363を成膜する。絶縁体363は、上述した絶縁体360と同様の膜と、成膜方法を用いることができる。絶縁体363は、好ましくは水素を透過しにくい機能を有しているとよい。または、絶縁体363は、成膜しなくてもよい。
絶縁体363上に絶縁体302を成膜する。絶縁体302は、上述した絶縁体360と同様の膜と、成膜方法を用いることができる。絶縁体302は、好ましくは酸素を透過しにくい機能を有しているとよい。たとえば、酸化アルミニウムなどを用いてもよい。
次に、実施の形態3で説明した方法でトランジスタ310を形成する。次に、トランジスタ310上に絶縁体303を成膜する。絶縁体303は、上述した絶縁体360と同様の膜と、成膜方法を用いることができる。絶縁体303は、好ましくは酸素を透過しにくい機能を有しているとよい。たとえば、酸化アルミニウムなどを用いてもよい。
トランジスタ300のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ300の信頼性を向上させる効果がある。一方、トランジスタ310などの近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ310の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体を用いたトランジスタの上層に酸化物半導体を用いたトランジスタを積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁体302を設けることが好ましい。絶縁体302より下層に水素を閉じ込めることで、トランジスタ300の信頼性を向上させることができる。さらに、絶縁体302より下層から、絶縁体302より上層に水素が拡散することを抑制できるため、トランジスタ310の信頼性を向上させることができる。また、トランジスタ310上に絶縁体303を設けることにより、酸化物半導体中の酸素の拡散を防ぐことができて好ましい。図21(B)のように、トランジスタ310を、絶縁体302と、絶縁体303と、で包み込む構造とし、さらに絶縁体302と、絶縁体303とを、コンタクトホール304により接続し、封止するとより好ましい。
次に、絶縁体308を成膜し、プラグ382、プラグ383、プラグ384を形成する。プラグ382上と、プラグ383上と、プラグ384上と、にそれぞれ、配線層385、配線層386、配線層387を形成する。プラグ382、プラグ383、プラグ384、配線層385、配線層386、配線層387は、上述した、プラグ370、プラグ371、プラグ372と同様の膜と成膜方法を用いることができる。好ましくは、プラグ382、プラグ383、プラグ384、配線層385、配線層386、配線層387は、水素を透過しにくい構造とするとよい。たとえば、窒化チタン上にタングステンなどを形成して2層構造としてもよい。
次に絶縁体308上と、配線層385上と、配線層386上と、配線層387上と、に絶縁体364を成膜し、CMPを行い絶縁体364表面の平坦化を行う。絶縁体364は、上述した絶縁体360と同様の膜と、成膜方法を用いることができる。
絶縁体364に、配線層386、配線層387の上面に達するコンタクトホールを形成して、導電体をコンタクトホール内に埋め込み、絶縁体364の上面が露出するまでCMPを行い、プラグ388と、プラグ389を形成する。プラグ388と、プラグ389は、上述した、プラグ370、プラグ371、プラグ372と同様の膜と成膜方法を用いることができる。
次に絶縁体364上に導電体を成膜して、容量素子315の一方の電極341と、配線層390を形成する。電極341と、配線層390は、上述した、プラグ370、プラグ371、プラグ372と同様の膜と成膜方法を用いることができる。次に、容量素子315は、他方の電極342を一方の電極341上の絶縁体を介して重なるように形成する。次に、絶縁体365を成膜し、CMPを行い絶縁体365表面の平坦化を行う。絶縁体365は、上述した絶縁体360と同様の膜と、成膜方法を用いることができる。
絶縁体365に容量素子315の他方の電極342の上面に達するコンタクトホールを形成し、一方、配線層390の上面に達するコンタクトホールを形成し、導電体をコンタクトホール内に埋め込み、絶縁体365の上面が露出するまでCMPを行い、プラグ391と、プラグ392を形成する。プラグ391と、プラグ392は、上述した、プラグ370、プラグ371、プラグ372と同様の膜と成膜方法を用いることができる。
次に絶縁体365上に導電体を成膜して、配線層393と、配線層394を形成する。配線層393と、配線層394は、上述した、プラグ370、プラグ371、プラグ372と同様の膜と成膜方法を用いることができる。
また、図21(B)に示す、プレーナー型の容量素子315を、図22に示す、シリンダー型の容量素子320のように形成しても良い。シリンダー型の容量素子320は、プレーナ型の容量素子315よりも、小さな面積で、容量素子を作製できるので、より好ましい。
以上の工程により、本発明の一態様の半導体装置を作製することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態6)
<撮像装置>
以下では、本発明の一態様に係る撮像装置について説明する。
図23(A)は、本発明の一態様に係る撮像装置200の例を示す上面図である。撮像装置200は、画素部210と、画素部210を駆動するための周辺回路260と、周辺回路270、周辺回路280と、周辺回路290と、を有する。画素部210は、p行q列(pおよびqは2以上の整数)のマトリクス状に配置された複数の画素211を有する。周辺回路260、周辺回路270、周辺回路280および周辺回路290は、それぞれ複数の画素211に接続し、複数の画素211を駆動するための信号を供給する機能を有する。なお、本明細書等において、周辺回路260、周辺回路270、周辺回路280および周辺回路290などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合がある。例えば、周辺回路260は周辺回路の一部といえる。
また、撮像装置200は、光源291を有することが好ましい。光源291は、検出光P1を放射することができる。
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の1つを有する。また、周辺回路は、画素部210を形成する基板上に作製してもよい。また、周辺回路の一部または全部にIC等の半導体装置を用いてもよい。なお、周辺回路は、周辺回路260、周辺回路270、周辺回路280および周辺回路290のいずれか一以上を省略してもよい。
また、図23(B)に示すように、撮像装置200が有する画素部210において、画素211を傾けて配置してもよい。画素211を傾けて配置することにより、行方向および列方向の画素間隔(ピッチ)を短くすることができる。これにより、撮像装置200における撮像の品質をより高めることができる。
<画素の構成例1>
撮像装置200が有する1つの画素211を複数の副画素212で構成し、それぞれの副画素212に特定の波長帯域の光を透過するフィルタ(カラーフィルタ)を組み合わせることで、カラー画像表示を実現するための情報を取得することができる。
図24(A)は、カラー画像を取得するための画素211の一例を示す上面図である。図24(A)に示す画素211は、赤(R)の波長帯域の光を透過するカラーフィルタが設けられた副画素212(以下、「副画素212R」ともいう)、緑(G)の波長帯域の光を透過するカラーフィルタが設けられた副画素212(以下、「副画素212G」ともいう)および青(B)の波長帯域の光を透過するカラーフィルタが設けられた副画素212(以下、「副画素212B」ともいう)を有する。副画素212は、フォトセンサとして機能させることができる。
副画素212(副画素212R、副画素212G、および副画素212B)は、配線231、配線247、配線248、配線249、配線250と電気的に接続される。また、副画素212R、副画素212G、および副画素212Bは、それぞれが独立した配線253に接続している。また、本明細書等において、例えばn行目の画素211に接続された配線248および配線249を、それぞれ配線248[n]および配線249[n]と記載する。また、例えばm列目の画素211に接続された配線253を、配線253[m]と記載する。なお、図24(A)において、m列目の画素211が有する副画素212Rに接続する配線253を配線253[m]R、副画素212Gに接続する配線253を配線253[m]G、および副画素212Bに接続する配線253を配線253[m]Bと記載している。副画素212は、上記配線を介して周辺回路と電気的に接続される。
また、撮像装置200は、隣接する画素211の、同じ波長帯域の光を透過するカラーフィルタが設けられた副画素212同士がスイッチを介して電気的に接続する構成を有する。図24(B)に、n行(nは1以上p以下の整数)m列(mは1以上q以下の整数)に配置された画素211が有する副画素212と、該画素211に隣接するn+1行m列に配置された画素211が有する副画素212の接続例を示す。図24(B)において、n行m列に配置された副画素212Rと、n+1行m列に配置された副画素212Rがスイッチ201を介して接続されている。また、n行m列に配置された副画素212Gと、n+1行m列に配置された副画素212Gがスイッチ202を介して接続されている。また、n行m列に配置された副画素212Bと、n+1行m列に配置された副画素212Bがスイッチ203を介して接続されている。
なお、副画素212に用いるカラーフィルタは、赤(R)、緑(G)、青(B)に限定されず、それぞれシアン(C)、黄(Y)およびマゼンダ(M)の光を透過するカラーフィルタを用いてもよい。1つの画素211に3種類の異なる波長帯域の光を検出する副画素212を設けることで、フルカラー画像を取得することができる。
または、それぞれ赤(R)、緑(G)および青(B)の光を透過するカラーフィルタが設けられた副画素212に加えて、黄(Y)の光を透過するカラーフィルタが設けられた副画素212を有する画素211を用いてもよい。または、それぞれシアン(C)、黄(Y)およびマゼンダ(M)の光を透過するカラーフィルタが設けられた副画素212に加えて、青(B)の光を透過するカラーフィルタが設けられた副画素212を有する画素211を用いてもよい。1つの画素211に4種類の異なる波長帯域の光を検出する副画素212を設けることで、取得した画像の色の再現性をさらに高めることができる。
また、例えば、図24(A)において、赤の波長帯域を検出する副画素212、緑の波長帯域を検出する副画素212、および青の波長帯域を検出する副画素212の画素数比(または受光面積比)は、1:1:1でなくても構わない。例えば、画素数比(受光面積比)を赤:緑:青=1:2:1とするBayer配列としてもよい。または、画素数比(受光面積比)を赤:緑:青=1:6:1としてもよい。
なお、画素211に設ける副画素212は1つでもよいが、2つ以上が好ましい。例えば、同じ波長帯域を検出する副画素212を2つ以上設けることで、冗長性を高め、撮像装置200の信頼性を高めることができる。
また、可視光を吸収または反射して、赤外光を透過するIR(IR:Infrared)フィルタを用いることで、赤外光を検出する撮像装置200を実現することができる。
また、ND(ND:Neutral Density)フィルタ(減光フィルタ)を用いることで、光電変換素子(受光素子)に大光量光が入射した時に生じる出力飽和することを防ぐことができる。減光量の異なるNDフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素211にレンズを設けてもよい。ここで、図25の断面図を用いて、画素211、フィルタ254、レンズ255の配置例を説明する。レンズ255を設けることで、光電変換素子が入射光を効率よく受光することができる。具体的には、図25(A)に示すように、画素211に形成したレンズ255、フィルタ254(フィルタ254R、フィルタ254Gおよびフィルタ254B)、および画素回路230等を通して光256を光電変換素子220に入射させる構造とすることができる。
ただし、一点鎖線で囲んだ領域に示すように、矢印で示す光256の一部が配線257の一部によって遮光されてしまうことがある。したがって、図25(B)に示すように光電変換素子220側にレンズ255およびフィルタ254を配置して、光電変換素子220が光256を効率良く受光させる構造が好ましい。光電変換素子220側から光256を光電変換素子220に入射させることで、検出感度の高い撮像装置200を提供することができる。
図25に示す光電変換素子220として、pn型接合またはpin型の接合が形成された光電変換素子を用いてもよい。
また、光電変換素子220を、放射線を吸収して電荷を発生させる機能を有する物質を用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金等がある。
例えば、光電変換素子220にセレンを用いると、可視光や、紫外光、赤外光に加えて、X線や、ガンマ線といった幅広い波長帯域にわたって光吸収係数を有する光電変換素子220を実現できる。
ここで、撮像装置200が有する1つの画素211は、図25に示す副画素212に加えて、第1のフィルタを有する副画素212を有してもよい。
<画素の構成例2>
以下では、シリコンを用いたトランジスタと、本発明に係る酸化物半導体を用いたトランジスタと、を用いて画素を構成する一例について説明する。
図26、図27は、撮像装置を構成する素子の断面図である。図26に示す撮像装置は、シリコン基板500に設けられたシリコンを用いたトランジスタ551と、トランジスタ551上に積層して配置された酸化物半導体を用いたトランジスタ552およびトランジスタ553と、シリコン基板500に設けられたフォトダイオード560と、マイクロレンズアレイ層590、カラーフィルター層592および遮光層594と、を含む。各トランジスタおよびフォトダイオード560のカソード562は、種々のプラグ570および配線571と電気的な接続を有する。また、フォトダイオード560のアノード561は、低抵抗領域563を介してプラグ570と電気的に接続を有する。
また撮像装置は、シリコン基板500に設けられたトランジスタ551およびフォトダイオード560を有する層510と、層510と接して設けられ、配線571を有する層520と、層520と接して設けられ、トランジスタ552およびトランジスタ553を有する層530と、層530と接して設けられ、配線572および配線573を有する層540を備えている。
なお図26の断面図の一例では、シリコン基板500において、トランジスタ551が形成された面とは逆側の面にフォトダイオード560の受光面を有する構成とする。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保することができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード560の受光面をトランジスタ551が形成された面と同じとすることもできる。
なお、酸化物半導体を用いたトランジスタを用いて画素を構成する場合には、層530を、トランジスタを有する層とすればよい。または層510を省略し、酸化物半導体を用いたトランジスタのみで画素を構成してもよい。
なお、シリコンを用いたトランジスタを用いて画素を構成する場合には、層530を省略すればよい。層530を省略した断面図の一例を図27に示す。
なお、シリコン基板500は、SOI基板であってもよい。また、シリコン基板500に替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アルミニウムガリウム、リン化インジウム、窒化ガリウムまたは有機半導体を有する基板を用いることもできる。
ここで、トランジスタ551およびフォトダイオード560を有する層510と、トランジスタ552およびトランジスタ553を有する層530と、の間には絶縁体580が設けられる。ただし、絶縁体580の位置は限定されない。
トランジスタ551のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ551の信頼性を向上させる効果がある。一方、トランジスタ552およびトランジスタ553などの近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ552およびトランジスタ553などの信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体を用いたトランジスタの上層に酸化物半導体を用いたトランジスタを積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁体580を設けることが好ましい。絶縁体580より下層に水素を閉じ込めることで、トランジスタ551の信頼性を向上させることができる。さらに、絶縁体580より下層から、絶縁体580より上層に水素が拡散することを抑制できるため、トランジスタ552およびトランジスタ553などの信頼性を向上させることができる。また、トランジスタ552およびトランジスタ553上に絶縁体581を設けることにより、酸化物半導体中の酸素の拡散を防ぐことができて好ましい。図26のように、トランジスタ552およびトランジスタ553を、絶縁体580と、絶縁体581とで包み込む構造とし、さらに絶縁体580と、絶縁体581とを、コンタクトホール583により接続し、封止するとより好ましい。
絶縁体580としては、例えば、絶縁体363の記載を参照する。
また、図26の断面図において、層510に設けるフォトダイオード560と、層530に設けるトランジスタとを重なるように形成することができる。そうすると、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
また、図28(A1)および図28(B1)に示すように、撮像装置の一部または全部を湾曲させてもよい。図28(A1)は、撮像装置を同図中の一点鎖線X1−X2の方向に湾曲させた状態を示している。図28(A2)は、図28(A1)中の一点鎖線X1−X2で示した部位の断面図である。図28(A3)は、図28(A1)中の一点鎖線Y1−Y2で示した部位の断面図である。
図28(B1)は、撮像装置を同図中の一点鎖線X3−X4の方向に湾曲させ、かつ、同図中の一点鎖線Y3−Y4の方向に湾曲させた状態を示している。図28(B2)は、図28(B1)中の一点鎖線X3−X4で示した部位の断面図である。図28(B3)は、図28(B1)中の一点鎖線Y3−Y4で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた電子機器などの小型化や軽量化を実現することができる。また、撮像された画像の品質を向上させる事ができる。
(実施の形態7)
以下では、本発明の一態様に係る表示装置について、図29および図30を用いて説明する。
表示装置に用いられる表示素子としては液晶素子(液晶表示素子ともいう。)、発光素子(発光表示素子ともいう。)などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機EL(Electroluminescence)、有機ELなどを含む。以下では、表示装置の一例としてEL素子を用いた表示装置(EL表示装置)および液晶素子を用いた表示装置(液晶表示装置)について説明する。
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むICなどを実装した状態にあるモジュールとを含む。
また、以下に示す表示装置は画像表示デバイス、または光源(照明装置含む)を指す。また、コネクター、例えばFPC、TCPが取り付けられたモジュール、TCPの先にプリント配線板を有するモジュールまたは表示素子にCOG方式によりIC(集積回路)が直接実装されたモジュールも全て表示装置に含むものとする。
図29は、本発明の一態様に係るEL表示装置の一例である。図29(A)に、EL表示装置の画素の回路図を示す。図29(B)は、EL表示装置全体を示す上面図である。また、図29(C)は、図29(B)の一点鎖線M−Nの一部に対応するM−N断面である。
図29(A)は、EL表示装置に用いられる画素の回路図の一例である。
なお、本明細書等においては、能動素子(トランジスタ、ダイオードなど)、受動素子(容量素子、抵抗素子など)などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であるといえる。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先として複数の箇所が想定される場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子(トランジスタ、ダイオードなど)、受動素子(容量素子、抵抗素子など)などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であるといえる。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
図29(A)に示すEL表示装置は、スイッチ素子743と、トランジスタ741と、容量素子742と、発光素子719と、を有する。
なお、図29(A)などは、回路構成の一例であるため、さらに、トランジスタを追加することが可能である。逆に、図29(A)の各ノードにおいて、トランジスタ、スイッチ、受動素子などを追加しないようにすることも可能である。
トランジスタ741のゲートはスイッチ素子743の一端および容量素子742の一方の電極と電気的に接続される。トランジスタ741のソースは容量素子742の他方の電極と電気的に接続され、発光素子719の一方の電極と電気的に接続される。トランジスタ741のドレインは電源電位VDDが与えられる。スイッチ素子743の他端は信号線744と電気的に接続される。発光素子719の他方の電極は定電位が与えられる。なお、定電位は接地電位GNDまたはそれより小さい電位とする。
スイッチ素子743としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高いEL表示装置とすることができる。また、スイッチ素子743として、トランジスタ741と同一工程を経て作製されたトランジスタを用いると、EL表示装置の生産性を高めることができる。なお、トランジスタ741または/およびスイッチ素子743としては、例えば、上述したトランジスタを適用することができる。
図29(B)は、EL表示装置の上面図である。EL表示装置は、基板700と、基板750と、シール材734と、駆動回路735と、駆動回路736と、画素737と、FPC732と、を有する。シール材734は、画素737、駆動回路735および駆動回路736を囲むように基板700と基板750との間に配置される。なお、駆動回路735または/および駆動回路736をシール材734の外側に配置しても構わない。
図29(C)は、図29(B)の一点鎖線M−Nの一部に対応するEL表示装置の断面図である。
図29(C)には、トランジスタ741として、基板700上の絶縁体708と、絶縁体708に埋め込まれた導電体704aと、を有し、絶縁体708上および導電体704a上の絶縁体712aと、絶縁体712a上の電子捕獲層715と、絶縁体712a上、電子捕獲層715上の絶縁体712bと、絶縁体712b上にあり導電体704aと重なる領域を有する半導体706と、半導体706と接する導電体716aおよび導電体716bと、半導体706上、導電体716a上および導電体716b上の絶縁体718aと、絶縁体718a上の絶縁体718bと、絶縁体718b上の絶縁体718cと、絶縁体718c上にあり半導体706と重なる導電体714aと、を有する構造を示す。なお、トランジスタ741の構造は一例であり、図29(C)に示す構造と異なる構造であっても構わない。
したがって、図29(C)に示すトランジスタ741において、導電体704aはゲート電極としての機能を有し、電子捕獲層715は、電子を捕獲する機能を有し、絶縁体712aおよび絶縁体712bはゲート絶縁体としての機能を有し、導電体716aはソース電極としての機能を有し、導電体716bはドレイン電極としての機能を有し、絶縁体718a、絶縁体718bおよび絶縁体718cはゲート絶縁体としての機能を有し、導電体714aはゲート電極としての機能を有する。なお、半導体706は、光が当たることで電気特性が変動する場合がある。したがって、導電体704a、導電体716a、導電体716b、導電体714aのいずれか一以上が遮光性を有すると好ましい。
なお、絶縁体718aおよび絶縁体718bの界面を破線で表したが、これは両者の境界が明確でない場合があることを示す。例えば、絶縁体718aおよび絶縁体718bとして、同種の絶縁体を用いた場合、観察手法によっては両者の区別が付かない場合がある。
図29(C)には、容量素子742として、基板700上の絶縁体708と、絶縁体708に埋め込まれた導電体704bと、絶縁体708上および導電体704b上の絶縁体712aと、絶縁体712a上の絶縁体712bと、絶縁体712b上にあり導電体704bと重なる導電体716aと、導電体716a上の絶縁体718aと、絶縁体718a上の絶縁体718bと、絶縁体718b上の絶縁体718cと、絶縁体718c上にあり導電体716aと重なる導電体714bと、を有し、導電体716aおよび導電体714bの重なる領域で、絶縁体718aおよび絶縁体718bの一部が除去されている構造を示す。
容量素子742において、導電体704bおよび導電体714bは一方の電極として機能し、導電体716aは他方の電極として機能する。
したがって、容量素子742は、トランジスタ741と共通する膜を用いて作製することができる。また、導電体704aおよび導電体704bを同種の導電体とすると好ましい。その場合、導電体704aおよび導電体704bは、同一工程を経て形成することができる。また、導電体714aおよび導電体714bを同種の導電体とすると好ましい。その場合、導電体714aおよび導電体714bは、同一工程を経て形成することができる。
図29(C)に示す容量素子742は、占有面積当たりの容量が大きい容量素子である。したがって、図29(C)は表示品位の高いEL表示装置である。なお、図29(C)に示す容量素子742は、導電体716aおよび導電体714bの重なる領域を薄くするため、絶縁体718aおよび絶縁体718bの一部が除去された構造を有するが、本発明の一態様に係る容量素子はこれに限定されるものではない。例えば、導電体716aおよび導電体714bの重なる領域を薄くするため、絶縁体718cの一部が除去された構造を有しても構わない。
トランジスタ741および容量素子742上には、絶縁体720が配置される。ここで、絶縁体720は、トランジスタ741のソース電極として機能する導電体716aに達する開口部を有してもよい。絶縁体720上には、導電体781が配置される。導電体781は、絶縁体720の開口部を介してトランジスタ741と電気的に接続してもよい。
導電体781上には、導電体781に達する開口部を有する隔壁784が配置される。隔壁784上には、隔壁784の開口部で導電体781と接する発光層782が配置される。発光層782上には、導電体783が配置される。導電体781、発光層782および導電体783の重なる領域が、発光素子719となる。
ここまでは、EL表示装置の例について説明した。次に、液晶表示装置の例について説明する。
図30(A)は、液晶表示装置の画素の構成例を示す回路図である。図30に示す画素は、トランジスタ751と、容量素子752と、一対の電極間に液晶の充填された素子(液晶素子)753とを有する。
トランジスタ751では、ソース、ドレインの一方が信号線755に電気的に接続され、ゲートが走査線754に電気的に接続されている。
容量素子752では、一方の電極がトランジスタ751のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子753では、一方の電極がトランジスタ751のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述した容量素子752の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子753の他方の電極に与えられる共通電位とが異なる電位であってもよい。
なお、液晶表示装置も、上面図はEL表示装置と同様として説明する。図29(B)の一点鎖線M−Nに対応する液晶表示装置の断面図を図30(B)に示す。図30(B)において、FPC732は、端子731を介して配線733aと接続される。なお、配線733aは、トランジスタ751を構成する導電体または半導体のいずれかと同種の導電体または半導体を用いてもよい。
トランジスタ751は、トランジスタ741についての記載を参照する。また、容量素子752は、容量素子742についての記載を参照する。なお、図30(B)には、図29(C)の容量素子742に対応した容量素子752の構造を示したが、これに限定されない。
なお、トランジスタ751の半導体に酸化物半導体を用いた場合、極めてオフ電流の小さいトランジスタとすることができる。したがって、容量素子752に保持された電荷がリークしにくく、長期間に渡って液晶素子753に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ751をオフ状態とすることで、トランジスタ751の動作のための電力が不要となり、消費電力の小さい液晶表示装置とすることができる。また、容量素子752の占有面積を小さくできるため、開口率の高い液晶表示装置、または高精細化した液晶表示装置を提供することができる。
トランジスタ751および容量素子752上には、絶縁体721が配置される。ここで、絶縁体721は、トランジスタ751に達する開口部を有する。絶縁体721上には、導電体791が配置される。導電体791は、絶縁体721の開口部を介してトランジスタ751と電気的に接続する。
導電体791上には、配向膜として機能する絶縁体792が配置される。絶縁体792上には、液晶層793が配置される。液晶層793上には、配向膜として機能する絶縁体794が配置される。絶縁体794上には、スペーサ795が配置される。スペーサ795および絶縁体794上には、導電体796が配置される。導電体796上には、基板797が配置される。
上述した構造を有することで、占有面積の小さい容量素子を有する表示装置を提供することができる、または、表示品位の高い表示装置を提供することができる。または、高精細の表示装置を提供することができる。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子、又は発光装置は、例えば、EL素子(有機物及び無機物を含むEL素子、有機EL素子、無機EL素子)、LED(白色LED、赤色LED、緑色LED、青色LEDなど)、トランジスタ(電流に応じて発光するトランジスタ)、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ(GLV)、プラズマディスプレイ(PDP)、MEMS(マイクロ・エレクトロ・メカニカル・システム)を用いた表示素子、デジタルマイクロミラーデバイス(DMD)、DMS(デジタル・マイクロ・シャッター)、IMOD(インターフェアレンス・モジュレーション)素子、シャッター方式のMEMS表示素子、光干渉方式のMEMS表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。
EL素子を用いた表示装置の一例としては、ELディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ(FED)またはSED方式平面型ディスプレイ(SED:Surface−conduction Electron−emitter Display)などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ(透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ)などがある。電子インク、電子粉流体(登録商標)または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部または全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、SRAMなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、LEDを用いる場合、LEDの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するn型GaN半導体などを容易に成膜することができる。さらに、その上に、結晶を有するp型GaN半導体などを設けて、LEDを構成することができる。なお、グラフェンやグラファイトと、結晶を有するn型GaN半導体との間に、AlN層を設けてもよい。なお、LEDが有するGaN半導体は、MOCVDで成膜してもよい。ただし、グラフェンを設けることにより、LEDが有するGaN半導体は、スパッタリング法で成膜することも可能である。
(実施の形態8)
本実施の形態では、上記実施の形態で例示したトランジスタ、または記憶装置を含むRFタグについて、図31を用いて説明する。
本実施の形態におけるRFタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、RFタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。
RFタグの構成について図31を用いて説明する。図31は、RFタグの構成例を示すブロック図である。
図31に示すようにRFタグ800は、通信器801(質問器、リーダ/ライタなどともいう)に接続されたアンテナ802から送信される無線信号803を受信するアンテナ804を有する。また、RFタグ800は、整流回路805、定電圧回路806、復調回路807、変調回路808、論理回路809、記憶回路810、ROM811を有している。なお、復調回路807に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の3つに大別される。本実施の形態に示すRFタグ800は、そのいずれの方式に用いることも可能である。
次に各回路の構成について説明する。アンテナ804は、通信器801に接続されたアンテナ802との間で無線信号803の送受信を行うためのものである。また、整流回路805は、アンテナ804で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波2倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路805の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路806は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路806は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路809のリセット信号を生成するための回路である。
復調回路807は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路808は、アンテナ804より出力するデータに応じて変調をおこなうための回路である。
論理回路809は復調信号を解析し、処理を行うための回路である。記憶回路810は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ROM811は、固有番号(ID)などを格納し、処理に応じて出力を行うための回路である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
ここで、先の実施の形態で説明した記憶回路を、記憶回路810に用いることができる。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、RFタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの書き込みに必要な電力(電圧)が従来の不揮発性メモリに比べて著しく小さいため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるため、ROM811に適用することもできる。その場合には、生産者がROM811にデータを書き込むためのコマンドを別途用意し、ユーザーが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したRFタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態9)
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ、先の実施の形態で説明した記憶装置を含むCPUについて説明する。
図32は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたCPUの一例の構成を示すブロック図である。
図32に示すCPUは、基板1190上に、ALU1191(ALU:Arithmetic logic unit、演算回路)、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、タイミングコントローラ1195、レジスタ1196、レジスタコントローラ1197、バスインターフェース1198(Bus I/F)、書き換え可能なROM1199、及びROMインターフェース1189(ROM I/F)を有している。基板1190は、半導体基板、SOI基板、ガラス基板などを用いる。ROM1199及びROMインターフェース1189は、別チップに設けてもよい。もちろん、図32に示すCPUは、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。例えば、図32に示すCPUまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、CPUが内部演算回路やデータバスで扱えるビット数は、例えば8ビット、16ビット、32ビット、64ビットなどとすることができる。
バスインターフェース1198を介してCPUに入力された命令は、インストラクションデコーダ1193に入力され、デコードされた後、ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195に入力される。
ALUコントローラ1192、インタラプトコントローラ1194、レジスタコントローラ1197、タイミングコントローラ1195は、デコードされた命令に基づき、各種制御を行なう。具体的にALUコントローラ1192は、ALU1191の動作を制御するための信号を生成する。また、インタラプトコントローラ1194は、CPUのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ1197は、レジスタ1196のアドレスを生成し、CPUの状態に応じてレジスタ1196の読み出しや書き込みを行なう。
また、タイミングコントローラ1195は、ALU1191、ALUコントローラ1192、インストラクションデコーダ1193、インタラプトコントローラ1194、及びレジスタコントローラ1197の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ1195は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図32に示すCPUでは、レジスタ1196に、メモリセルが設けられている。レジスタ1196のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
図32に示すCPUにおいて、レジスタコントローラ1197は、ALU1191からの指示に従い、レジスタ1196における保持動作の選択を行う。すなわち、レジスタ1196が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ1196内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ1196内のメモリセルへの電源電圧の供給を停止することができる。
図33は、レジスタ1196として用いることのできる記憶回路の回路図の一例である。記憶回路1200は、電源遮断で記憶データが揮発する回路1201と、電源遮断で記憶データが揮発しない回路1202と、スイッチ1203と、スイッチ1204と、論理素子1206と、容量素子1207と、選択機能を有する回路1220と、を有する。回路1202は、容量素子1208と、トランジスタ1209と、トランジスタ1210と、を有する。なお、記憶回路1200は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
ここで、回路1202には、先の実施の形態で説明した記憶装置を用いることができる。記憶回路1200への電源電圧の供給が停止した際、回路1202のトランジスタ1209のゲートには接地電位(0V)、またはトランジスタ1209がオフする電位が入力され続ける構成とする。例えば、トランジスタ1209のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ1203は、一導電型(例えば、nチャネル型)のトランジスタ1213を用いて構成され、スイッチ1204は、一導電型とは逆の導電型(例えば、pチャネル型)のトランジスタ1214を用いて構成した例を示す。ここで、スイッチ1203の第1の端子はトランジスタ1213のソースとドレインの一方に対応し、スイッチ1203の第2の端子はトランジスタ1213のソースとドレインの他方に対応し、スイッチ1203はトランジスタ1213のゲートに入力される制御信号RDによって、第1の端子と第2の端子の間の導通または非導通(つまり、トランジスタ1213のオン状態またはオフ状態)が選択される。スイッチ1204の第1の端子はトランジスタ1214のソースとドレインの一方に対応し、スイッチ1204の第2の端子はトランジスタ1214のソースとドレインの他方に対応し、スイッチ1204はトランジスタ1214のゲートに入力される制御信号RDによって、第1の端子と第2の端子の間の導通または非導通(つまり、トランジスタ1214のオン状態またはオフ状態)が選択される。
トランジスタ1209のソースとドレインの一方は、容量素子1208の一対の電極のうちの一方、及びトランジスタ1210のゲートと電気的に接続される。ここで、接続部分をノードM2とする。トランジスタ1210のソースとドレインの一方は、低電源電位を供給することのできる配線(例えばGND線)に電気的に接続され、他方は、スイッチ1203の第1の端子(トランジスタ1213のソースとドレインの一方)と電気的に接続される。スイッチ1203の第2の端子(トランジスタ1213のソースとドレインの他方)はスイッチ1204の第1の端子(トランジスタ1214のソースとドレインの一方)と電気的に接続される。スイッチ1204の第2の端子(トランジスタ1214のソースとドレインの他方)は電源電位VDDを供給することのできる配線と電気的に接続される。スイッチ1203の第2の端子(トランジスタ1213のソースとドレインの他方)と、スイッチ1204の第1の端子(トランジスタ1214のソースとドレインの一方)と、論理素子1206の入力端子と、容量素子1207の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードM1とする。容量素子1207の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位(GND等)または高電源電位(VDD等)が入力される構成とすることができる。容量素子1207の一対の電極のうちの他方は、低電源電位を供給することのできる配線(例えばGND線)と電気的に接続される。容量素子1208の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位(GND等)または高電源電位(VDD等)が入力される構成とすることができる。容量素子1208の一対の電極のうちの他方は、低電源電位を供給することのできる配線(例えばGND線)と電気的に接続される。
なお、容量素子1207及び容量素子1208は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ1209の第1ゲート(第1のゲート電極)には、制御信号WEが入力される。スイッチ1203及びスイッチ1204は、制御信号WEとは異なる制御信号RDによって第1の端子と第2の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第1の端子と第2の端子の間が導通状態のとき他方のスイッチの第1の端子と第2の端子の間は非導通状態となる。
トランジスタ1209のソースとドレインの他方には、回路1201に保持されたデータに対応する信号が入力される。図33では、回路1201から出力された信号が、トランジスタ1209のソースとドレインの他方に入力される例を示した。スイッチ1203の第2の端子(トランジスタ1213のソースとドレインの他方)から出力される信号は、論理素子1206によってその論理値が反転された反転信号となり、回路1220を介して回路1201に入力される。
なお、図33では、スイッチ1203の第2の端子(トランジスタ1213のソースとドレインの他方)から出力される信号は、論理素子1206及び回路1220を介して回路1201に入力する例を示したがこれに限定されない。スイッチ1203の第2の端子(トランジスタ1213のソースとドレインの他方)から出力される信号が、論理値を反転させられることなく、回路1201に入力されてもよい。例えば、回路1201内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ1203の第2の端子(トランジスタ1213のソースとドレインの他方)から出力される信号を当該ノードに入力することができる。
また、図33において、記憶回路1200に用いられるトランジスタのうち、トランジスタ1209以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板1190にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶回路1200に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶回路1200は、トランジスタ1209以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板1190にチャネルが形成されるトランジスタとすることもできる。
図33における回路1201には、例えばフリップフロップ回路を用いることができる。また、論理素子1206としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様における半導体装置では、記憶回路1200に電源電圧が供給されない間は、回路1201に記憶されていたデータを、回路1202に設けられた容量素子1208によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ1209として用いることによって、記憶回路1200に電源電圧が供給されない間も容量素子1208に保持された信号は長期間にわたり保たれる。こうして、記憶回路1200は電源電圧の供給が停止した間も記憶内容(データ)を保持することが可能である。
また、スイッチ1203及びスイッチ1204を設けることによって、プリチャージ動作を行うことを特徴とする記憶回路であるため、電源電圧供給再開後に、回路1201が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路1202において、容量素子1208によって保持された信号はトランジスタ1210のゲートに入力される。そのため、記憶回路1200への電源電圧の供給が再開された後、容量素子1208によって保持された信号を、トランジスタ1210の状態(オン状態、またはオフ状態)に変換して、回路1202から読み出すことができる。それ故、容量素子1208に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶回路1200を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
本実施の形態では、記憶回路1200をCPUに用いる例として説明したが、記憶回路1200は、DSP(Digital Signal Processor)、カスタムLSI、PLD(Programmable Logic Device)等のLSI、RFタグにも応用可能である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態10)
本実施の形態では、本発明の一態様の表示パネルの構成例について説明する。
[構成例]
図34(A)は、本発明の一態様の表示パネルの上面図であり、図34(B)は、本発明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図34(C)は、本発明の一態様の表示パネルの画素に有機EL素子を適用する場合に用いることができる画素回路を説明するための回路図である。
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。また、当該トランジスタはnチャネル型とすることが容易なので、駆動回路のうち、nチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
アクティブマトリクス型表示装置のブロック図の一例を図34(A)に示す。表示装置の基板400上には、画素部401、第1の走査線駆動回路402、第2の走査線駆動回路403、信号線駆動回路404を有する。画素部401には、複数の信号線が信号線駆動回路404から延伸して配置され、複数の走査線が第1の走査線駆動回路402、及び第2の走査線駆動回路403から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板400はFPC(Flexible Printed Circuit)等の接続部を介して、タイミング制御回路(コントローラ、制御ICともいう)に接続されている。
図34(A)では、第1の走査線駆動回路402、第2の走査線駆動回路403、信号線駆動回路404は、画素部401と同じ基板400上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板400外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板400上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、または歩留まりの向上を図ることができる。
〔液晶パネル〕
また、画素の回路構成の一例を図34(B)に示す。ここでは、VA型液晶表示パネルの画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの画素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極に印加する信号を、独立して制御できる。
トランジスタ416のゲート配線412と、トランジスタ417のゲート配線413には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極またはドレイン電極414は、トランジスタ416とトランジスタ417で共通に用いられている。トランジスタ416とトランジスタ417は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示パネルを提供することができる。
トランジスタ416には第1の画素電極が電気的に接続され、トランジスタ417には、第2の画素電極が電気的に接続される。第1の画素電極と第2の画素電極とは分離されている。なお、第1の画素電極および第2の画素電極の形状としては、特に限定は無い。例えば、第1の画素電極は、V字状とすればよい。
トランジスタ416のゲート電極はゲート配線412と接続され、トランジスタ417のゲート電極はゲート配線413と接続されている。ゲート配線412とゲート配線413に異なるゲート信号を与えてトランジスタ416とトランジスタ417の動作タイミングを異ならせ、液晶の配向を制御できる。
また、容量配線410と、誘電体として機能するゲート絶縁体と、第1の画素電極または第2の画素電極と電気的に接続する容量電極とで保持容量を形成してもよい。
マルチドメイン構造は、一画素に第1の液晶素子418と第2の液晶素子419を備える。第1の液晶素子418は第1の画素電極と対向電極とその間の液晶層とで構成され、第2の液晶素子419は第2の画素電極と対向電極とその間の液晶層とで構成される。
なお、図34(B)に示す画素回路は、これに限定されない。例えば、図34(B)に示す画素回路に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、または論理回路などを追加してもよい。
〔有機ELパネル〕
画素の回路構成の他の一例を図34(C)に示す。ここでは、有機EL素子を用いた表示パネルの画素構造を示す。
有機EL素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子及び正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
図34(C)は、適用可能な画素回路の一例を示す図である。ここではnチャネル型のトランジスタを1つの画素に2つ用いる例を示す。なお、本発明の一態様の金属酸化物膜は、nチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作について説明する。
画素420は、スイッチング用トランジスタ421、駆動用トランジスタ422、発光素子424及び容量素子423を有している。スイッチング用トランジスタ421は、ゲート電極が走査線426に接続され、第1電極(ソース電極及びドレイン電極の一方)が信号線425に接続され、第2電極(ソース電極及びドレイン電極の他方)が駆動用トランジスタ422のゲート電極に接続されている。駆動用トランジスタ422は、ゲート電極が容量素子423を介して電源線427に接続され、第1電極が電源線427に接続され、第2電極が発光素子424の第1電極(画素電極)に接続されている。発光素子424の第2電極は共通電極428に相当する。共通電極428は、同一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ421及び駆動用トランジスタ422は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機EL表示パネルを提供することができる。
発光素子424の第2電極(共通電極428)の電位は低電源電位に設定する。なお、低電源電位とは、電源線427に供給される高電源電位より低い電位であり、例えばGND、0Vなどを低電源電位として設定することができる。発光素子424の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子424に印加することにより、発光素子424に電流を流して発光させる。なお、発光素子424の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
なお、容量素子423は駆動用トランジスタ422のゲート容量を代用することにより省略できる。駆動用トランジスタ422のゲート容量については、チャネル形成領域とゲート電極との間で容量が形成されていてもよい。
次に、駆動用トランジスタ422に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ422が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ422に入力する。なお、駆動用トランジスタ422を線形領域で動作させるために、電源線427の電圧よりも高い電圧を駆動用トランジスタ422のゲート電極にかける。また、信号線425には、電源線電圧に駆動用トランジスタ422の閾値電圧Vthを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ422のゲート電極に発光素子424の順方向電圧に駆動用トランジスタ422の閾値電圧Vthを加えた値以上の電圧をかける。なお、駆動用トランジスタ422が飽和領域で動作するようにビデオ信号を入力し、発光素子424に電流を流す。また、駆動用トランジスタ422を飽和領域で動作させるために、電源線427の電位を、駆動用トランジスタ422のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子424にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図34(C)に示す画素構成に限定されない。例えば、図34(C)に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタまたは論理回路などを追加してもよい。
図34で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極(第1の電極)、高電位側にドレイン電極(第2の電極)がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第1のゲート電極の電位を制御し、第2のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態11)
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図35に示す。
図35(A)は携帯型ゲーム機であり、筐体901、筐体902、表示部903、表示部904、マイクロフォン905、スピーカー906、操作キー907、スタイラス908等を有する。なお、図35(A)に示した携帯型ゲーム機は、2つの表示部903と表示部904とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図35(B)は携帯データ端末であり、第1筐体911、第2筐体912、第1表示部913、第2表示部914、接続部915、操作キー916等を有する。第1表示部913は第1筐体911に設けられており、第2表示部914は第2筐体912に設けられている。そして、第1筐体911と第2筐体912とは、接続部915により接続されており、第1筐体911と第2筐体912の間の角度は、接続部915により変更が可能である。第1表示部913における映像を、接続部915における第1筐体911と第2筐体912との間の角度に従って、切り替える構成としてもよい。また、第1表示部913及び第2表示部914の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図35(C)はノート型パーソナルコンピュータであり、筐体921、表示部922、キーボード923、ポインティングデバイス924等を有する。
図35(D)は電気冷凍冷蔵庫であり、筐体931、冷蔵室用扉932、冷凍室用扉933等を有する。
図35(E)はビデオカメラであり、第1筐体941、第2筐体942、表示部943、操作キー944、レンズ945、接続部946等を有する。操作キー944及びレンズ945は第1筐体941に設けられており、表示部943は第2筐体942に設けられている。そして、第1筐体941と第2筐体942とは、接続部946により接続されており、第1筐体941と第2筐体942の間の角度は、接続部946により変更が可能である。表示部943における映像を、接続部946における第1筐体941と第2筐体942との間の角度に従って切り替える構成としてもよい。
図35(F)は自動車であり、車体951、車輪952、ダッシュボード953、ライト954等を有する。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態12)
本実施の形態では、本発明の一態様に係るRFタグの使用例について図36を用いながら説明する。RFタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類(運転免許証や住民票等、図36(A)参照)、記録媒体(DVDやビデオテープ等、図36(B)参照)、包装用容器類(包装紙やボトル等、図36(C)参照)、乗り物類(自転車等、図36(D)参照)、身の回り品(鞄や眼鏡等)、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器(液晶表示装置、EL表示装置、テレビジョン装置、または携帯電話)等の物品、若しくは各物品に取り付ける荷札(図36(E)、図36(F)参照)等に設けて使用することができる。
本発明の一態様に係るRFタグ4000は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るRFタグ4000は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るRFタグ4000を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るRFタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るRFタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わるRFタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
101 半導体
102 電子捕獲層
102a 絶縁体
102b 絶縁体
102c 絶縁体
102d 導電体
102e 絶縁体
103 ゲート電極
104 ゲート絶縁体
105 ゲート電極
106 電子捕獲準位
107 電子
108 曲線
109 曲線
110 トランジスタ
111 容量素子
200 撮像装置
201 スイッチ
202 スイッチ
203 スイッチ
210 画素部
211 画素
212 副画素
212B 副画素
212G 副画素
212R 副画素
220 光電変換素子
230 画素回路
231 配線
247 配線
248 配線
249 配線
250 配線
253 配線
254 フィルタ
254B フィルタ
254G フィルタ
254R フィルタ
255 レンズ
256 光
257 配線
260 周辺回路
270 周辺回路
280 周辺回路
290 周辺回路
291 光源
300 トランジスタ
302 絶縁体
303 絶縁体
304 コンタクトホール
308 絶縁体
310 トランジスタ
315 容量素子
320 容量素子
330 ゲート電極
341 電極
342 電極
350 基板
351 STI
353 拡散層
354 絶縁体
355 サイドウォール
360 絶縁体
361 絶縁体
362 絶縁体
363 絶縁体
364 絶縁体
365 絶縁体
370 プラグ
371 プラグ
372 プラグ
373 配線層
374 配線層
375 配線層
376 配線層
377 配線層
378 配線層
379 配線層
380 配線層
381 配線層
382 プラグ
383 プラグ
384 プラグ
385 配線層
386 配線層
387 配線層
388 プラグ
389 プラグ
390 配線層
391 プラグ
392 プラグ
393 配線層
394 配線層
400 基板
401 画素部
402 走査線駆動回路
403 走査線駆動回路
404 信号線駆動回路
410 容量配線
412 ゲート配線
413 ゲート配線
414 ドレイン電極
416 トランジスタ
417 トランジスタ
418 液晶素子
419 液晶素子
420 画素
421 スイッチング用トランジスタ
422 駆動用トランジスタ
423 容量素子
424 発光素子
425 信号線
426 走査線
427 電源線
428 共通電極
500 シリコン基板
510 層
520 層
530 層
540 層
551 トランジスタ
552 トランジスタ
553 トランジスタ
560 フォトダイオード
561 アノード
562 カソード
563 低抵抗領域
570 プラグ
571 配線
572 配線
573 配線
580 絶縁体
581 絶縁体
583 コンタクトホール
590 マイクロレンズアレイ層
592 カラーフィルター層
594 遮光層
600 基板
602 絶縁体
604 絶縁体
606 ゲート電極
606b ゲート電極
608 絶縁体
610 電子捕獲層
612 絶縁体
613 酸化物半導体
614 酸化物半導体
614a 酸化物半導体
614c 酸化物半導体
615 導電体
616a ソース電極
616b ドレイン電極
618 ゲート絶縁体
620 ゲート電極
622 絶縁体
650 チャネル形成領域
700 基板
704a 導電体
704b 導電体
706 半導体
708 絶縁体
712a 絶縁体
712b 絶縁体
714a 導電体
714b 導電体
715 電子捕獲層
716a 導電体
716b 導電体
718a 絶縁体
718b 絶縁体
718c 絶縁体
719 発光素子
720 絶縁体
721 絶縁体
731 端子
732 FPC
733a 配線
734 シール材
735 駆動回路
736 駆動回路
737 画素
741 トランジスタ
742 容量素子
743 スイッチ素子
744 信号線
750 基板
751 トランジスタ
752 容量素子
753 液晶素子
754 走査線
755 信号線
781 導電体
782 発光層
783 導電体
784 隔壁
791 導電体
792 絶縁体
793 液晶層
794 絶縁体
795 スペーサ
796 導電体
797 基板
800 RFタグ
801 通信器
802 アンテナ
803 無線信号
804 アンテナ
805 整流回路
806 定電圧回路
807 復調回路
808 変調回路
809 論理回路
810 記憶回路
811 ROM
901 筐体
902 筐体
903 表示部
904 表示部
905 マイクロフォン
906 スピーカー
907 操作キー
908 スタイラス
911 筐体
912 筐体
913 表示部
914 表示部
915 接続部
916 操作キー
921 筐体
922 表示部
923 キーボード
924 ポインティングデバイス
931 筐体
932 冷蔵室用扉
933 冷凍室用扉
941 筐体
942 筐体
943 表示部
944 操作キー
945 レンズ
946 接続部
951 車体
952 車輪
953 ダッシュボード
954 ライト
1189 ROMインターフェース
1190 基板
1191 ALU
1192 ALUコントローラ
1193 インストラクションデコーダ
1194 インタラプトコントローラ
1195 タイミングコントローラ
1196 レジスタ
1197 レジスタコントローラ
1198 バスインターフェース
1199 ROM
1200 記憶回路
1201 回路
1202 回路
1203 スイッチ
1204 スイッチ
1206 論理素子
1207 容量素子
1208 容量素子
1209 トランジスタ
1210 トランジスタ
1213 トランジスタ
1214 トランジスタ
1220 回路
4000 RFタグ
5100 ペレット
5120 基板
5161 領域

Claims (4)

  1. 第1の導電体と、第2の導電体と、第1の絶縁体と、第2の絶縁体と、第3の絶縁体と、半導体と、電子捕獲層と、を有し、
    前記半導体は、チャネル形成領域を有し、
    前記電子捕獲層は、前記第2の絶縁体を介して前記チャネル形成領域と互いに重なる領域を有し、
    前記第1の導電体は、前記第1の絶縁体を介して前記チャネル形成領域と互いに重なる領域を有し、
    前記第2の導電体は、前記第3の絶縁体を介して前記電子捕獲層と互いに重なる領域を有し、
    前記第2の導電体は、前記チャネル形成領域と重なる領域を有さない半導体装置。
  2. 第1の導電体と、第2の導電体と、第3の導電体と、第4の導電体と、第1の絶縁体と、第2の絶縁体と、第3の絶縁体と、半導体と、電子捕獲層と、を有し、
    前記半導体は、前記第3の導電体と接する第1の領域と、前記第4の導電体と接する第2の領域と、前記第1の領域と前記第2の領域との間に配置される第3の領域と、を有し、
    前記電子捕獲層は、前記第2の絶縁体を介して前記第3の領域と互いに重なる領域を有し、
    前記第1の導電体は、前記第1の絶縁体を介して前記第3の領域と互いに重なる領域を有し、
    前記第2の導電体は、前記第3の絶縁体を介して前記電子捕獲層と互いに重なる領域を有し、
    前記第2の導電体は、前記第3の領域と重なる領域を有さない半導体装置。
  3. 第1の導電体と、第2の導電体と、第3の導電体と、第4の導電体と、第1の絶縁体と、第2の絶縁体と、第3の絶縁体と、半導体と、電子捕獲層と、を有し、
    前記半導体は、前記第3の導電体と接する第1の領域と、前記第4の導電体と接する第2の領域と、前記第1の領域と前記第2の領域との間に配置される第3の領域と、を有し、
    前記電子捕獲層は、前記第2の絶縁体を介して前記第1の領域および前記第3の領域と互いに重なる領域を有し、
    前記第1の導電体は、前記第1の絶縁体を介して前記第3の領域と互いに重なる領域を有し、
    前記第2の導電体は、前記第3の絶縁体を介して前記電子捕獲層と互いに重なる領域を有し、
    前記第2の導電体は、前記第1の領域と重なる領域を有する半導体装置。
  4. 請求項1乃至3において、前記電子捕獲層は、導電体、または半導体を含むことを特徴とする半導体装置。
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