KR101806405B1 - 평판 표시 장치용 백 플레인, 이를 포함하는 평판 표시 장치, 및 그 제조 방법 - Google Patents
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- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
Abstract
본 발명의 일 실시예는, 기판과, 상기 기판 상에 형성된 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극과 동일층에 형성된 커패시터 하부전극과, 상기 소스 전극 및 드레인 전극과 대응되도록 상기 기판 상에 형성되는 활성층과, 상기 소스 전극 및 드레인 전극과 상기 활성층 사이에 배치되는 차단층과, 상기 활성층을 덮도록 상기 기판 상에 형성된 제1절연층과, 상기 제1절연층 상에 상기 활성층과 대응되도록 형성된 게이트 전극과, 상기 게이트 전극과 동일한 층에 상기 커패시터 하부전극과 대응되도록 형성된 커패시터 상부전극과, 상기 게이트 전극과 상기 커패시터 상부전극을 덮도록 상기 제1절연층 상에 형성된 제2절연층을 포함하는 평판 표시 장치용 백 플레인을 제공한다.
Description
본 발명의 실시예들은 평판 표시 장치용 백 플레인, 이를 포함하는 평판 표시 장치 및 그 제조 방법에 관한 것이다.
유기발광표시장치, 액정표시장치 등과 같은 평판 표시 장치는 구동을 위해 적어도 하나의 박막트랜지스터(Thin Film Transistor: TFT) 및 커패시터 등과 이들을 연결하는 배선을 포함하는 패턴이 형성된 기판상에 제작된다. 여기서, 박막트랜지스터는 채널 영역, 소스 영역 및 드레인 영역을 제공하는 활성층(active layer)과, 채널 영역 상부에 형성되며 게이트 절연층에 의해 활성층과 전기적으로 절연되는 게이트 전극으로 이루어진다.
본 발명의 주된 목적은 소스/드레인 전극에서 활성층으로의 금속 확산(metal diffusion)을 방지할 수 있는 평판 표시 장치용 백 플레인, 이를 포함하는 평판 표시 장치, 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 평판표시장치용 백 플레인의 구조는, 기판과, 상기 기판 상에 형성된 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극과 동일층에 형성된 커패시터 하부전극과, 상기 소스 전극 및 드레인 전극과 대응되도록 상기 기판 상에 형성되는 활성층과, 상기 소스 전극 및 드레인 전극과 상기 활성층 사이에 배치되는 차단층과, 상기 활성층을 덮도록 상기 기판 상에 형성된 제1절연층과, 상기 제1절연층 상에 상기 활성층과 대응되도록 형성된 게이트 전극과, 상기 게이트 전극과 동일한 층에 상기 커패시터 하부전극과 대응되도록 형성된 커패시터 상부전극과, 상기 게이트 전극과 상기 커패시터 상부전극을 덮도록 상기 제1절연층 상에 형성된 제2절연층을 포함할 수 있다.
상기 기판과 상기 소스 전극 및 드레인 전극 사이에 배치되는 버퍼층을 더 구비할 수 있다.
상기 활성층은 산화물반도체를 포함할 수 있다.
상기 활성층은 인듐(In), 갈륨(Ga) 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf) 카드뮴(Cd), 게르마늄(Ge) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질을 포함할 수 있다.
상기 소스 전극 및 상기 드레인 전극은, 상기 기판으로부터 순차적으로 형성된 제1층, 제2층, 제3층을 포함하고, 상기 제2층은 상기 제1층 및 제3층에 비해 저항이 더 작은 금속으로 이루어질 수 있다.
상기 제2층은 구리, 알루미늄, 또는 알루미늄 합금으로 이루어질 수 있다.
상기 활성층은 상기 소스 전극의 상면 및 상기 드레인 전극의 상면의 적어도 일부와 중첩되어 대응할 수 있다.
상기 차단층은 상기 소스 전극 및 드레인 전극과 상기 활성층 사이에 배치되어 상기 활성층이 상기 소스 전극 및 드레인 전극과 직접 접촉하는 것을 막을 수 있다.
상기 차단층은 상기 소스 전극 및 드레인 전극을 이루는 금속이 상기 활성층으로 확산되는 것을 방지할 수 있다.
상기 차단층은 티타늄 산화물 또는 텅스텐 산화물로 이루어질 수 있다.
본 발명의 일 실시예에 따른 평판표시장치는, 상기 평판표시장치용 백 플레인과, 상기 제2절연층 상에 형성되며 상기 소스 전극 또는 상기 드레인 전극 중 하나와 전기적으로 연결된 화소 전극과, 상기 화소 전극 상에 형성되며 유기 발광층을 포함하는 중간층과, 상기 중간층을 사이에 두고 상기 화소 전극에 대향하여 형성된 대향 전극을 포함할 수 있다.
상기 제2절연층 상에 상기 화소 전극의 가장자리를 덮도록 형성되며, 상기 화소 전극의 적어도 일부분을 노출하는 개구부를 포함하는 제3절연층을 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 평판표시장치는, 상기 평판표시장치용 백 플레인과, 상기 기판 상에서 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 형성되고, 상기 소스 전극 또는 상기 드레인 전극 중 하나와 전기적으로 연결된 화소 전극과, 상기 화소 전극 상에 형성되며 유기 발광층을 포함하는 중간층과, 상기 중간층을 사이에 두고 상기 화소 전극에 대향하여 형성된 대향 전극을 더 포함할 수 있다.
상기 제1절연층은 상기 화소 전극의 적어도 일부를 노출하는 제1개구부를 포함하고, 상기 제2절연층은 상기 제1개구부에 접하거나 상기 제1개구부 내에 형성되어 상기 화소 전극의 적어도 일부를 노출하는 제2개구부를 포함할 수 있다.
상기 소스 전극 및 상기 드레인 전극은, 상기 기판으로부터 순차적으로 형성된 제1층, 제2층, 제3층을 포함하고, 상기 제1층은 금속산화물을 포함하고, 상기 제2층은 상기 제1층 및 제3층에 비해 저항이 더 작은 금속으로 이루어지며, 상기 화소 전극은 상기 기판으로부터 순차적으로 형성된 제1도전층, 제2도전층, 제3도전층을 포함하고, 상기 제1도전층은 금속산화물을 포함하며, 상기 제2도전층 및 제3도전층은 상기 제1도전층을 노출하는 개구부를 포함할 수 있다.
상기 제2층은 구리, 알루미늄, 또는 알루미늄 합금으로 이루어질 수 있다.
상기 대향 전극은 상기 유기 발광층에서 방출된 광을 반사할 수 있다.
본 발명의 일 실시예에 따른 평판표시장치용 백 플레인의 제조방법은, 기판 상에 소스 전극 및 드레인 전극과 커패시터 하부전극을 형성하는 제1마스크 공정 단계와, 상기 소스 전극 및 드레인 전극과 접촉하는 차단층과, 상기 차단층 상에 배치되는 활성층을 형성하는 제2마스크 공정 단계와, 상기 활성층을 덮도록 상기 기판 상에 제1절연층을 형성하는 단계와, 상기 제1절연층 상에 상기 활성층과 대응되도록 게이트 전극을 형성하고, 상기 게이트 전극과 동일한 층에 상기 커패시터 하부전극과 대응되도록 커패시터 상부전극을 형성하는 제3마스크 공정 단계와, 상기 게이트 전극과 상기 커패시터 상부전극을 덮도록 상기 제1절연층 상에 제2절연층을 형성하는 단계를 포함할 수 있다.
상기 활성층은 산화물반도체를 포함할 수 있다.
상기 활성층은 인듐(In), 갈륨(Ga) 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf) 카드뮴(Cd), 게르마늄(Ge) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질을 포함할 수 있다.
상기 소스 전극 및 상기 드레인 전극은, 상기 기판으로부터 순차적으로 형성된 제1층, 제2층, 제3층을 포함하고, 상기 제2층은 상기 제1층 및 제3층에 비해 저항이 더 작은 금속으로 이루어질 수 있다.
상기 제2층은 구리, 알루미늄, 또는 알루미늄 합금으로 이루어질 수 있다.
상기 활성층은 상기 소스 전극의 상면 및 상기 드레인 전극의 상면의 적어도 일부와 중첩되어 대응할 수 있다.
상기 차단층은 상기 소스 전극 및 드레인 전극 상에 티타늄 또는 텅스텐층을 형성한 후, 상기 티타늄 또는 텅스텐층을 산화시켜 형성할 수 있다.
상기 제1마스크 공정 단계는, 상기 기판 상에서 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 형성하며, 상기 소스 전극 또는 상기 드레인 전극 중 하나와 전기적으로 연결된 화소 전극을 형성할 수 있다.
상기 소스 전극 및 상기 드레인 전극은, 상기 기판으로부터 순차적으로 형성된 제1층, 제2층, 제3층을 포함하고, 상기 제1층은 금속산화물을 포함하고, 상기 제2층은 상기 제1층 및 제3층에 비해 저항이 더 작은 금속으로 이루어지며, 상기 화소 전극은 상기 기판으로부터 순차적으로 형성된 제1도전층, 제2도전층, 제3도전층을 포함하고, 상기 제1도전층은 금속산화물을 포함할 수 있다.
제3마스크 공정 단계 이전에, 상기 제1절연층에 상기 제3도전층을 노출하는 제1개구부를 형성하는 제3-1마스크 공정 단계를 더 포함할 수 있다.
상기 제3마스크 공정 단계는, 노출된 상기 화소 전극의 제3도전층을 덮도록 전면적으로 금속층을 형성하는 단계와, 상기 금속층을 패터닝하여 상기 게이트 전극 및 커패시터 상부전극을 형성하며, 동시에 노출된 상기 화소 전극의 제2도전층 및 제3도전층을 제거하여 상기 화소 전극의 제1도전층을 노출하는 단계를 더 포함할 수 있다.
상기 제2절연층에 상기 화소 전극의 제1도전층을 노출하며 상기 제1개구부에 접하거나 상기 제1개구부 내에 형성되는 제2개구부를 형성하는 제4마스크 공정 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 평판표시장치의 제조방법은, 기판 상에 소스 전극 및 드레인 전극과 커패시터 하부전극을 형성하는 제1마스크 공정 단계와, 상기 소스 전극 및 드레인 전극과 접촉하는 차단층과, 상기 차단층 상에 배치되는 활성층을 형성하는 제2마스크 공정 단계와, 상기 활성층을 덮도록 상기 기판 상에 제1절연층을 형성하는 단계와, 상기 제1절연층 상에 상기 활성층과 대응되도록 게이트 전극을 형성하고, 상기 게이트 전극과 동일한 층에 상기 커패시터 하부전극과 대응되도록 커패시터 상부전극을 형성하는 제3마스크 공정 단계와, 상기 게이트 전극과 상기 커패시터 상부전극을 덮도록 상기 제1절연층 상에 제2절연층을 형성하는 단계와, 상기 제1절연층 및 상기 제2절연층을 관통하여 상기 소스 전극 또는 상기 드레인 전극 중 하나를 노출하는 비아홀을 형성하는 제4마스크 공정 단계와, 상기 제2절연층 상에 상기 비아홀을 통해 노출된 상기 소스 전극 또는 상기 드레인 전극 중 하나와 전기적으로 연결되도록 화소 전극을 형성하는 제5마스크 공정 단계와, 상기 화소 전극 상에 유기 발광층을 포함하는 중간층을 형성하는 단계와, 상기 중간층을 사이에 두고 상기 화소 전극에 대향하여 대향 전극을 형성하는 단계를 더 포함할 수 있다.
상기 제2절연층 상에 상기 화소 전극의 가장자리를 덮도록, 상기 화소 전극의 적어도 일부분을 노출하는 개구부를 포함하는 제3절연층을 형성하는 제6마스크 공정 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 소스/드레인 전극에서 활성층으로의 금속 확산을 방지하여 박막 트랜지스터의 열화 및 단락을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 평판표시장치용 백 플레인의 구조를 개략적으로 나타낸 단면도이다.
도 2 내지 도 11은 도 1에 도시된 평판표시장치용 백 플레인의 제조공정을 개략적으로 나타내는 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 평판표시장치용 백 플레인의 구조를 개략적으로 나타낸 단면도이다.
도 13 내지 도 21은 도 12에 도시된 평판표시장치용 백 플레인의 제조공정을 개략적으로 나타내는 단면도이다.
도 2 내지 도 11은 도 1에 도시된 평판표시장치용 백 플레인의 제조공정을 개략적으로 나타내는 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 평판표시장치용 백 플레인의 구조를 개략적으로 나타낸 단면도이다.
도 13 내지 도 21은 도 12에 도시된 평판표시장치용 백 플레인의 제조공정을 개략적으로 나타내는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고, 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제 1, 제 2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되어서는 안된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, “포함한다” 또는 “가지다” 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부된 도면들에 도시된 본 발명의 바람직한 실시예를 참조하여 본 발명을 보다 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 평판표시장치용 백 플레인의 구조를 개략적으로 나타낸 단면도이다.
도 1을 참조하면, 평판표시장치용 백 플레인은 트랜지스터영역(2), 저장영역(3) 및 발광영역(4)을 포함한다.
트랜지스터영역(2)에는 구동소자로서 박막트랜지스터(TFT)가 구비된다. 박막트랜지스터(TFT)는, 활성층(23), 차단층(24), 게이트 전극(25) 및 소스/드레인 전극(22,21)으로 구성된다. 본 발명의 일 실시 예에 의한 박막트랜지스터(TFT)는 구조면에서 게이트 전극(25)이 활성층(23)보다 상부에 존재하는 탑게이트(top-gate) 타입 및 활성층(23) 하부에 소스 전극(22) 및 드레인 전극(21)이 컨택하는 바텀컨택(bottom-contact) 타입일 수 있다. 또한, 물질면에서 활성층(23)에 산화물반도체를 포함하는 산화물반도체 박막트랜지스터(TFT)일 수 있다.
박막트랜지스터(TFT)의 소스 전극(22) 및 드레인 전극(21)은 기판(1) 상에 형성된 버퍼층(11) 상에 형성될 수 있다. 소스 전극(22) 및 드레인 전극(21)은 기판(1)으로부터 순차적으로 적어도 제1층(21a,22a), 제2층(21b,22b), 및 제3층(21c, 22c)을 포함할 수 있다. 제2층(21b, 22b)은 저저항 금속으로 이루어질 수 있다. 예를 들면, 알루미늄(Al), 구리(Cu), 또는 알루미늄 합금이 이용될 수 있다. 알루미늄 합금으로는 AlNd, AlNiLa, AlGeCoLa, AlNiGeLa등 있다. 제2층(21b, 22b) 상하에는 제3층(21c, 22c)과 제1층(21a, 22a)이 배치될 수 있다. 제1층(21a, 22a)은 제2층(21b, 22b)의 확산을 방지하기 위한 확산 방지층으로서의 기능을 하며, 제3층(21c, 22c)은 힐락(hillock) 방지를 위한 캡핑층으로서의 기능을 할 수 있다. 제3층(21c, 22c)과 제1층(21a, 22a)은 Ti, Mo, TiN, TiSiN, TiAlN등으로 이루어질 수 있다.
소스 전극(22) 및 드레인 전극(21) 상에는 차단층(24)과 활성층(23)이 형성된다. 즉, 차단층(24)은 소스 전극(22) 및 드레인 전극(21)과 활성층(23) 사이에 배치되며, 소스 전극(22) 및 드레인 전극(21)이 직접 활성층(23)과 접촉하는 것을 방지한다. 차단층(24)은 소스 전극(22) 및 드레인 전극(21)과 활성층(23) 사이에 배치되어 제2층(21b, 22b)을 이루는 금속이 제2층(21b, 22b)의 측면에서 활성층(23)으로 확산되는 것을 막을 수 있다. 소스 전극(22) 및 드레인 전극(21)은 저저항 금속으로 이루어진 제2층(21b, 22b) 상하에 제3층(21c, 22c)과 제1층(21a, 22a)이 배치되어 제2층(21b, 22b) 상하로는 저저항 금속이 확산되는 것을 방지할 수 있으나, 제2층(21b, 22b)의 측면으로 활성층(23)이 접하게 되면 제2층(21b, 22b)의 측면에서 저저항 금속이 활성층(23)으로 확산될 수 있으며, 저저항 금속의 확산으로 인하여 TFT의 특성이 열화되고 소스 전극(22) 및 드레인 전극(21)의 단락이 발생하는 문제점이 있다. 본 발명의 일 실시예에 따르면, 소스 전극(22) 및 드레인 전극(21)과 활성층(23) 사이에 차단층(24)이 배치되므로 소스 전극(22) 및 드레인 전극(21)의 측면에서 저저항 금속이 활성층(23)으로 확산되는 것을 방지할 수 있다. 차단층(24)은 티타늄 산화물이나 텅스텐 산화물로 이루어질 수 있다.
차단층(24) 상에는 활성층(23)이 배치될 수 있다. 활성층(23)의 양쪽 가장자리에는 소스영역(미도시) 및 드레인영역(미도시)이 형성되어 있으며, 이는 소스 전극(22) 및 드레인 전극(21)에 각각 대응된다.
활성층(23)을 덮도록 버퍼층(11) 상에는 활성층(23)과 게이트 전극(25)의 절연을 위한 게이트절연층인 제1절연층(14)이 형성된다. 제1절연층(14) 상에는 활성층(23)과 대응되도록 게이트 전극(25)이 형성된다. 게이트 전극(25)는 제1절연층(14) 상에 순차적으로 형성된 제1층(25a), 제2층(25b), 제3층(25c)으로 이루어질 수 있다. 제2층(25b)은 저저항 금속인 알루미늄(Al), 구리(Cu), 또는 알루미늄 합금으로 이루어질 수 있으며, 알루미늄 합금으로는 AlNd, AlNiLa, AlGeCoLa, AlNiGeLa등 있다. 제1층(25a)과 제3층(25c)은 Ti, Mo, TiN, TiSiN, TiAlN등으로 이루어질 수 있다.
저장영역(3)에는 커패시터(Cst)가 구비된다. 커패시터(Cst)는 하부전극(31) 및 상부전극(35)으로 이루어지며, 이들 사이에 제1절연층(14)이 개재된다. 여기서, 하부전극(31)은 박막트랜지스터(TFT)의 소스 전극(22) 및 드레인 전극(21)과 동일한 층에 형성될 수 있다. 즉, 하부전극(31)은 버퍼층(11) 상에 형성된다. 하부전극(31)은 제1하부전극(31a), 제2하부전극(31b), 제3하부전극(31c)으로 이루어지며, 제1하부전극(31a), 제2하부전극(31b), 제3하부전극(31c)은 버퍼층(11) 상에서 순차적으로 적층되어 형성된다. 제1하부전극(31a), 제2하부전극(31b), 제3하부전극(31c) 각각은 제1층(21a,22a), 제2층(21b,22b), 제3층(21c, 22c)와 동일한 물질로 이루어질 수 있다. 상부전극(35)은 박막트랜지스터(TFT)의 게이트 전극(25)과 동일한 층에 동일한 물질로 형성될 수 있다. 즉, 상부전극(35)은 제1절연층(14) 상에 순차적으로 형성된 제1상부전극(35a), 제2상부전극(35b), 제3상부전극(35c)으로 이루어질 수 있다. 제2상부전극(35b)은 저저항 금속인 알루미늄(Al), 구리(Cu), 또는 알루미늄 합금으로 이루어질 수 있으며, 알루미늄 합금으로는 AlNd, AlNiLa, AlGeCoLa, AlNiGeLa등 있다. 제1상부전극(35a)과 제3상부전극(35c)은 Ti, Mo, TiN, TiSiN, TiAlN등으로 이루어질 수 있다.
발광영역(4)에는 유기발광소자(EL)가 구비된다. 유기발광소자(EL)는 박막트랜지스터(TFT)의 소스 전극(22) 또는 드레인 전극(21) 중 하나와 접속된 화소 전극(41), 화소 전극(41)과 마주보도록 형성된 대향 전극(45) 및 그 사이에 개재되어 유기 발광층을 포함하는 중간층(43)으로 구성된다.
본 발명의 일 실시예에 의하면, 발광영역(4)에는 유기발광소자(EL)가 구비됨으로써, 도 1은 유기발광표시장치용 백 플레인으로 사용될 수 있다. 그러나, 본 발명의 일 측면은 이에 한정되지 않는다. 예를 들어, 화소 전극(41)과 대향 전극(45) 사이에 액정이 구비되면, 도 1은 액정표시장치용 백 플레인으로 사용될 수도 있을 것이다.
도 2 내지 도 11은 도 1에 도시된 평판표시장치용 백 플레인의 제조공정을 개략적으로 나타내는 단면도이다. 이하에서는 도 1에 도시된 평판표시장치용 백 플레인의 제조공정을 개략적으로 설명한다.
먼저, 도 2에 도시된 바와 같이, 기판(1) 상부에 버퍼층(11)을 형성한다. 상세히, 기판(1)은 SiO2를 주성분으로 하는 투명 재질의 글라스재로 형성될 수 있다. 기판(1)은 반드시 이에 한정되는 것은 아니며 투명한 플라스틱 재 또는 금속 재 등, 다양한 재질의 기판을 이용할 수 있다.
한편, 기판(1) 상면에 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면을 평탄화하기 위한 버퍼층(11)이 구비될 수 있다. 버퍼층(11)은 SiO2 및/또는 SiNx 등을 사용하여, PECVD(plasma enhanced chemical vapor deposition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 등 다양한 증착 방법에 의해 형성될 수 있다.
다음으로, 버퍼층(11) 상에 박막트랜지스터(TFT)의 소스 전극(22) 및 드레인 전극(21)과, 커패시터(Cst)의 하부전극(31)을 형성한다.
상세히, 버퍼층(11) 상에 제1금속층(미도시), 제2금속층(미도시), 제3금속층(미도시)를 순차적으로 형성한다. 제1금속층과 제3금속층은 Ti, Mo, TiN, TiSiN, TiAlN등으로 이루어질 수 있으며, 제2금속층은 Al, Cu, AlNd, AlNiLa, AlGeCoLa, AlNiGeLa등으로 이루어질 수 있다. 제1, 2, 3금속층은 스퍼터링법, 증발(evaporation)증착법, 이빔(e-beam)증착법 또는 열(thermal)증착법 등으로 형성할 수 있다. 제1, 2, 3금속층 형성 후, 제1, 2, 3금속층을 마스크 공정을 이용하여 패터닝함으로써 소스 전극(22), 드레인 전극(21), 커패시터(Cst)의 하부전극(31)을 형성한다.
다음으로, 도 3을 참조하면 소스 전극(22), 드레인 전극(21), 커패시터(Cst)의 하부전극(31)을 덮도록 제4금속층(24a)을 버퍼층(11) 상에 형성한다. 제4금속층(24a)은 티타늄(Ti)이나 텅스텐(W)으로 이루어질 수 있다. 제4금속층(24a)은 스퍼터링법, 증발(evaporation)증착법, 이빔(e-beam)증착법 또는 열(thermal)증착법 등으로 형성할 수 있다.
다음으로, 도 4를 참조하면, 제4금속층(24a)을 산화시켜서 제5금속층(24b)을 형성한다. 상세하게는 제5금속층(24b)은 제4금속층(24a)을 O2 플라즈마(P) 처리함으로써 형성된다.
다음으로, 도 5를 참조하면, 제5금속층(24b)을 덮도록 산화물 반도체층(23a)을 형성한다. 산화물 반도체층(23a)은 산화물반도체는 인듐(In), 갈륨(Ga) 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf) 카드뮴(Cd), 게르마늄(Ge) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질을 포함할 수 있다. 예를 들어 산화물반도체는 Ga, In 및 Zn 이 2:2:1의 원자퍼센트(atom%)의 비율로 형성될 수 있다. 그러나 이에 한정되지 않고 산화물반도체는 InGaZnO, SnO2, In2O3, ZnO, CdO, Cd2SnO4, TiO2 또는 Ti3N4 중에서 선택된 하나 이상의 물질로 이루어질 수 있다.
다음으로, 도 6을 참조하면, 마스크 공정을 이용하여 제5금속층(24b)과 산화물 반도체층(23a)을 패터닝함으로써 차단층(24)과 활성층(23)을 형성한다. 활성층(23)은 소스/드레인 전극(22/21)과 대응되도록 형성되며, 차단층(24)은 소스/드레인 전극(22/21)과 활성층(23) 상에 배치된다.
활성층(23)의 양쪽 가장자리는 소스영역(미도시) 및 드레인영역(미도시)으로 각각 소스/드레인 전극(22/21)의 상면의 적어도 일부에 중첩되어 전기적으로 접속된다. 활성층(23)은 상술한 바와 같이 산화물 반도체로 이루어진다.
본 발명의 일 실시예에 의하면, 산화물반도체 박막트랜지스터(TFT)는 종래 실리콘(Si) 박막트랜지스터에 비하여 높은 이동도(mobility)를 가지는 특징이 있어, 이동도 증대를 위한 별도의 이온 주입(ion doping)이 불필요하다. 또한, 산화물반도체 박막트랜지스터(TFT)는 상온에서도 다결정 및 비결정(amorphous)구조를 가지고 있어 별도의 열처리(annealing) 공정이 불필요하여 저온 공정으로도 제작이 가능하다. 또한, 스퍼터링 등의 방법으로도 활성층을 형성할 수 있으므로, 산화물반도체 박막트랜지스터(TFT)는 대면적 기판에도 적용이 가능하며, 재료 자체의 가격이 저렴한 장점이 있다.
다음으로, 도 7을 참조하면, 활성층(23)을 덮도록 버퍼층(11) 상에 제1절연층(14)을 형성한다.
제1절연층(14)은 SiNx 또는 SiOx 등과 같은 무기 절연막을 PECVD법, APCVD법, LPCVD법 등의 방법으로 증착할 수 있다. 그러나 이에 한정되지 않고 제1절연층(14)은 유기 절연막을 사용하거나, 무기 졀연막과 유기절연막의 적층 구조를 사용할 수 있다. 제1절연층(14)은, 박막트랜지스터(TFT)의 활성층(23)과 게이트 전극(25) 사이에 개재되어 박막트랜지스터(TFT)의 게이트 절연막 역할을 하며, 커패시터(Cst) 상부전극(35)과 하부전극(31) 사이에 개재되어 커패시터(Cst)의 유전체층 역할을 하게 된다.
다음으로, 제1절연층(14) 상에 게이트 전극(25) 및 커패시터(Cst)의 상부전극(35)을 형성한다.
상세히, 게이트 전극(25) 및 커패시터(Cst)의 상부전극(35)은 마스크(미도시)를 사용한 마스크 공정에 의해 패터닝된다. 즉, 제1절연층(14) 상에 제6금속층(미도시), 제7금속층(미도시), 제8금속층(미도시)을 순차적으로 형성하고, 이들은 마스크 공정에 의해 패터닝하여, 제1층(25a), 제2층(25b), 제3층(25c)으로 이루어진 게이트 전극(25)과 제1상부전극(35a), 제2상부전극(35b), 제3상부전극(35c)으로 이루어진 커패시터의 상부전극(35)을 형성한다.
제2층(25b) 및 제2상부전극(35b)은 저저항 금속인 알루미늄(Al), 구리(Cu), 또는 알루미늄 합금으로 이루어질 수 있으며, 알루미늄 합금으로는 AlNd, AlNiLa, AlGeCoLa, AlNiGeLa등 있다. 제1층(25a), 제3층(25c), 제1상부전극(35a), 제3상부전극(35c)은 Ti, Mo, TiN, TiSiN, TiAlN등으로 이루어질 수 있다.
게이트 전극(25)은 트랜지스터영역(2)의 활성층(23)에 대응되도록 형성되며, 상부전극(35)은 하부전극(31)에 대응되도록 형성된다.
다음으로 도 8을 참조하면, 게이트 전극(25)과 상부전극(35)을 덮도록 제1절연층(14) 상에 제2절연층(16)을 형성한다.
제2절연층(16)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로 스핀 코팅 등의 방법으로 형성된다. 한편, 제2절연층(16)은 상기와 같은 유기 절연 물질뿐만 아니라, SiO2, SiNx, Al2O3, CuOx, Tb4O7, Y2O3, Nb2O5, Pr2O3 등에서 선택된 무기 절연 물질로 형성될 수 있음은 물론이다. 또한 제2절연층(16)은 유기 절연 물질과 무기 절연 물질이 교번하는 다층 구조로 형성될 수도 있다. 제2절연층(16)은 충분한 두께로 형성되어, 예컨대 전술한 제1절연층(14)보다 두껍게 형성되어, 화소 전극(도 1의 41)이 형성될 상면을 평탄하게 하는 평탄화막 또는 게이트 전극(25) 및 상부전극(35)을 보호하는 패시베이션막(passivation layer)의 기능을 수행할 수 있다.
다음으로, 도 9를 참조하면, 제1절연층(14) 및 제2절연층(16)을 패터닝하여, 소스 전극(22) 또는 드레인 전극(21) 중 하나를 노출하는 비아홀(VH)을 형성한다.
상세히, 비아홀(VH)은 마스크(미도시)를 사용한 마스크 공정에 의해 패터닝됨으로써 형성될 수 있다.
비아홀(VH)은 화소 전극(도 1의 41)과 박막트랜지스터(TFT)를 전기적으로 연결하기 위해 형성된다. 도면에서는 드레인 전극(21)을 노출하도록 비아홀(VH)을 형성하였으나, 이에 한정되지 않는다. 또한 비아홀(VH)의 위치 및 형태는 도면에 도시된 바에 한정되지 않고 다양하게 구현될 수 있다.
다음으로, 도 10을 참조하면, 제2절연층(16) 상에 소스 전극(22) 또는 드레인 전극(21) 중 하나와 전기적으로 연결된 화소 전극(41)을 형성한다.
상세히, 화소 전극(41)은 마스크(미도시)를 사용한 마스크 공정에 의해 패터닝됨으로써 형성될 수 있다.
화소 전극(41)은 발광영역(4)에 연결되며, 비아홀(VH)을 통해 소스 전극(22) 또는 드레인 전극(21) 중 하나와 접속한다. 화소 전극(41)은 유기발광표시장치의 발광타입에 따라 다양한 물질로 형성될 수 있다. 예를 들어, 기판(1)의 방향으로 화상이 구현되는 배면발광(bottom-emission) 또는 기판(1)의 방향과 기판(1)의 역방향으로 모두 화상이 구현되는 양면발광(dual-emission)의 경우 화소 전극(41)은 투명한 금속산화물로 이루어진다. 이러한 화소 전극(41)은 ITO, IZO, ZnO, 또는 In2O3와 같은 물질 가운데 선택된 하나 이상의 물질을 포함할 수 있다. 이러한 타입의 경우 도면에 도시된 바와 같이 발광영역(4)은 트랜지스터영역(2) 및 저장영역(3)과 중첩되지 않도록 설계된다. 한편, 기판(1)의 역방향으로 화상이 구현되는 전면발광(top-emission)의 경우 화소 전극(41)은 광을 반사하는 물질로 이루어진 반사전극을 더 포함할 수 있다. 이러한 타입의 경우 도시되지 않았지만 발광영역(4)은 트랜지스터영역(2) 및 저장영역(3)과 중첩되도록 설계될 수 있다.
다음으로, 도 11에 도시된 바와 같이, 화소 전극(41) 상에 제3절연층(18)을 형성하고, 제3절연층(18)을 패터닝하여 화소 전극(41)을 노출하는 개구부(H)를 형성한다.
상세히, 개구부(H)는 마스크(미도시)를 사용한 마스크 공정에 의해 패터닝됨으로써 형성될 수 있다.
제3절연층(18)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로 스핀 코팅 등의 방법으로 형성된다. 또한 제3절연층(18)은 유기 절연 물질과 무기 절연 물질이 교번하는 다층 구조로 형성될 수도 있다. 제3절연층(18)은 화소 전극(41)의 중앙부가 노출되도록 개구부(H)를 형성함으로써, 픽셀을 정의하게 된다.
마지막으로, 화소 전극(41)을 노출하는 개구부(H)에 발광층을 포함하는 중간층(43) 및 대향 전극(45)을 형성한다.
중간층(43)은 유기 발광층(emissive layer: EML)과, 그 외에 정공 수송층(hole transport layer: HTL), 정공 주입층(hole injection layer: HIL), 전자 수송층(electron transport layer: ETL), 및 전자 주입층(electron injection layer: EIL) 등의 기능층 중 어느 하나 이상의 층이 단일 혹은 복합의 구조로 적층되어 형성될 수 있다.
상기 중간층(43)은 저분자 또는 고분자 유기물로 구비될 수 있다.
저분자 유기물로 형성되는 경우, 중간층(43)은 유기 발광층을 중심으로 화소 전극(41)의 방향으로 정공 수송층 및 정공 주입층 등이 적층되고, 대향 전극(45) 방향으로 전자 수송층 및 전자 주입층 등이 적층된다. 이외에도 필요에 따라 다양한 층들이 적층될 수 있다. 이때, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘(N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯하여 다양하게 적용 가능하다.
한편, 고분자 유기물로 형성되는 경우에는, 중간층(43)은 유기 발광층을 중심으로 화소 전극(41) 방향으로 정공 수송층만이 포함될 수 있다. 정공 수송층은 폴리에틸렌 디히드록시티오펜(PEDOT: poly-(2,4)-ethylene-dihydroxy thiophene)이나, 폴리아닐린(PANI: polyaniline) 등을 사용하여 잉크젯 프린팅이나 스핀 코팅의 방법에 의해 화소 전극(41) 상부에 형성할 수 있다. 이때 사용 가능한 유기 재료로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등의 고분자 유기물을 사용할 수 있으며, 잉크젯 프린팅이나 스핀 코팅 또는 레이저를 이용한 열전사 방식 등의 통상의 방법으로 컬러 패턴을 형성할 수 있다.
대향 전극(45)은 기판(1) 전면적으로 증착되어 공통전극으로 형성될 수 있다. 본 실시예에 따른 유기발광표시장치의 경우, 화소 전극(41)은 애노드로 사용되고, 대향 전극(45)은 캐소드로 사용된다. 물론 전극의 극성은 반대로 적용될 수 있음은 물론이다.
유기발광표시장치가 기판(1)의 방향으로 화상이 구현되는 배면 발광형(bottom emission type)의 경우, 화소 전극(41)은 투명전극이 되고 대향 전극(45)은 반사전극이 된다. 이때 반사전극은 일함수가 적은 금속, 예를 들자면, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF, 또는 이들의 화합물을 얇게 증착하여 형성할 수 있다.
도 12는 본 발명의 다른 실시 예에 의한 평판표시장치용 백 플레인의 구조를 개략적으로 나타낸 단면도이다.
도 12를 참조하면, 평판표시장치용 백 플레인은 트랜지스터영역(2), 저장영역(3) 및 발광영역(4)을 포함한다.
트랜지스터영역(2)에는 구동소자로서 박막트랜지스터(TFT)가 구비된다. 박막트랜지스터(TFT)는, 활성층(23), 차단층(24), 게이트 전극(25) 및 소스/드레인 전극(22'/21')으로 구성된다. 도 1에서 설명한 바와 같이 박막트랜지스터(TFT)는 구조면에서 탑게이트(top gate)-바텀컨택(bottom contact) 타입이며, 물질면에서 산화물반도체 박막트랜지스터(TFT) 일 수 있다.
박막트랜지스터(TFT)의 소스 전극(22') 및 드레인 전극(21')은 기판(1) 상에 형성된 버퍼층(11) 상에 형성될 수 있다. 소스 전극(22') 및 드레인 전극(21')은 기판(1)으로부터 순차적으로 적어도 제1층(21'a,22'a), 제2층(21b,22b), 및 제3층(21c, 22c)을 포함할 수 있다. 제2층(21b, 22b)은 저저항 금속으로 이루어질 수 있다. 예를 들면, 알루미늄(Al), 구리(Cu), 또는 알루미늄 합금이 이용될 수 있다. 알루미늄 합금으로는 AlNd, AlNiLa, AlGeCoLa, AlNiGeLa등 있다. 제2층(21b, 22b) 상하에는 제3층(21c, 22c)과 제1층(21a, 22a)이 배치될 수 있다. 제1층(21'a, 22'a)은 투명한 전도성 물질로 형성될 수 있다. 예를 들면, 제1층(21'a, 22'a)은 ITO, IZO, ZnO, 또는 In2O3로 이루어질 수 있다. 제3층(21c, 22c)은 힐락(hillock) 방지를 위한 캡핑층으로서의 기능을 할 수 있다. 제3층(21c, 22c)은 Ti, Mo, TiN, TiSiN, TiAlN등으로 이루어질 수 있다.
소스 전극(22') 및 드레인 전극(21') 상에는 차단층(24)과 활성층(23)이 형성된다. 즉, 차단층(24)은 소스 전극(22') 및 드레인 전극(21')과 활성층(23) 사이에 배치되며, 소스 전극(22') 및 드레인 전극(21')이 직접 활성층(23)과 접촉하는 것을 방지한다. 차단층(24)은 소스 전극(22') 및 드레인 전극(21')과 활성층(23) 사이에 배치되어 제2층(21b, 22b)을 이루는 금속이 제2층(21b, 22b)의 측면에서 활성층(23)으로 확산되는 것을 막을 수 있다. 소스 전극(22') 및 드레인 전극(21')은 저저항 금속으로 이루어진 제2층(21b, 22b) 상하에 제3층(21c, 22c)과 제1층(21'a, 22'a)이 배치되어 제2층(21b, 22b) 상하로는 저저항 금속이 확산되는 것을 방지할 수 있으나, 제2층(21b, 22b)의 측면으로 활성층(23)이 접하게 되면 제2층(21b, 22b)의 측면에서 저저항 금속이 활성층(23)으로 확산될 수 있으며, 저저항 금속의 확산으로 인하여 TFT의 특성이 열화되고 소스 전극(22') 및 드레인 전극(21')의 단락이 발생하는 문제점이 있다. 본 발명의 일 실시예에 따르면, 소스 전극(22') 및 드레인 전극(21')과 활성층(23) 사이에 차단층(24)이 배치되므로 소스 전극(22') 및 드레인 전극(21')의 측면에서 저저항 금속이 활성층(23)으로 확산되는 것을 방지할 수 있다. 차단층(24)은 티타늄 산화물이나 텅스텐 산화물로 이루어질 수 있다.
차단층(24) 상에는 활성층(23)이 배치될 수 있다. 활성층(23)의 양쪽 가장자리에는 소스영역(미도시) 및 드레인영역(미도시)이 형성되어 있으며, 이는 소스 전극(22') 및 드레인 전극(21')에 각각 대응된다.
활성층(23)을 덮도록 버퍼층(11) 상에는 활성층(23)과 게이트 전극(25)의 절연을 위한 게이트절연층인 제1절연층(14)이 형성된다. 제1절연층(14) 상에는 활성층(23)과 대응되도록 게이트 전극(25)이 형성된다. 게이트 전극(25)는 제1절연층(14) 상에 순차적으로 형성된 제1층(25a), 제2층(25b), 제3층(25c)으로 이루어질 수 있다. 제2층(25b)은 저저항 금속인 알루미늄(Al), 구리(Cu), 또는 알루미늄 합금으로 이루어질 수 있으며, 알루미늄 합금으로는 AlNd, AlNiLa, AlGeCoLa, AlNiGeLa등 있다. 제1층(25a)과 제3층(25c)은 Ti, Mo, TiN, TiSiN, TiAlN등으로 이루어질 수 있다.
저장영역(3)에는 커패시터(Cst)가 구비된다. 커패시터(Cst)는 하부전극(31') 및 상부전극(35)으로 이루어지며, 이들 사이에 제1절연층(14)이 개재된다. 여기서, 하부전극(31)은 박막트랜지스터(TFT)의 소스 전극(22) 및 드레인 전극(21)과 동일한 층에 형성될 수 있다. 즉, 하부전극(31')은 버퍼층(11) 상에 형성된다. 하부전극(31')은 제1하부전극(31'a), 제2하부전극(31b), 제3하부전극(31c)으로 이루어지며, 제1하부전극(31'a), 제2하부전극(31b), 제3하부전극(31c)은 버퍼층(11) 상에서 순차적으로 적층되어 형성된다. 제1하부전극(31'a), 제2하부전극(31b), 제3하부전극(31c) 각각은 제1층(21'a,22'a), 제2층(21b,22b), 제3층(21c, 22c)와 동일한 물질로 이루어질 수 있다. 상부전극(35)은 박막트랜지스터(TFT)의 게이트 전극(25)과 동일한 층에 동일한 물질로 형성될 수 있다. 즉, 상부전극(35)은 제1절연층(14) 상에 순차적으로 형성된 제1상부전극(35a), 제2상부전극(35b), 제3상부전극(35c)으로 이루어질 수 있다. 제2상부전극(35b)은 저저항 금속인 알루미늄(Al), 구리(Cu), 또는 알루미늄 합금으로 이루어질 수 있으며, 알루미늄 합금으로는 AlNd, AlNiLa, AlGeCoLa, AlNiGeLa등 있다. 제1상부전극(35a)과 제3상부전극(35c)은 Ti, Mo, TiN, TiSiN, TiAlN등으로 이루어질 수 있다.
발광영역(4)에는 유기발광소자(EL)가 구비된다. 유기발광소자(EL)는 박막트랜지스터(TFT)의 소스 전극(22') 또는 드레인 전극(21') 중 하나와 접속된 화소 전극(41'), 화소 전극(41')과 마주보도록 형성된 대향 전극(45) 및 그 사이에 개재되어 유기 발광층을 포함하는 중간층(43)으로 구성된다. 화소 전극(41')은 투명한 전도성 물질로 형성되며, 소스/드레인 전극(22'/21')의 제1층(21'a, 22'a)과 동일한 층에 동일한 물질로 형성될 수 있다.
도 12는 도 1과 달리, 소스/드레인 전극(22'/21'), 하부전극(31')에 화소 전극(41')을 동시에 형성하는 투명한 전도성 물질을 포함하는 제1층(21'a, 22'a, 31'a)이 포함된 것을 특징으로 한다. 이러한 코플래너(coplanar) 구조에 의해 도 12는 도 1보다 적은 수의 마스크공정으로도 평판표시장치용 백 플레인을 제조할 수 있는 장점이 있다.
도 13 내지 도 21은 도 12에 도시된 평판표시장치용 백 플레인의 제조공정을 개략적으로 나타내는 단면도이다.
먼저, 도 13에 도시된 바와 같이, 기판(1) 상부에 버퍼층(11)을 형성한다. 상세히, 기판(1)은 SiO2를 주성분으로 하는 투명 재질의 글라스재로 형성될 수 있다. 기판(1)은 반드시 이에 한정되는 것은 아니며 투명한 플라스틱 재 또는 금속 재 등, 다양한 재질의 기판을 이용할 수 있다.
한편, 기판(1) 상면에 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면을 평탄화하기 위한 버퍼층(11)이 구비될 수 있다. 버퍼층(11)은 SiO2 및/또는 SiNx 등을 사용하여, PECVD(plasma enhanced chemical vapor deosition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 등 다양한 증착 방법에 의해 형성될 수 있다.
다음으로, 버퍼층(11) 상에 화소 전극(41'), 박막트랜지스터(TFT)의 소스 전극(22') 및 드레인 전극(21')과, 커패시터(Cst)의 하부전극(31')을 형성한다.
상세히, 버퍼층(11) 상에 제1금속층(미도시), 제2금속층(미도시), 제3금속층(미도시)를 순차적으로 형성한다. 제1금속층은 ITO, IZO, ZnO, 또는 In2O3등과 같은 투명 도전성 금속으로 이루어질 수 있으며, 제3금속층은 Ti, Mo, TiN, TiSiN, TiAlN등으로 이루어질 수 있으며, 제2금속층은 Al, Cu, AlNd, AlNiLa, AlGeCoLa, AlNiGeLa등으로 이루어질 수 있다. 제1, 2, 3금속층은 스퍼터링법, 증발(evaporation)증착법, 이빔(e-beam)증착법 또는 열(thermal)증착법 등으로 형성할 수 있다. 제1, 2, 3금속층 형성 후, 제1, 2, 3금속층을 마스크 공정을 이용하여 패터닝함으로써 화소 전극(41'), 소스 전극(22'), 드레인 전극(21'), 커패시터(Cst)의 하부전극(31')을 형성한다.
다음으로, 도 14를 참조하면 화소 전극(41'), 소스 전극(22'), 드레인 전극(21'), 커패시터(Cst)의 하부전극(31')을 덮도록 제4금속층(24a)을 버퍼층(11) 상에 형성한다. 제4금속층(24a)은 티타늄(Ti)이나 텅스텐(W)으로 이루어질 수 있다. 제4금속층(24a)은 스퍼터링법, 증발(evaporation)증착법, 이빔(e-beam)증착법 또는 열(thermal)증착법 등으로 형성할 수 있다.
다음으로, 도 15를 참조하면, 제4금속층(24a)을 산화시켜서 제5금속층(24b)을 형성한다. 상세하게는 제5금속층(24b)은 제4금속층(24a)을 O2 플라즈마(P) 처리함으로써 형성된다.
다음으로, 도 16을 참조하면, 제5금속층(24b)을 덮도록 산화물 반도체층(23a)을 형성한다. 산화물 반도체층(23a)은 산화물반도체는 인듐(In), 갈륨(Ga) 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf) 카드뮴(Cd), 게르마늄(Ge) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질을 포함할 수 있다. 예를 들어 산화물반도체는 Ga, In 및 Zn 이 2:2:1의 원자퍼센트(atom%)의 비율로 형성될 수 있다. 그러나 이에 한정되지 않고 산화물반도체는 InGaZnO, SnO2, In2O3, ZnO, CdO, Cd2SnO4, TiO2 또는 Ti3N4 중에서 선택된 하나 이상의 물질로 이루어질 수 있다.
다음으로, 도 17을 참조하면, 마스크 공정을 이용하여 제5금속층(24b)과 산화물 반도체층(23a)을 패터닝함으로써 차단층(24)과 활성층(23)을 형성한다. 활성층(23)은 소스/드레인 전극(22'/21')과 대응되도록 형성되며, 차단층(24)은 소스/드레인 전극(22'/21')과 활성층(23) 사이에 배치된다.
활성층(23)의 양쪽 가장자리는 소스영역(미도시) 및 드레인영역(미도시)으로 각각 소스/드레인 전극(22'/21')의 상면의 적어도 일부에 중첩되어 전기적으로 접속된다. 활성층(23)은 상술한 바와 같이 산화물 반도체로 이루어진다.
다음으로, 도 18에 도시된 바와 같이, 활성층(23)이 형성된 기판(1)에 전면적으로 제1절연층(14)을 증착하고 패터닝하여 화소 전극(41')의 적어도 일부를 노출하는 제1개구부(H1)를 형성한다.
제1절연층(14)은 SiNx 또는 SiOx 등과 같은 무기 절연막을 PECVD법, APCVD법, LPCVD법 등의 방법으로 증착할 수 있다. 이에 한정되지 않고, 제1절연층(14)은, 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로 스핀 코팅 등의 방법으로 형성될 수도 있다. 한편 제1절연층(14)은 유기절연 물질과 무기절연 물질을 교번하여 형성할 수도 있다 활성층(23)과 게이트 전극(도 12의 25) 사이에 개재되어 박막트랜지스터(TFT)의 게이트 절연막 역할을 하며, 커패시터(Cst)의 상부전극(35)과 하부전극(31') 사이에 개재되어 커패시터(Cst)의 유전체층 역할을 하게 된다.
상세히 제1절연층(14)은 마스크(미도시)를 사용한 마스크 공정에 의해 패터닝됨으로써 제1개구부(H1)가 형성될 수 있다.
여기서 제1개구부(H1)는 발광영역(4)에 형성되며 화소 전극(41')의 제3도전층(41c) 상면의 적어도 일부를 노출시킨다. 한편, 도시된 바와 같이 제1개구부(H1)는 제3도전층(41c) 상면의 일부를 노출시키도록 형성할 수 있고, 화소 전극(41') 전체를 노출시키도록 형성될 수도 있으나 이에 한정된 것은 아니다.
다음으로, 도 19에 도시된 바와 같이, 제1절연층(14)을 덮도록 기판(1)에 전면적으로 제6금속층(25'a), 제7금속층(25'b), 제8금속층(25'c)을 순차적으로 형성한다. 제7금속층(25'b)은 저저항 금속인 알루미늄(Al), 구리(Cu), 또는 알루미늄 합금으로 이루어질 수 있으며, 알루미늄 합금으로는 AlNd, AlNiLa, AlGeCoLa, AlNiGeLa등이 있다. 제6금속층(25'a)와 제8금속층(25'c)은 Ti, Mo, TiN, TiSiN, TiAlN등으로 이루어질 수 있다.
다음으로, 도 20에 도시된 바와 같이, 제6금속층(25'a), 제7금속층(25'b), 제8금속층(25'c)을 패터닝하여, 게이트 전극(25) 및 커패시터(Cst)의 상부전극(35)을 형성한다.
상세히, 게이트 전극(25) 및 커패시터(Cst)의 상부전극(35)은 마스크(미도시)를 사용한 마스크 공정에 의해 패터닝됨으로써 형성될 수 있다.
한편, 게이트 전극(25) 및 상부전극(35)을 형성함과 동시에 화소 전극(41')에 개구부(H)를 형성한다. 상세히, 화소 전극(41')의 제2도전층(41b)와 제3도전층(41c)의 적어도 일부를 제거하여 화소 전극(41')의 제1도전층(41'a)을 노출하는 개구부(H)를 형성한다. 이로써 화소 전극(41)은 투명한 금속산화물을 함유하는 제1도전층(41'a)이 적어도 중앙부에 노출되게 된다.
다음으로, 도 21에 도시된 바와 같이, 게이트 전극(25), 상부전극(35) 및 화소 전극(41')을 덮도록 전면적으로 제2절연층(16)을 형성한 후, 화소 전극(41')을 노출하는 제2개구부(H2)를 패터닝하여 화소정의막을 형성한다.
상세히, 화소 전극(41'), 게이트 전극, 상부전극(33)이 형성된 기판(10) 전면에 제2절연층(16)을 충분히 두껍게 증착한다. 이때 제2절연층(16)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로 스핀 코팅 등의 방법으로 형성될 수 있다. 한편, 제2절연층(16)은 상기와 같은 유기 절연 물질뿐만 아니라, SiO2, SiNx, Al2O3, CuOx, Tb4O7, Y2O3, Nb2O5, Pr2O3 등에서 선택된 무기 절연 물질로 형성될 수 있음은 물론이다. 또한 제2절연층(16)은 유기 절연 물질과 무기 절연 물질이 교번하는 다층 구조로 형성될 수도 있다.
화소정의막은 마스크(미도시)를 사용한 마스크 공정에 의해 제2절연층(16)을 패터닝하여 화소 전극(41')의 중앙부가 노출되도록 제2개구부(H2)를 형성함으로써, 픽셀을 정의하게 된다.
마지막으로 화소 전극(41')을 노출하는 제2개구부(H2)에 발광층을 포함하는 중간층(도 12의 43) 및 대향 전극(도 12의 45)을 형성한다.
전술된 유기발광표시장치를 형성하기 위한 각 마스크 공정시 적층막의 제거는 건식 식각 또는 습식 식각으로 수행될 수 있다.
또한, 본 발명에 따른 실시예를 설명하기 위한 도면에는 하나의 TFT와 하나의 커패시터만 도시되어 있으나, 이는 설명의 편의를 위한 것일 뿐, 본 발명은 이에 한정되지 않으며, 본 발명에 따른 마스크 공정을 늘리지 않는 한, 복수 개의 TFT와 복수 개의 커패시터가 포함될 수 있음은 물론이다.
본 명세서에서는 본 발명을 한정된 실시예를 중심으로 설명하였으나, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.
1: 기판 2: 트랜지스터영역
3:저장영역 4:발광영역
12: 보조층 14: 제1절연층
16: 제2절연층 18: 제3절연층
21:드레인 전극 22: 소스 전극
11a,21a,22a,31a,41a: 제1층
11b,21b,22b,31b,41b: 제2층
23: 활성층 25: 게이트 전극
31: 하부전극 35: 상부전극
41: 화소 전극 43: 중간층
45: 대향 전극
41'a: 제1도전층 41b: 제2도전층
41c: 제3도전층
3:저장영역 4:발광영역
12: 보조층 14: 제1절연층
16: 제2절연층 18: 제3절연층
21:드레인 전극 22: 소스 전극
11a,21a,22a,31a,41a: 제1층
11b,21b,22b,31b,41b: 제2층
23: 활성층 25: 게이트 전극
31: 하부전극 35: 상부전극
41: 화소 전극 43: 중간층
45: 대향 전극
41'a: 제1도전층 41b: 제2도전층
41c: 제3도전층
Claims (31)
- 기판;
상기 기판 상에 배치된 소스 전극 및 드레인 전극;
상기 소스 전극 및 드레인 전극과 동일층에 배치된 커패시터 하부전극;
상기 소스 전극 및 드레인 전극과 대응하며, 적어도 일부가 상기 소스 전극 및 드레인 전극 상부에 위치하도록 배치된, 활성층;
상기 소스 전극 및 드레인 전극의 상면과 상기 활성층 사이와, 상기 소스 전극 및 드레인 전극의 측면과 상기 활성층 사이에 배치되는, 차단층;
상기 활성층을 덮는 제1절연층;
상기 제1절연층 상에 배치되며 상기 활성층과 대응하는 게이트 전극과, 상기 게이트 전극과 동일한 층에 상기 커패시터 하부전극과 대응되도록 배치된 커패시터 상부전극; 및
상기 게이트 전극과 상기 커패시터 상부전극을 덮도록 상기 제1절연층 상에 형성된 제2절연층;을 포함하는, 평판표시장치용 백 플레인. - 제1항에 있어서,
상기 기판과 상기 소스 전극 및 드레인 전극 사이에 배치되는 버퍼층을 더 구비하는, 평판표시장치용 백 플레인. - 제1항에 있어서,
상기 활성층은 산화물반도체를 포함하는 평판표시장치용 백 플레인. - 제3항에 있어서,
상기 활성층은 인듐(In), 갈륨(Ga) 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf) 카드뮴(Cd), 게르마늄(Ge) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질을 포함하는, 평판표시장치용 백 플레인. - 제1항에 있어서,
상기 소스 전극 및 상기 드레인 전극은,
상기 기판으로부터 순차적으로 배치된 제1층, 제2층, 제3층을 포함하고, 상기 제2층은 상기 제1층 및 제3층에 비해 저항이 더 작은 금속을 포함하는, 평판표시장치용 백 플레인. - 제5항에 있어서,
상기 제2층은 구리, 알루미늄, 또는 알루미늄 합금을 포함하는, 평판표시장치용 백 플레인. - 삭제
- 제1항에 있어서,
상기 차단층은 상기 소스 전극 및 드레인 전극과 상기 활성층 사이에 배치되어 상기 활성층이 상기 소스 전극 및 드레인 전극과 직접 접촉하는 것을 막는, 평판표시장치용 백 플레인. - 제1항에 있어서,
상기 차단층은 상기 소스 전극 및 드레인 전극을 이루는 금속이 상기 활성층으로 확산되는 것을 방지하는, 평판표시장치용 백 플레인. - 제1항에 있어서,
상기 차단층은 티타늄 산화물 또는 텅스텐 산화물을 포함하는, 평판표시장치용 백 플레인. - 제1항의 평판표시장치용 백 플레인;
상기 제2절연층 상에 배치되며 상기 소스 전극 또는 상기 드레인 전극 중 하나와 전기적으로 연결된 화소 전극;
상기 화소 전극 상에 배치되며 유기 발광층을 포함하는 중간층; 및
상기 중간층을 사이에 두고 상기 화소 전극에 대향하여 배치된 대향 전극;을 포함하는, 평판표시장치. - 제11항에 있어서,
상기 제2절연층 상에 상기 화소 전극의 가장자리를 덮도록 배치되며, 상기 화소 전극의 적어도 일부분을 노출하는 개구부를 포함하는 제3절연층;을 더 포함하는, 평판표시장치. - 제1항의 평판표시장치용 백 플레인;
상기 기판 상에서 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 배치되고, 상기 소스 전극 또는 상기 드레인 전극 중 하나와 전기적으로 연결된 화소 전극;
상기 화소 전극 상에 배치되며 유기 발광층을 포함하는 중간층; 및
상기 중간층을 사이에 두고 상기 화소 전극에 대향하여 배치된 대향 전극;을 포함하는, 평판표시장치. - 제13항에 있어서,
상기 제1절연층은 상기 화소 전극의 적어도 일부를 노출하는 제1개구부를 포함하고,
상기 제2절연층은 상기 제1개구부에 접하거나 상기 제1개구부 내에 배치되어 상기 화소 전극의 적어도 일부를 노출하는 제2개구부를 포함하는, 평판표시장치. - 제13항에 있어서,
상기 소스 전극 및 상기 드레인 전극은, 상기 기판으로부터 순차적으로 배치된 제1층, 제2층, 제3층을 포함하고, 상기 제1층은 금속산화물을 포함하고, 상기 제2층은 상기 제1층 및 제3층에 비해 저항이 더 작은 금속을 포함하며,
상기 화소 전극은 상기 기판으로부터 순차적으로 배치된 제1도전층, 제2도전층, 제3도전층을 포함하고, 상기 제1도전층은 금속산화물을 포함하며, 상기 제2도전층 및 제3도전층은 상기 제1도전층을 노출하는 개구부를 포함하는, 평판표시장치. - 제15항에 있어서,
상기 제2층은 구리, 알루미늄, 또는 알루미늄 합금을 포함하는, 평판표시장치. - 제13에 있어서,
상기 대향 전극은 상기 유기 발광층에서 방출된 광을 반사하는, 평판표시장치. - 기판 상에 소스 전극 및 드레인 전극과 커패시터 하부전극을 형성하는 제1마스크 공정 단계;
상기 소스 전극 및 드레인 전극의 상면과 상기 소스 전극 및 드레인 전극의 측면을 덮는 차단층과, 상기 차단층 상에 배치되는 활성층을 형성하는 제2마스크 공정 단계;
상기 활성층을 덮도록 상기 기판 상에 제1절연층을 형성하는 단계;
상기 제1절연층 상에 상기 활성층과 대응되도록 게이트 전극을 형성하고, 상기 게이트 전극과 동일한 층에 상기 커패시터 하부전극과 대응되도록 커패시터 상부전극을 형성하는 제3마스크 공정 단계; 및
상기 게이트 전극과 상기 커패시터 상부전극을 덮도록 상기 제1절연층 상에 제2절연층을 형성하는 단계; 를 포함하는 평판표시장치용 백 플레인의 제조방법. - 제18항에 있어서,
상기 활성층은 산화물반도체를 포함하는 평판표시장치용 백 플레인의 제조방법. - 제19항에 있어서,
상기 활성층은 인듐(In), 갈륨(Ga) 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf) 카드뮴(Cd), 게르마늄(Ge) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질을 포함하는, 평판표시장치용 백 플레인의 제조방법. - 제18항에 있어서,
상기 소스 전극 및 상기 드레인 전극은,
상기 기판으로부터 순차적으로 형성된 제1층, 제2층, 제3층을 포함하고, 상기 제2층은 상기 제1층 및 제3층에 비해 저항이 더 작은 금속을 포함하는, 평판표시장치용 백 플레인의 제조방법. - 제21항에 있어서,
상기 제2층은 구리, 알루미늄, 또는 알루미늄 합금을 포함하는, 평판표시장치용 백 플레인의 제조방법. - 제18항에 있어서,
상기 활성층은 상기 소스 전극의 상면 및 상기 드레인 전극의 상면의 적어도 일부와 중첩되어 대응하는, 평판표시장치용 백 플레인의 제조방법. - 제18항에 있어서,
상기 차단층은 상기 소스 전극 및 드레인 전극 상에 티타늄 또는 텅스텐층을 형성한 후, 상기 티타늄 또는 텅스텐층을 산화시켜 형성하는, 평판표시장치용 백 플레인의 제조방법. - 제18항에 있어서,
상기 제1마스크 공정 단계는, 상기 기판 상에서 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 형성하며, 상기 소스 전극 또는 상기 드레인 전극 중 하나와 전기적으로 연결된 화소 전극을 형성하는 것을 포함하는, 평판표시장치용 백 플레인의 제조방법. - 제25항에 있어서,
상기 소스 전극 및 상기 드레인 전극은, 상기 기판으로부터 순차적으로 형성된 제1층, 제2층, 제3층을 포함하고, 상기 제1층은 금속산화물을 포함하고, 상기 제2층은 상기 제1층 및 제3층에 비해 저항이 더 작은 금속을 포함하며,
상기 화소 전극은 상기 기판으로부터 순차적으로 형성된 제1도전층, 제2도전층, 제3도전층을 포함하고, 상기 제1도전층은 금속산화물을 포함하는, 평판표시장치용 백 플레인의 제조방법. - 제26항에 있어서,
제3마스크 공정 단계 이전에,
상기 제1절연층에 상기 제3도전층을 노출하는 제1개구부를 형성하는 제3-1마스크 공정 단계를 더 포함하는 평판표시장치용 백 플레인의 제조방법. - 제27항에 있어서,
상기 제3마스크 공정 단계는,
노출된 상기 화소 전극의 제3도전층을 덮도록 전면적으로 금속층을 형성하는 단계; 및
상기 금속층을 패터닝하여 상기 게이트 전극 및 커패시터 상부전극을 형성하며, 동시에 노출된 상기 화소 전극의 제2도전층 및 제3도전층을 제거하여 상기 화소 전극의 제1도전층을 노출하는 단계;를 포함하는, 평판표시장치용 백 플레인의 제조방법 - 제28항에 있어서,
상기 제2절연층에 상기 화소 전극의 제1도전층을 노출하며 상기 제1개구부에 접하거나 상기 제1개구부 내에 형성되는 제2개구부를 형성하는 제4마스크 공정 단계;를 더 포함하는, 평판표시장치용 백 플레인의 제조방법. - 기판 상에 소스 전극 및 드레인 전극과 커패시터 하부전극을 형성하는 제1마스크 공정 단계;
상기 소스 전극 및 드레인 전극의 상면과 상기 소스 전극 및 드레인 전극의 측면을 덮는 차단층과, 상기 차단층 상에 배치되는 활성층을 형성하는 제2마스크 공정 단계;
상기 활성층을 덮도록 상기 기판 상에 제1절연층을 형성하는 단계;
상기 제1절연층 상에 상기 활성층과 대응되도록 게이트 전극을 형성하고, 상기 게이트 전극과 동일한 층에 상기 커패시터 하부전극과 대응되도록 커패시터 상부전극을 형성하는 제3마스크 공정 단계;
상기 게이트 전극과 상기 커패시터 상부전극을 덮도록 상기 제1절연층 상에 제2절연층을 형성하는 단계;
상기 제1절연층 및 상기 제2절연층을 관통하여 상기 소스 전극 또는 상기 드레인 전극 중 하나를 노출하는 비아홀을 형성하는 제4마스크 공정 단계;
상기 제2절연층 상에 상기 비아홀을 통해 노출된 상기 소스 전극 또는 상기 드레인 전극 중 하나와 전기적으로 연결되도록 화소 전극을 형성하는 제5마스크 공정 단계;
상기 화소 전극 상에 유기 발광층을 포함하는 중간층을 형성하는 단계; 및
상기 중간층을 사이에 두고 상기 화소 전극에 대향하여 대향 전극을 형성하는 단계;를 포함하는, 평판표시장치의 제조방법. - 제30항에 있어서,
상기 제2절연층 상에 상기 화소 전극의 가장자리를 덮도록, 상기 화소 전극의 적어도 일부분을 노출하는 개구부를 포함하는 제3절연층을 형성하는 제6마스크 공정 단계;를 더 포함하는, 평판표시장치의 제조방법.
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Legal Events
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| N231 | Notification of change of applicant | ||
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| E701 | Decision to grant or registration of patent right | ||
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