KR20200102041A - 표시 장치 및 이의 제조 방법 - Google Patents

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박준석
임준형
박진성
성가진
홍태현
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Abstract

표시 장치 및 이의 제조 방법이 제공된다. 표시 장치는 스캔 라인 및 상기 스캔 라인과 교차하는 데이터 라인에 접속되는 화소를 포함하고, 상기 화소는 발광 소자, 및 상기 데이터 라인으로부터 인가된 데이터 전압에 따라 상기 발광 소자에 공급되는 구동 전류를 제어하는 구동 트랜지스터를 포함하며, 상기 구동 트랜지스터는 주석(Sn)을 포함하는 산화물 반도체를 갖는 제1 활성층을 포함한다.

Description

표시 장치 및 이의 제조 방법{Display device and method for manufacturing the same}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 원자층 증착법으로 제조된 산화물 박막 트랜지스터를 포함하는 표시 장치 및 이의 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
이러한 표시 장치는 표시 패널, 게이트 구동회로, 데이터 구동회로, 및 타이밍 콘트롤러를 구비한다. 표시 패널은 데이터 라인들, 게이트 라인들, 데이터 라인들과 게이트 라인들의 교차부에 형성되는 화소들을 포함한다. 화소들 각각은 스위칭 소자로서 박층 트랜지스터를 이용하여 게이트 라인에 게이트 신호가 공급될 때 데이터 라인으로부터 데이터 전압을 공급받는다. 화소들 각각은 데이터 전압들에 따라 소정의 밝기로 발광한다.
최근에는 UHD(Ultra High Definition)의 고해상도로 화상을 표시할 수 있는 표시 장치가 출시되고 있으며, 8K UHD(8K Ultra High Definition)의 고해상도로 화상을 표시할 수 있는 표시 장치가 개발되고 있다. UHD는 3840×2160 해상도를 나타내며, 8K UHD는 7680×4320 해상도를 나타낸다.
고해상도의 표시 장치의 경우 화소들의 개수가 늘어남에 따라 화소들 각각의 구동 전류가 감소할 수 있으며, 이로 인해 화소들 각각의 구동 트랜지스터의 구동 전압 범위가 줄어들 수 있다.
본 발명이 해결하고자 하는 과제는 원자층 증착법을 이용하여 특정 함량의 금속원자를 포함하는 활성층을 갖는 박막 트랜지스터를 형성하는 방법을 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 상기의 박막 트랜지스터를 포함한 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 스캔 라인 및 상기 스캔 라인과 교차하는 데이터 라인에 접속되는 화소를 포함하고, 상기 화소는 발광 소자, 및 상기 데이터 라인으로부터 인가된 데이터 전압에 따라 상기 발광 소자에 공급되는 구동 전류를 제어하는 구동 트랜지스터를 포함하며, 상기 구동 트랜지스터는 주석(Sn)을 포함하는 산화물 반도체를 갖는 제1 활성층을 포함한다.
상기 산화물 반도체 내에서 상기 주석(Sn)의 함량은 10 at.% 내지 16 at.%의 범위를 가질 수 있다.
상기 주석은 상기 산화물 반도체 내에서 분산될 수 있다.
상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Galium-Tin Oxide, IGTO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide, IGZTO)을 포함할 수 있다.
상기 산화물 반도체는 주석(Sn)을 포함하는 적어도 하나의 제1 산화물층 및 인듐(In)을 포함하는 적어도 하나의 제2 산화물층을 포함할 수 있다.
상기 산화물 반도체는 상기 제1 산화물층과 상기 제2 산화물층이 교번적으로 적층된 구조를 가질 수 있다.
상기 산화물 반도체는 아연(Zn)을 포함하는 적어도 하나의 제3 산화물층을 더 포함하고, 상기 제1 내지 제3 산화물층이 일 방향으로 적층된 구조를 가질 수 있다.
상기 제1 활성층은 상기 일 방향에 따른 일 면 및 상기 일 면에 대향하는 타 면을 포함하고, 상기 일 면에 인접한 영역의 주석의 함량과 상기 타 면에 인접한 영역의 주석의 함량은 서로 다른 값을 가질 수 있다.
상기 제1 활성층 내에 포함된 상기 주석의 함량은 상기 일 면으로부터 상기 타 면으로 갈수록 선형적으로 감소할 수 있다.
상기 제1 활성층은 제1 도체화 영역, 제2 도체화 영역 및 상기 제1 도체화 영역과 상기 제2 도체화 영역 사이에 배치된 채널 영역을 포함할 수 있다.
상기 구동 트랜지스터는 상기 제1 활성층 아래에 배치된 제1 차광층, 상기 제1 활성층 상에 배치된 제1 게이트 전극, 상기 제1 게이트 전극 상에 배치된 층간 절연막을 관통하는 제1 컨택홀을 통해 상기 제1 도체화 영역에 접속되는 제1 소스 전극 및 상기 층간 절연막을 관통하는 제2 컨택홀을 통해 상기 제2 도체화 영역에 접속되는 제1 드레인 전극을 더 포함할 수 있다.
상기 화소는 상기 스캔 라인에 인가되는 스캔 신호에 따라 상기 데이터 라인의 상기 데이터 전압을 상기 구동 트랜지스터의 게이트 전극에 인가하기 위한 스캔 트랜지스터를 포함하고, 상기 스캔 트랜지스터는 주석(Sn)을 포함하는 산화물 반도체를 갖는 제2 활성층을 포함할 수 있다.
상기 제2 활성층 내에서 상기 주석(Sn)의 함량은 10 at.% 내지 16 at.%의 범위를 가질 수 있다.
상기 과제를 해결하지 위한 일 실시예에 따른 표시 장치의 제조 방법은 대상 기판 상에 원자층 증착법을 이용하여 적어도 하나의 산화물층을 포함하는 활성층을 형성하는 단계 및 상기 활성층을 포함하는 적어도 하나의 박막 트랜지스터를 형성하는 단계를 포함한다.
상기 산화물층은 인듐(In)을 포함하는 적어도 하나의 제1 산화물층 및 주석(Sn)을 포함하는 적어도 하나의 제2 산화물층을 포함할 수 있다.
상기 활성층을 형성하는 단계는 상기 적어도 하나의 산화물층을 형성하는 원자층 증착 사이클을 적어도 1회 수행하는 단계를 포함하고, 상기 원자층 증착 사이클은 상기 대상 기판 상에 상기 제1 산화물층을 형성하는 제1 증착 사이클 단계 및 상기 제1 산화물층 상에 상기 제2 산화물층을 형성하는 제2 증착 사이클 단계를 포함할 수 있다.
상기 원자층 증착 사이클은 상기 제2 산화물층과 상기 제1 산화물층 사이에 아연(Zn)을 포함하는 제3 산화물층을 형성하는 제3 증착 사이클 단계를 더 포함할 수 있다.
상기 원자층 증착 사이클은 상기 제2 증착 사이클 단계를 1회 이상의 수행하고, 상기 제1 증착 사이클 단계와 상기 제3 증착 사이클 단계는 동일한 비율로 수행할 수 있다.
상기 활성층은 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Galium-Tin Oxide, IGTO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide, IGZTO)을 포함할 수 있다.
상기 활성층 내에서 상기 주석(Sn)의 함량은 10 at.% 내지 16 at.%의 범위를 가질 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치의 제조 방법은 원자층 증착법을 이용하여 특정 금속이 일정 범위 내의 함량을 갖도록 산화물 반도체의 활성층을 제조할 수 있다. 이에 따라 제조된 산화물 반도체의 활성층을 포함하는 박층 트랜지스터는 우수한 소자 특성 및 내화학성을 갖는 효과가 있다.
또한, 일 실시예에 따른 표시 장치는 각 화소별 구동 트랜지스터와 스위칭 트랜지스터가 원자층 증착법을 통해 제조된 산화물 반도체의 활성층을 포함하는 박층 트랜지스터로 이루어질 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 개략적으로 나타내는 평면도이다.
도 3은 도 2의 일 화소를 나타내는 회로도이다.
도 4는 일 실시예에 따른 구동 트랜지스터를 나타내는 평면도이다.
도 5는 도 4의 I-I'선을 자른 단면도이다.
도 6은 일 실시예에 따른 스위칭 트랜지스터를 나타내는 평면도이다.
도 7은 도 6의 Ⅱ-Ⅱ' 선을 자른 단면도이다.
도 8은 다른 실시예에 따른 스위칭 트랜지스터를 나타내는 단면도이다.
도 9는 다른 실시예에 따른 구동 트랜지스터를 나타내는 단면도이다.
도 10은 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 순서도이다.
도 11 및 도 12는 일 실시예에 따른 산화물층을 형성하기 위한 증착 사이클을 나타내는 개략적인 그래프들이다.
도 13 내지 도 19는 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 개략적인 단면도들이다.
도 20은 다른 실시예에 따른 스위칭 트랜지스터를 나타내는 평면도이다.
도 21은 도 20의 Ⅲ-Ⅲ' 선을 따라 자른 단면도이다.
도 22는 다른 실시예에 따른 구동 트랜지스터를 나타내는 단면도이다.
도 23은 또 다른 실시예에 따른 구동 트랜지스터를 나타내는 단면도이다.
도 24는 일 실험예에 따른 산화물 박막의 오제 전자 분광(Auger electron spectrocopy, AES) 분석 결과를 나타내는 그래프이다.
도 25는 일 실험예에 따른 산화물 박막의 X-선 광전자 분광(X-ray photoelectron spectroscopy, XPS) 분석 결과를 나타내는 그래프이다.
도 26 및 도 27은 일 실험예에 따른 박막 트랜지스터의 소자 특성 및 신뢰도 평가를 수행한 결과를 나타내는 그래프들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 나타내는 사시도이다. 도 2는 일 실시예에 따른 표시 장치를 개략적으로 나타내는 평면도이다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 패널(10)을 기준으로 상부 방향, 즉 Z축 방향을 가리키고, “하부”, “바텀”, “하면”은 Z축 방향의 반대 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 패널(10)을 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 X축 방향의 반대 방향, “우”는 X축 방향, “상”은 Y축 방향, “하”는 Y축 방향의 반대 방향을 가리킨다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기 뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다. 표시 장치(1)는 유기 발광 표시 장치, 액정 표시 장치, 플라즈마 표시 장치, 전계방출 표시 장치, 전기 영동 표시 장치, 전기 습윤 표시 장치, 양자점 발광 표시 장치, 및 마이크로 LED 표시 장치 중 어느 하나일 수 있다. 이하에서는, 표시 장치(1)가 유기 발광 표시 장치인 것을 중심으로 설명하였으나, 본 발명은 이에 제한되지 않는다.
일 실시예에 따른 표시 장치(1)는 표시 패널(10), 표시 구동 회로(20) 및 회로 보드(30)를 포함한다.
표시 패널(10)은 제1 방향(X축 방향)의 단변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 장변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X축 방향)의 단변과 제2 방향(Y축 방향)의 장변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(10)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(10)은 평탄하게 형성될 수 있으나, 이에 한정되지 않으며, 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(10)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(10)은 화소(PX)들이 형성되어 영상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변 영역인 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(10)이 곡면부를 포함하는 경우, 표시 영역(DA)은 곡면부에 배치될 수 있다. 이 경우, 곡면부에서도 표시 패널(10)의 영상이 보일 수 있다.
표시 영역(DA)에는 화소(PX)들 뿐만 아니라, 화소(PX)들에 접속되는 스캔 라인(SL)들, 데이터 라인(DL)들, 및 전원 라인들이 배치될 수 있다. 스캔 라인(SL)들은 제1 방향(X축 방향)으로 나란하게 형성되고, 데이터 라인(DL)들은 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 나란하게 형성될 수 있다. 화소(PX)들 각각은 스캔 라인(SL)들 중 적어도 어느 하나와 데이터 라인(DL)들 중 어느 하나에 접속될 수 있다.
화소들 각각은 구동 트랜지스터, 적어도 하나의 스위칭 트랜지스터, 발광 소자, 및 커패시터를 포함할 수 있다. 스위칭 트랜지스터는 스캔 라인(SL)으로부터 스캔 신호가 인가되는 경우 턴-온되므로, 데이터 라인(DL)의 데이터 전압은 구동 트랜지스터(DT)의 게이트 전극에 인가될 수 있다. 구동 트랜지스터(DT)는 게이트 전극에 인가된 데이터 전압에 따라 발광 소자에 구동 전류를 공급함으로써 발광할 수 있다. 구동 트랜지스터(DT)와 적어도 하나의 스위칭 트랜지스터(ST)는 박층 트랜지스터(thin film transistor)일 수 있다. 발광 소자는 구동 트랜지스터(DT)의 구동 전류에 따라 발광할 수 있다. 발광 소자는 제1 전극, 유기 발광층, 및 제2 전극을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다. 커패시터는 구동 트랜지스터(DT)의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽에서부터 표시 패널(10)의 가장자리까지의 영역으로 정의될 수 있다. 비표시 영역(NDA)에는 스캔 라인(SL)들에 스캔 신호들을 인가하기 위한 스캔 구동 회로(SDC), 및 데이터 라인(DL)들과 라우팅 라인(RL)들 사이에 접속되는 데이터 전압 분배 회로(DMUX)가 배치될 수 있다. 또한, 비표시 영역(NDA)에는 표시 구동 회로(20)와 회로 보드(30)와 전기적으로 연결되는 패드(DP)들이 배치될 수 있다. 이 경우, 표시 구동 회로(20)와 패드(DP)들은 표시 패널(10)의 일 측 가장자리에 배치될 수 있다.
스캔 구동 회로(SDC)는 적어도 하나의 스캔 제어 라인(SCL)을 통해 표시 구동 회로(20)에 연결될 수 있다. 스캔 구동 회로(SDC)는 적어도 하나의 스캔 제어 라인(SCL)을 통해 표시 구동 회로(20)로부터 스캔 제어 신호를 입력 받을 수 있다. 스캔 구동 회로(SDC)는 스캔 제어 신호에 따라 스캔 신호들을 생성하고, 스캔 신호들을 스캔 라인(SL)들에 순차적으로 출력할 수 있다. 도 2에서는 스캔 구동 회로(SDC)가 표시 영역(DA)의 일 측, 예를 들어 좌측의 비표시 영역(NDA)에 형성된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 스캔 구동 회로(SDC)는 표시 영역(DA)의 양 측, 예를 들어, 좌측과 우측의 비표시 영역(NDA)에 형성될 수 있다.
데이터 전압 분배 회로(DMUX)는 라우팅 라인(RL)들과 데이터 라인(DL)들 사이에 연결될 수 있다. 데이터 전압 분배 회로(DMUX)에 접속된 라우팅 라인(RL)들의 개수와 데이터 라인(DL)들의 개수는 1:q (q는 2 이상의 정수)일 수 있다. 데이터 전압 분배 회로(DMUX)는 하나의 라우팅 라인(RL)들에 인가되는 데이터 전압들을 복수의 데이터 라인(DL)들로 분배하는 역할을 할 수 있다.
표시 구동 회로(20)는 표시 패드(DP)들에 접속되어 디지털 비디오 데이터와 타이밍 신호들을 입력 받는다. 표시 구동 회로(20)는 디지털 비디오 데이터를 아날로그 정극성/부극성 데이터 전압들로 변환하여 라우팅 라인(RL)들과 데이터 전압 분배 회로(DMUX)를 통해 데이터 라인(DL)들에 공급한다. 또한, 표시 구동 회로(20)는 스캔 제어 라인(SCL)을 통해 스캔 구동 회로(SDC)를 제어하기 위한 스캔 제어 신호를 생성하여 공급한다. 스캔 구동 회로(SDC)의 스캔 신호들에 의해 데이터 전압들이 공급될 화소(PX)들이 선택되며, 선택된 화소(PX)들에 데이터 전압들이 공급된다. 또한, 표시 구동 회로(20)는 전원 라인들에 전원 전압들을 공급할 수 있다.
표시 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 패드 영역(PDA)에서 표시 패널(10) 상에 장착될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 구동 회로(20)는 회로 보드(30) 상에 장착될 수 있다.
패드(DP)들은 표시 구동 회로(20)에 전기적으로 연결될 수 있다. 회로 보드(30)는 이방성 도전 필름(anisotropic conductive film)을 이용하여 패드(DP)들 상에 부착될 수 있다. 이로 인해, 회로 보드(30)의 리드 라인들은 패드(DP)들에 전기적으로 연결될 수 있다. 회로 보드(30)는 연성 인쇄 회로 보드(flexible prinited circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
도 3은 도 2의 일 화소를 나타내는 회로도이다.
도 3을 참조하면, 화소(PX)는 도 3과 같이 구동 트랜지스터(DT), 적어도 하나의 스위칭 트랜지스터(ST), 발광 소자(EL), 및 커패시터(Cst)를 포함할 수 있다.
스위칭 트랜지스터(ST)는 제k (k는 양의 정수) 스캔 라인(SLk)으로부터 스캔 신호가 인가되는 경우 턴-온되므로, 제j (j는 양의 정수) 데이터 라인(DLj)의 데이터 전압은 구동 트랜지스터(DT)의 게이트 전극에 인가될 수 있다. 스위칭 트랜지스터(ST)의 게이트 전극은 제k 스캔 라인(SLk)에 접속되고, 소스 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속되며, 드레인 전극은 제j 데이터 라인(DLj)에 접속될 수 있다.
구동 트랜지스터(DT)는 게이트 전극에 인가된 데이터 전압에 따라 발광 소자에 구동 전류를 공급함으로써 발광할 수 있다. 구동 트랜지스터(DT)의 게이트 전극은 스위칭 트랜지스터(ST)의 드레인 전극에 접속되고, 소스 전극은 발광 소자(EL)의 제1 전극에 접속되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전원 라인(VDDL)에 접속될 수 있다.
구동 트랜지스터(DT)와 적어도 하나의 스위칭 트랜지스터(ST)는 박층 트랜지스터(thin film transistor)일 수 있다. 또한, 도 3에서는 구동 트랜지스터(DT)와 적어도 하나의 스위칭 트랜지스터(ST)가 N형 반도체 특성이 있는 N형 반도체 트랜지스터로 형성된 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 즉, 구동 트랜지스터(DT)와 적어도 하나의 스위칭 트랜지스터(ST)는 P형 반도체 특성이 있는 P형 반도체 트랜지스터로 형성될 수 있다.
발광 소자(EL)는 구동 트랜지스터(DT)의 구동 전류에 따라 발광할 수 있다. 발광 소자(EL)는 제1 전극, 유기 발광층, 및 제2 전극을 포함하는 유기 발광 다이오드(organic light emitting diode)일 수 있다. 발광 소자(EL)의 제1 전극은 구동 트랜지스터(DT)의 드레인 전극에 접속되고, 제2 전극은 제1 전원 전압보다 낮은 제2 전원 전압이 인가되는 제2 전원 라인(VSSL)에 접속될 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 연결될 수 있다. 이로 인해, 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
이하에서는 각 화소(PX)에 배치되는 부재들의 구조 및 배치에 대하여 설명하기로 한다.
도 4는 일 실시예에 따른 구동 트랜지스터를 나타내는 평면도이다. 도 5는 도 4의 I-I'선을 자른 단면도이다. 도 6은 일 실시예에 따른 스위칭 트랜지스터를 나타내는 평면도이다. 도 7은 도 6의 Ⅱ-Ⅱ' 선을 자른 단면도이다.
도 4 내지 도 7에서는 화소(PX)의 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)가 코플라나(coplanar)구조로 형성된 것을 도시하고 있다. 코플라나 구조는 게이트 전극이 활성층의 상부에 형성된 상부 게이트(top-gate)구조를 가진다. 다만, 이에 제한되는 것은 아니며, 각 화소(PX)의 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)는 게이트 전극이 활성층의 하부에 형성된 하부 게이트(bottom-gate)구조를 가질 수도 있다.
도 4 내지 도 7을 참조하면, 표시 패널(10)의 각 화소(PX)는 제1 기판(110), 버퍼층(120), 제1 게이트 절연층(130), 구동 트랜지스터(DT), 스위칭 트랜지스터(ST), 제1 층간 절연층(160), 제1 보호층(170), 제1 평탄화층(180), 제1 전극(191), 유기 발광층(192), 제2 전극(193), 화소 정의막(195) 및 봉지층(196)을 포함한다.
각 화소(PX)의 구동 트랜지스터(DT)는 제1 게이트 전극(310), 제1 활성층(350), 제1 소스 전극(330), 제1 드레인 전극(340) 및 제1 차광층(360)을 포함한다. 화소(PX)의 스위칭 트랜지스터(ST)는 제2 게이트 전극(410), 제2 활성층(450), 제2 소스 전극(430) 및 제2 드레인 전극(440)을 포함한다.
제1 기판(110)은 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)가 형성되는 영역을 제공할 수 있다. 제1 기판(110)은 플라스틱(Plastic) 또는 유기(Glass)로 이루어질 수 있다.
제1 차광층(360)은 제1 기판(110) 상에 배치될 수 있다. 제1 차광층(360)은 제1 기판(110)으로부터 광이 제1 활성층(350)에 입사되는 것을 차단할 수 있다. 제1 차광층(3601)은 제1 기판(110)으로부터의 광이 제1 활성층(350)에 입사되는 경우 제1 활성층(350)에 흐르는 누설 전류를 방지할 수 있다. 제1 차광층(360)의 제4 방향(DR4)의 길이와 제5 방향(DR5)의 길이는 제1 활성층(350)의 제4 방향(DR4)의 길이와 제5 방향(DR5)의 길이보다 길 수 있다. 제1 차광층(360)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
버퍼층(120)은 제1 차광층(360) 상에 배치될 수 있다. 버퍼층(120)은 제1 기판(110)을 통해 침투하는 수분으로부터 화소(PX)의 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)를 보호할 수 있다. 버퍼층(120)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(120)은 실리콘 산화층(SiOx), 실리콘 질화층(SiNx), 실리콘 산질화물(SiON) 중 하나 이상의 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
제1 활성층(350)과 제2 활성층(350)은 버퍼층(120) 상에 배치될 수 있다. 제1 활성층(350)과 제2 활성층(450) 각각은 제1 도체화 영역(350a, 450a), 제2 도체화 영역(350b, 450b), 및 채널 영역(350c, 450c)을 포함할 수 있다. 채널 영역(350c, 450c)은 제1 도체화 영역(350a, 450a)과 제2 도체화 영역(350b, 450b) 사이에 배치될 수 있다.
일 실시예에 따르면, 제1 활성층(350)과 제2 활성층(450)은 주석(Sn)을 포함하는 산화물 반도체일 수 있다. 예시적인 실시예에서, 제1 활성층(350)과 제2 활성층(450)은 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Galium-Tin Oxide, IGTO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide, IGZTO)을 포함할 수 있다.
구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)의 활성층(350, 450)이 주석(Sn)을 포함하는 산화물 반도체로 이루어질 경우, 트랜지스터의 소자 특성, 전기적 특성, 내화학성 등을 향상시킬 수 있다. 기존의 산화물 반도체의 활성층은 스퍼터링법(Sputtering)을 이용하여 기판 상에 형성하는 방법이 이용되었다. 다만, 스퍼터링법을 이용할 경우 산화물 반도체에 포함되는 특정 금속의 함량을 제어하는 것이 어려웠고, 이에 따라 제조된 산화물 반도체는 신뢰도가 낮은 문제가 있었다.
일 실시예에 따른 표시 장치(1)의 제조 방법은 원자층 증착법(Atomic layer deposition, ALD)을 이용하여 주석(Sn)을 포함하는 산화물 반도체를 형성할 수 있다. 원자층 증착법(ALD)은 전구체 물질을 주입하여 대상 기판에 이를 증착시킴으로써, 대상 기판의 표면 상에 원자 단위의 박막을 형성할 수 있다. 일 실시예에 따르면, 표시 장치(1)의 제조 방법은 적어도 1회의 원자층 증착 사이클(Cycle)을 수행하는 단계를 포함하고, 상기 원자층 증착 사이클의 횟수에 따라 제조된 산화물 반도체 내의 특정 금속의 함량을 제어할 수 있다.
상술한 바와 같이, 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)의 활성층(350, 450)이 주석(Sn)을 포함하는 산화물 반도체일 경우, 원자층 증착법(ALD)을 통해 형성된 활성층(350, 450)은 특정 함량의 주석(Sn)을 포함할 수 있다. 원자층 증착법(ALD) 공정 내에서 주석 산화물(Tin-Oxide, SnO)을 형성하는 단계를 반복함으로써, 활성층(350, 450)의 산화물 반도체 내에 포함되는 주석(Sn)의 함량을 제어할 수 있다. 예시적인 실시예에서, 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)의 활성층(350, 450)은 10 at.% 내지 16 at.%의 주석(Sn)을 포함할 수 있다. 이에 대한 보다 자세한 설명은 후술하기로 한다.
제1 게이트 절연층(130)은 제1 활성층(350)과 제2 활성층(450) 상에 배치된다. 제1 게이트 절연층(130)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
제1 게이트 전극(310)과 제2 게이트 전극(410)은 제1 게이트 절연층(130) 상에 배치된다. 제1 게이트 전극(310)은 제1 게이트 절연층(130)을 사이에 두고 제1 활성층(350)과 중첩하며, 제2 게이트 전극(410)은 제1 게이트 절연층(130)을 사이에 두고 제2 활성층(450)과 중첩할 수 있다. 구체적으로, 제1 게이트 전극(310)은 제1 활성층(350)의 채널 영역(350c)과 중첩하고, 제2 게이트 전극(410)은 제2 활성층(450)의 채널 영역(450c)과 중첩할 수 있다. 제1 게이트 전극(310)과 제2 게이트 전극(410)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
한편, 도 5 및 도 7에서는 제1 게이트 절연층(130)이 제1 게이트 전극(310)과 제1 활성층(350) 사이와 제2 게이트 전극(410)과 제2 활성층(450) 사이에만 배치된 것을 예시하였으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 즉, 제1 게이트 절연층(130)은 제1 활성층(350)과 제2 활성층(450)의 상면과 측면들 상에 형성될 수 있다.
제1 층간 절연층(160)은 제1 게이트 전극(310)과 제2 게이트 전극(410) 상에 배치된다. 제1 층간 절연층(160)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
제1 층간 절연층(160)에는 제1 층간 절연층(160)을 관통하여 제1 활성층(350)의 상면 일부를 노출시키는 제1 컨택홀(CT1)과 제1 층간 절연층(160)을 관통하여 제1 활성층(350)의 상면의 다른 일부를 노출시키는 제2 컨택홀(CT2)이 형성될 수 있다. 즉, 제1 컨택홀(CT1)은 제1 활성층(350)의 제1 도체화 영역(350a)을 노출하고, 제2 컨택홀(CT2)은 제1 활성층(350)의 제2 도체화 영역(350b)을 노출하도록 형성될 수 있다. 또한, 제1 층간 절연층(160)과 버퍼층(120)에는 제1 층간 절연층(160)과 버퍼층(120)을 관통하여 제1 차광층(360)을 노출시키는 제3 컨택홀(CT3)이 형성될 수 있다.
또한, 제1 층간 절연층(160)에는 제1 층간 절연층(160)을 관통하여 제2 활성층(450)의 상면 일부를 노출시키는 제4 컨택홀(CT4)과 제1 층간 절연층(160)을 관통하여 제2 활성층(450)의 상면의 다른 일부를 노출시키는 제5 컨택홀(CT5)이 형성될 수 있다. 즉, 제4 컨택홀(CT4)은 제2 활성층(450)의 제1 도체화 영역(450a)을 노출하고, 제5 컨택홀(CT5)은 제2 활성층(450)의 제2 도체화 영역(450b)을 노출하도록 형성될 수 있다.
구동 트랜지스터(DT)의 제1 소스 전극(330)과 제1 드레인 전극(340), 및 스위칭 트랜지스터(ST)의 제2 소스 전극(430)과 제2 드레인 전극(440)은 제1 층간 절연층(160) 상에 배치된다.
제1 소스 전극(330)은 제1 컨택홀(CT1)을 통해 제1 활성층(350) 일측에 형성된 제1 도체화 영역(350a)에 접촉된다. 제1 드레인 전극(340)은 제2 컨택홀(CT2)을 통해 제1 활성층(350)의 타측에 형성된 제2 도체화 영역(350b)에 접촉된다.
제2 소스 전극(430)은 제4 컨택홀(CT4)을 통해 제2 활성층(450) 일측에 형성된 제1 도체화 영역(450a)에 접촉된다. 제2 드레인 전극(440)은 제5 컨택홀(CT5)을 통해 제2 활성층(450)의 타측에 형성된 제2 도체화 영역(450b)에 접촉된다.
제1 보호층(170)은 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)의 각 소스 전극(330, 430) 및 드레인 전극(340, 440) 상에 배치된다. 제1 보호층(170)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
제1 평탄화층(180)은 제1 보호층(170) 상에 배치된다. 제1 평탄화층(180)은 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)와 같은 박막 트랜지스터로 인한 단차를 평탄하게 할 수 있다. 제1 평탄화층(180)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
제1 평탄화층(180) 상에는 제1 전극(191), 유기 발광층(192), 및 제2 전극(193)을 포함하는 발광 소자(EL)와 화소 정의막(195)이 형성될 수 있다.
제1 전극(191)은 제1 평탄화층(180) 상에 형성될 수 있다. 제1 전극(191)은 제1 보호층(170)과 제1 평탄화층(180)을 관통하는 컨택홀(CNT)을 통해 구동 트랜지스터(DT)의 소스 전극(330)에 접속될 수 있다.
화소 정의막(195)은 화소들을 구획하기 위해 제1 평탄화층(180) 상에서 제1 전극(191)의 가장자리를 덮도록 형성될 수 있다. 즉, 화소 정의막(195)은 화소들을 정의하는 화소 정의막으로서 역할을 한다. 여기서, 화소들 각각은 제1 전극(191), 유기 발광층(192), 및 제2 전극(193)이 순차적으로 적층되어 제1 전극(191)으로부터의 정공과 제2 전극(193)으로부터의 전자가 유기 발광층(192)에서 서로 결합되어 발광하는 영역을 나타낸다.
유기 발광층(192)은 제1 전극(191)과 화소 정의막(195) 상에 배치될 수 있다. 유기 발광층(192)은 정공 수송층(hole transporting layer), 발광층(light emitting layer), 및 전자 수송층(electron transporting layer)을 포함할 수 있다. 또한, 유기 발광층(192)은 2 스택(stack) 이상의 탠덤 구조로 형성될 수 있으며, 이 경우, 스택들 사이에는 전하 생성층이 형성될 수 있다.
제2 전극(193)은 유기 발광층(192) 상에 형성될 수 있다. 제2 전극(193)은 화소들에 공통적으로 형성되는 공통층일 수 있다.
발광 소자(EL)들은 상부 방향으로 발광하는 상부 발광(top emission) 방식으로 형성될 수 있다. 이 경우, 제1 전극(191)은 알루미늄과 티타늄의 적층 구조(Ti/Al/Ti), 알루미늄과 ITO의 적층 구조(ITO/Al/ITO), APC 합금, 및 APC 합금과 ITO의 적층 구조(ITO/APC/ITO)와 같은 반사율이 높은 금속물질로 형성될 수 있다. APC 합금은 은(Ag), 팔라듐(Pd), 및 구리(Cu)의 합금이다. 또한, 제2 전극(193)은 광을 투과시킬 수 있는 ITO, IZO와 같은 투명한 금속물질(TCO, Transparent Conductive Material), 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속물질(Semi-transmissive Conductive Material)로 형성될 수 있다. 제2 전극(193)이 반투과 금속물질로 형성되는 경우, 미세 공진(micro cavity)에 의해 출광 효율이 높아질 수 있다.
제2 전극(193) 상에는 산소 또는 수분이 침투하는 것을 방지하기 위한 봉지층(196)이 형성될 수 있다. 봉지층(196)은 적어도 하나의 무기막을 포함할 수 있다. 무기막은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 또는 티타늄 산화물로 형성될 수 있다. 또한, 봉지층(196)은 이물들(particles)이 봉지층(196)을 뚫고 유기 발광층(192)과 제2 전극(193)에 투입되는 것을 방지하기 위해 적어도 하나의 유기막을 포함할 수 있다. 유기막은 에폭시, 아크릴레이트 또는 우레탄아크릴레이트로 형성될 수 있다.
한편, 상술한 바와 같이, 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)는 게이트 전극(310, 410)이 활성층(350, 450)의 하부에 형성된 하부 게이트(bottom-gate) 구조를 가질 수도 있다.
도 8은 다른 실시예에 따른 스위칭 트랜지스터를 나타내는 단면도이다.
도 8에서는 스위칭 트랜지스터(ST)가 하부 게이트(bottom-gate)구조를 갖는 것만을 도시하고 있으나, 이에 제한되지 않고 구동 트랜지스터(DT)도 동일한 구조를 가질 수도 있다. 도 8의 스위칭 트랜지스터(ST)는 제1 게이트 절연층(130), 제2 게이트 전극(410), 제2 활성층(450), 제2 소스 전극(430) 및 제2 드레인 전극(440)의 배치구조를 제외하고는 도 7의 스위칭 트랜지스터(ST)와 동일하므로, 이하에서는 차이점에 대하여 자세히 설명하기로 한다.
도 8을 참조하면, 스위칭 트랜지스터(ST)는 제2 게이트 전극(410)이 제2 활성층(450)의 하부에 형성될 수 있다. 구체적으로, 제2 게이트 전극(410)은 버퍼층(120) 상에 배치되고, 제1 게이트 절연층(130)은 제2 게이트 전극(410)을 덮고 버퍼층(120) 상에 전면적으로 배치될 수 있다.
제2 활성층(450)은 제1 게이트 절연층(130) 상에 배치되고, 제2 소스 전극(430) 및 제2 드레인 전극(440)은 제2 활성층(450)의 일부 영역과 제1 게이트 절연층(130)의 일부 영역 상에 배치된다. 제2 활성층(450)은 제2 게이트 전극(410)과 중첩하도록 배치될 수 있다. 제2 활성층(450)은 제1 게이트 절연층(130)을 사이에 두고 제2 게이트 전극(410)과 절연된 상태에서 중첩할 수 있다. 제2 소스 전극(430)과 제2 드레인 전극(440)은 제2 활성층(450)의 일 측과 타 측에 각각 부분적으로 중첩하도록 배치된다.
도 7의 스위칭 트랜지스터(ST)와 달리, 제2 소스 전극(430)과 제2 드레인 전극(440)은 컨택홀이 형성되지 않고 제2 활성층(450)에 직접 접촉할 수 있다. 제2 활성층(450)은 상술한 바와 같이 주석(Sn)을 포함하는 산화물 반도체일 수 있다. 이 외에 자세한 설명은 도 7을 참조하여 상술한 바와 동일하므로 생략하기로 한다.
상술한 바와 같이, 일 실시예에 따른 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)의 활성층(350, 450)들은 원자층 증착법(ALD)을 통해 형성될 수 있다. 도 5 및 도 7에서는 제1 및 제2 활성층(350, 450)이 하나의 산화물 반도체층이 일체로 형성된 것이 도시되어 있다. 다만, 제1 활성층(350)과 제2 활성층(450)은 원자층 증착법(ALD)으로 형성됨으로써 복수의 산화물층을 포함하고, 이들이 적층된 구조를 가질 수도 있다. 즉, 제1 활성층(350)과 제2 활성층(450)은 주석 산화물(SnO)을 포함하는 적어도 하나의 산화물층을 포함할 수 있다.
도 9는 다른 실시예에 따른 구동 트랜지스터를 나타내는 단면도이다. 도 9에서는 구동 트랜지스터(DT)가 복수의 산화물층으로 이루어진 제1 활성층(350)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않고 스위칭 트랜지스터(ST)도 동일한 구조를 가질 수도 있다. 도 9의 구동 트랜지스터(DT)는 제1 활성층(350)이 복수의 산화물층이 적층된 구조를 갖는 것을 제외하고는 도 5의 구동 트랜지스터(DT)와 동일하다. 이하에서는 도 9의 구동 트랜지스터(DT)의 제1 활성층(350)에 대하여 자세히 설명하기로 한다.
일 실시예에 따르면, 제1 활성층(350)은 적어도 하나의 산화물층을 포함할 수 있다. 제1 활성층(350)은 제1 산화물층(351), 제2 산화물층(353) 및 제3 산화물층(355)을 포함하고, 이들이 일 방향으로 적층된 구조를 가질 수 있고, 제1 내지 제3 산화물층(351, 353, 355) 중 적어도 어느 하나는 주석 산화물(Tin Oxide, SnO)을 포함할 수 있다.
제1 산화물층(351), 제2 산화물층(353) 및 제3 산화물층(355)은 금속 산화물(Metallic oxide)을 포함할 수 있고, 제1 활성층(350)이 갖는 구성에 따라 서로 다른 금속 산화물을 포함할 수 있다. 예컨대, 제1 활성층(350)이 인듐-아연-주석 산화물(IZTO)을 포함하는 경우, 제1 산화물층(351)은 인듐 산화물(Indium-oxide, In2O3)을, 제2 산화물층(353)은 아연 산화물(Zinc-oxide, ZnO)을, 제3 산화물층(355)은 주석 산화물(Tin-Oxide, SnO)을 포함할 수 있다. 다만, 이에 제한되지 않으며 제1 내지 제3 산화물층(351, 353, 355)의 종류는 다양한 조합을 이루되, 적어도 하나의 산화물층은 주석 산화물(SnO)을 포함할 수 있다. 또한, 어느 하나의 산화물층이 생략되고, 2개의 산화물층만이 형성되거나 더 많은 수의 산화물층이 형성될 수도 있다.
원자층 증착법(ALD)을 통해 제1 활성층(350)을 형성하는 경우, 각 산화물층(351, 353, 355)은 1회의 원자층 증착 사이클(cylce)을 수행함으로써 형성될 수 있다. 즉, 도 9의 제1 활성층(350)은 제1 산화물층(351)을 형성하는 제1 사이클, 제2 산화물층(353)을 형성하는 제2 사이클 및 제3 산화물층(355)을 형성하는 제3 사이클을 포함하여 총 3회의 원자층 증착 사이클을 수행하여 형성된 것일 수 있다.
일 실시예에 따르면, 제1 내지 제3 산화물층(351, 353, 355) 중 어느 한 산화물층을 형성하는 원자층 증착 사이클 수 및 이들간의 비율을 조절함으로써, 제1 활성층(350)에 포함되는 특정 금속의 함량을 제어할 수 있다. 예컨대, 제1 활성층(350)이 주석(Sn)을 포함하는 산화물 반도체이고, 제3 산화물층(355)이 주석 산화물을 포함하는 경우, 제1 산화물층(351)과 제2 산화물층(353)을 형성하는 원자층 증착 사이클 수와 제3 산화물층(355)을 형성하는 원자층 증착 사이클 수의 비율을 조절함으로써 제1 활성층(350)에 포함되는 주석(Sn)의 함량을 제어할 수 있다. 제3 산화물층(355)을 형성하는 원자층 증착 사이클 수를 증가시킬 경우, 제1 활성층(350)에 포함되는 주석(Sn)의 함량은 증가할 수 있다.
예시적인 실시예에서 제1 활성층(350)은 10 at.% 내지 16 at.% 의 주석(Sn)을 포함할 수 있다. 이 경우, 제1 활성층(350)에 포함되는 주석(Sn) 이외의 금속원자들, 예컨대 인듐(In), 아연(Zn) 및 갈륨(Ga) 원자들은 제1 활성층(350) 내에서 균등한 비율로 포함될 수 있다. 즉, 제1 활성층(350)은 상술한 범위의 주석(Sn)과, 일정 함량의 산소(O)를 포함하고, 이외의 잔부는 균등한 비율의 갖는 다른 금속원자들을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 활성층(350)이 상술한 범위 내의 주석(Sn)을 포함함으로써, 구동 트랜지스터(DT)는 우수한 소자 특성, 전기적 특성 및 내화학성을 가질 수 있다. 특히, 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)의 활성층(350, 450)이 내화학성을 가짐에 따라 표시 장치(1)의 다른 무기물층 또는 유기물층을 형성하는 패터닝 공정에서 우수한 식각 선택비를 가짐으로써, 제조 공정 단계를 절감하는 효과가 있다.
또한, 제1 활성층(350)은 원자층 증착법(ALD)을 통해 적어도 하나의 산화물층을 적층하여 제조됨으로써, 산화물 반도체 내에 형성될 수 있는 결함(defect)을 최소화할 수 있다.
원자층 증착법(ALD)을 통해 산화물 반도체를 형성하는 경우, 상기 산화물 반도체는 복수의 산화물층(351, 353, 355)이 서로 적층된 구조를 가질 수 있다. 다만, 이에 제한되지 않고 도 5와 같이 원자층 증착 사이클 공정을 수행한 후, 열처리 공정을 수행함으로써 복수의 산화물층(351, 353, 355)이 하나의 산화물 반도체로 일체화되어 제1 활성층(350)을 형성할 수도 있다. 이 경우, 제1 활성층(350) 내에 포함된 주석(Sn)의 함량은 제1 활성층(350)의 위치에 무관하게 균일한 분포를 가질 수 있다.
반면에, 도 9의 제1 활성층(350)과 같이 원자층 증착법(ALD)을 통해 산화물 반도체를 제조함으로써, 복수의 산화물층이 구분되어 적층되는 경우, 제1 활성층(350)의 위치에 따라 주석(Sn)의 함량은 달라질 수 있다. 일 실시예에 따르면, 제1 활성층(350) 내에 포함된 주석(Sn)의 함량은 제1 활성층(350)의 상면(US)과 인접한 영역과 하면(LS)과 인접한 영역이 서로 다를 수 있다.
예컨대, 제3 산화물층(355)이 주석 산화물인 경우, 제1 활성층(350) 내에 포함된 주석(Sn)의 함량은 제1 활성층(350)의 상면(US)과 인접한 영역이 하면(LS)과 인접한 영역보다 클 수 있다. 반대로, 제1 산화물층(351)이 주석 산화물인 경우, 제1 활성층(350) 내에 포함된 주석(Sn)의 함량은 제1 활성층(350)의 하면(LS)과 인접한 영역이 상면(US)과 인접한 영역보다 클 수 있다. 이에 따라 제1 활성층(350)의 상면(US)으로부터 하면(LS)으로 갈수록, 각 산화물층(351, 353, 355)의 조성에 따라 주석(Sn)의 함량이 단계적으로 변할 수 있다. 다만, 일 실시예에 따른 제1 활성층(350)은 위치에 따라 서로 다른 주석(Sn) 함량을 갖더라도, 전체 산화물 반도체 대비 주석(Sn)의 함량은 10 at.% 내지 16 at.%의 범위를 가질 수 있다.
또한, 제1 활성층(350) 내에 포함되는 주석(Sn)의 함량은 제1 활성층(350)의 위치에 따라 단계적으로 증가하거나 감소하지 않고, 다양한 분포를 가질 수 있다. 경우에 따라서, 제1 활성층(350) 내에 포함되는 주석(Sn)의 함량은 제1 활성층(350)의 위치에 따라 선형적으로 변하거나, 원자층 증착 사이클 수의 반복에 따라 주석(Sn)의 함량이 증가하거나 감소하기를 반복할 수도 있다. 이에 대한 자세한 설명은 다른 실시예를 참조하여 후술하기로 한다.
이하에서는 상술한 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)를 포함하는 표시 장치(1)의 제조 방법에 대하여 설명하기로 한다.
도 10은 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 순서도이다.
도 10을 참조하면, 일 실시예에 따른 표시 장치(1)의 제조 방법은 대상 기판 상에 원자층 증착법을 이용하여 적어도 하나의 산화물층을 포함하는 활성층을 형성하는 단계(S100) 및 상기 활성층을 포함하는 적어도 하나의 박막 트랜지스터를 형성하는 단계(S200)를 포함할 수 있다.
표시 장치(1)의 표시 패널(10)에 포함된 구동 트랜지스터(DT) 및 스위칭 트랜지스터(ST)는 주석(Sn)을 포함하는 산화물 반도체를 갖는 활성층(350, 450)을 포함할 수 있다. 일 실시예에 따른 표시 장치(1)의 제조 방법은 주석(Sn)을 포함하는 산화물 반도체를 원자층 증착법(Atomic layer deposition)을 이용하여 형성할 수 있다. 상술한 바와 같이, 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)의 활성층(350, 450)은 적어도 하나의 산화물층을 포함하여 이들이 일 방향으로 적층된 구조를 가질 수 있다. 일 실시예에 따른 활성층(350, 450)의 산화물 반도체는 원자층 증착법(ALD)을 이용하여 각 산화물층을 증착하는 사이클을 반복하여 형성될 수 있다.
도 11은 일 실시예에 따른 산화물층을 형성하기 위한 증착 사이클을 나타내는 개략적인 그래프들이다. 도 12는 일 실시예에 따른 활성층의 산화물 반도체를 형성하기 위한 원자층 증착 사이클을 나타내는 개략적인 그래프이다.
도 11은 활성층(350, 450)의 산화물 반도체에 포함된 각 산화물층(351, 353, 355)을 형성하기 위한 증착 사이클(C1, C2, C3)을 나타내는 그래프이고, 도 12는 각 증착 사이클(C1, C2, C3)을 적어도 1회 포함하는 원자층 증착 사이클(SC)을 나타내는 그래프이다.
이하에서는 활성층(350, 450)이 3개의 산화물층으로 제1 산화물층(351), 제2 산화물층(353) 및 제3 산화물층(355)을 포함하는 것을 예시하여 설명하기로 한다.
도 11 및 도 12를 참조하면, 활성층(350, 450)에 포함되는 제1 산화물층(351), 제2 산화물층(353) 및 제3 산화물층(355)은 각각 원자층 증착법(ALD)으로 수행되는 제1 증착 사이클(C1), 제2 증착 사이클(C2) 및 제3 증착 사이클(C3)을 통해 형성될 수 있다.
각 증착 사이클(C1, C2, C3)은 각 산화물층(351, 353, 355)의 제1 전구체 주입 단계(t1), 제1 퍼지 단계(t2), 제2 전구체 주입 단계(t3) 및 제2 퍼지 단계(t4)를 포함할 수 있다.
제1 전구체 주입 단계(t1) 및 제2 전구체 주입 단계(t3)는 각 산화물층(351, 353, 355)을 이루는 원자를 포함하는 전구체 분자를 주입하는 단계이다. 예컨대 제1 산화물층(351)이 주석 산화물(SnO)인 경우, 제1 전구체 주입 단계(t1)는 주석 전구체를 주입하는 단계이고, 제2 전구체 주입 단계(t3)는 산소 전구체, 예컨대 과산화수소(H2O2)를 주입하는 단계일 수 있다.
각 전구체가 주입되면, 대상 기판 상에 원자 단위의 두께를 갖는 박막이 형성될 수 있다. 제1 전구체 주입 단계(t1)에서 주석 전구체가 주입되면, 대상 기판 상에 주석을 포함하는 박막이 형성되고, 제2 전구체 주입 단계(t3)를 수행하여 과산화수소를 주입하면 주석 산화물 박막이 형성될 수 있다.
제1 퍼지 단계(t2) 및 제2 퍼지 단계(t4)는 제1 전구체 주입 단계(t1)와 제2 전구체 주입 단계(t3) 이후에 증착되지 않은 잔여물들을 제거하는 단계이다. 일 예로, 제1 퍼지 단계(t2)와 제2 퍼지 단계(t4)는 아르곤(Ar), 질소(N2)와 같은 기체를 주입함으로써, 제1 전구체와 제2 전구체를 배출하는 공정을 수행할 수 있다.
증착 사이클(C1, C2, C3)은 전구체 주입 단계(t1, t3)와 퍼지 단계(t2, t4)를 포함하여 산화물층(351, 353, 355)을 형성할 수 있다. 하나의 증착 사이클(C1, C2, C3)을 수행한 뒤, 다른 증착 사이클(C1, C2, C3)을 수행함으로써, 복수의 산화물층(351, 353, 355)을 적층할 수 있다.
일 실시예에 따르면, 원자층 증착 사이클(SC)은 적어도 하나의 증착 사이클(C1, C2, C3)을 포함할 수 있다. 구체적으로, 도 12에 도시된 바와 같이, 원자층 증착 사이클(SC)은 1회의 제1 증착 사이클(C1), 1회의 제2 증착 사이클(C2) 및 2회의 제3 증착 사이클(C3)을 포함할 수 있다. 이 경우, 제조된 산화물 반도체는 한 층의 제1 산화물층(351), 한 층의 제2 산화물층(353) 및 두 층의 제3 산화물층(355)을 포함할 수 있다. 다만, 이에 제한되는 것은 아니고, 몇몇 증착 사이클(C1, C2, C3)은 생략되거나 더 많은 수를 포함할 수 있다.
원자층 증착 사이클(SC)은 증착 사이클(C1, C2, C3)의 수를 조절함으로써, 특정 산화물층(351, 353, 355)이 적층되는 수를 조절하여 제조된 산화물 반도체 내에 포함된 특정 원소의 함량을 제어할 수 있다. 상술한 바와 같이, 일 실시예에 따른 활성층(350, 450)이 10at.% 내지 15at.%의 주석(Sn)을 포함하므로, 원자층 증착 사이클(SC)은 주석 산화물을 형성하는 증착 사이클의 횟수를 조절하여 활성층(350, 450) 내의 주석(Sn)의 함량을 제어할 수 있다.
예를 들어, 제1 산화물층(351)이 인듐 산화물이고, 제2 산화물층(353)이 아연 산화물이고, 제3 산화물층(355)이 주석 산화물인 경우, 제1 증착 사이클(C1)을 수행함으로써 인듐 산화물의 제1 산화물층(351)을, 제2 증착 사이클(C2)을 수행함으로써 아연 산화물의 제2 산화물층(353)을, 제3 증착 사이클(C3)을 수행함으로써 주석 산화물의 제3 산화물층(355)을 형성할 수 있다.
활성층(350, 450)의 산화물 반도체가 동일한 수준의 함량을 갖는 인듐(In)과 아연(Zn)을 포함하기 위해, 원자층 증착 사이클(SC)은 제1 증착 사이클(C1)과 제2 증착 사이클(C2)을 동일한 비율로 포함할 수 있다. 또한, 원자층 증착 사이클(SC)의 제3 증착 사이클(C3)과 제1 및 제2 증착 사이클(C1, C2)의 비율을 조절함으로써 상기 산화물 반도체에 포함된 주석(Sn)의 함량을 제어할 수 있다. 즉, 일 실시예에 따른 표시 장치(1)의 제조 방법은 원자층 증착 사이클(SC)에서 각 산화물층(351, 353, 355)을 형성하는 증착 사이클(C1, C2, C3) 간의 비율을 조절할 수 있고, 이에 따라 특정 원소가 특정 함량으로 포함된 산화물 반도체를 형성할 수 있다.
이하에서는 다른 도면을 참조하여 표시 장치(1)의 제조 방법에 대하여 설명하기로 한다.
도 13 내지 도 19는 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 개략적인 단면도들이다. 도 13 내지 도 19는 도 5에 도시된 I-I'선의 단면과 도 7에 도시된 Ⅱ-Ⅱ' 선의 단면을 포함한다.
도 13 내지 도 19를 참조하면, 먼저 대상 기판을 준비한다. 대상 기판은 제1 기판(110), 제1 차광층(360), 버퍼층(120)을 포함한다. 이들의 배치에 대한 설명은 상술한 바와 동일하므로 자세한 설명은 생략한다.
다음으로, 버퍼층(120) 상에 제1 산화물층(351, 451)을 형성한다. 제1 산화물층(351, 451)은 도 11 및 도 12에 도시된 제1 증착 사이클(C1)을 수행함으로써 형성할 수 있다. 버퍼층(120) 상에 전구체를 주입하는 단계(t1, t3)와 퍼지 단계(t2, t4)를 반복하여 수행함으로써, 제1 산화물층(351, 451)을 형성할 수 있다. 원자층 증착법(ALD)을 통해 제1 산화물층(351, 451)을 형성하기 때문에, 별도의 패터닝 단계 없이 버퍼층(120) 상에 직접 원하는 두께 및 조성을 갖는 제1 산화물층(351, 451)을 형성할 수 있다.
다음으로, 제1 산화물층(351, 451) 상에 배치되는 제2 산화물층(353, 453)과, 제2 산화물층(353, 453) 상에 배치되는 제3 산화물층(355, 455)을 형성하여 버퍼층(120) 상에 제1 활성층(350)과 제2 활성층(450)을 형성한다. 제1 내지 제3 산화물층들은 버퍼층(120)으로부터 일 방향, 예컨대 버퍼층(120)의 상면이 향하는 방향으로 순차적으로 형성될 수 있다. 제2 산화물층(353, 453)과 제3 산화물층(355, 455)은 각각 도 11 및 도 12의 제2 증착 사이클(C2)과 제3 증착 사이클(C3)을 수행함으로써 형성될 수 있다.
예시적인 실시예에서, 제1 활성층(350)과 제2 활성층(450)은 인듐-아연-주석 산화물(IZTO)을 포함할 수 있다. 상술한 바와 같이, 이 경우 제1 산화물층(351, 451)은 인듐 산화물(In2O3)이고, 제2 산화물층(353, 453)은 아연 산화물(ZnO)이고, 제3 산화물층(355, 455)은 주석 산화물(SnO)일 수 있다. 예시적인 실시예에서, 원자층 증착 사이클(SC)은 1회의 제1 증착 사이클(C1), 1회의 제2 증착 사이클(C2) 및 2회의 제3 증착 사이클(C3)을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다. 상기의 원자층 증착 사이클(SC)을 통해 산화물 반도체를 형성함으로써, 제1 활성층(350)과 제2 활성층(450)은 각각 10at.% 내지 16.at%의 범위를 갖는 주석(Sn)을 포함할 수 있다.
다만, 이에 제한되는 것은 아니다. 일 실시예에 따른 활성층(350, 450)이 주석(Sn)을 포함하기 위해, 원자층 증착 사이클(SC)이 주석 산화물(SnO)의 산화물층을 형성하는 증착 사이클(C1, C2, C3)을 포함하는 경우라면 원자층 증착 사이클(SC)의 순서는 특별히 제한되지 않는다. 예컨대, 원자층 증착 사이클(SC)은 주석 산화물(SnO)의 제3 산화물층(355, 455)을 형성하는 제3 증착 사이클(C3)이 제1 증착 사이클(C1)과 제2 증착 사이클(C2) 사이에 배치될 수도 있다. 이에 따라, 제조된 제1 활성층(350, 450) 내에서 주석(Sn)의 함량은 위치에 따라 다양한 분포를 가질 수도 있다.
한편, 제1 활성층(350)과 제2 활성층(450)은 도 16에 도시된 바와 같이 각 산화물층들이 서로 경계를 갖고 형성될 수 있으나, 이에 제한되지 않고 도 5 및 도 7과 같이 각 산화물층들이 하나의 산화물 반도체의 일체로 형성될 수도 있다. 이는 원자층 증착 사이클(SC) 이후에 소정의 열처리를 수행함으로써, 각 산화물층들을 하나의 산화물 반도체로 일체화 시킬 수 있다.
도 17에 도시된 바와 같이, 일 실시예에 따르면 원자층 증착 사이클(SC) 이후 열처리 공정을 수행하여 제1 활성층(350)과 제2 활성층(450)은 하나의 산화물 반도체로 일체화될 수 있다. 이에 따라, 제1 활성층(350)과 제2 활성층(450)에 포함된 주석(Sn)은 산화물 반도체의 위치에 무관하게 균일한 함량으로 포함될 수 있다. 다만, 이에 제한되지 않는다.
다음으로, 도 18에 도시된 바와 같이, 제1 활성층(350)과 제2 활성층(450) 상에 제1 게이트 절연층(130)을 형성하고, 제1 층간 절연층(160), 제1 및 제2 소스 전극(330, 430), 제1 및 제2 드레인 전극(340, 440)을 형성하여 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)를 형성한다. 제1 및 제2 소스 전극(330, 430)과 제1 및 제2 드레인 전극(340, 440)은 제1 층간 절연층(160) 상에 스퍼터링 방식으로 형성된 금속층을 포토 레지스트 패턴을 이용한 식각 공정으로 패터닝하여 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
마지막으로, 도 19에 도시된 바와 같이, 제1 보호층(170), 제1 평탄화층(180), 제1 전극(191), 유기 발광층(192), 화소 정의막(195), 제2 전극(193) 및 봉지층(196)을 형성한다.
이하에서는 다른 실시예에 따른 구동 트랜지스터(DT)와 스위칭 트랜지스터(ST)의 구조에 대하여 설명하기로 한다.
도 20은 다른 실시예에 따른 스위칭 트랜지스터를 나타내는 평면도이다. 도 21은 도 20의 Ⅲ-Ⅲ' 선을 따라 자른 단면도이다.
도 20 및 도 21의 스위칭 트랜지스터(ST_1)는 제2 차광층(460_1)을 더 포함할 수 있다. 도 21의 스위칭 트랜지스터(ST_1)는 제2 차광층(460_1)을 더 포함하여 제2 게이트 전극(410_1)이 제2 차광층(460_1)과 연결된 것을 제외하고는 도 7의 스위칭 트랜지스터(ST)와 동일하다. 이하에서는 중복된 설명은 생략하고 차이점에 대하여 설명하기로 한다.
도 20 및 도 21을 참조하면, 스위칭 트랜지스터(ST_1)는 제2 게이트 전극(410_1), 제2 활성층(450_1), 제2 소스 전극(430_1), 제2 드레인 전극(440_1) 및 제2 차광층(460_1)을 포함할 수 있다.
제2 차광층(460_1)은 제1 기판(110) 상에 배치된다. 제2 차광층(460_1)은 외부로부터의 광이 제1 기판(110)을 통해 제2 활성층(450_1)에 입사되는 것을 방지할 수 있다. 제2 차광층(460_1)의 제4 방향(DR4)의 길이와 제5 방향(DR5)의 길이는 제2 활성층(450_1)의 제4 방향(DR4)의 길이와 제5 방향(DR5)의 길이보다 길 수 있다. 제2 차광층(460_1)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제2 차광층(460_1) 상에는 버퍼층(120)이 형성될 수 있다.
제2 게이트 전극(410_1)은 제6 컨택홀(CT6)을 통해 제2 차광층(460_1)과 접촉될 수 있다. 제6 컨택홀(CT6)은 제1 게이트 절연층(130)과 버퍼층(120)을 관통하여 제2 차광층(460_1)을 노출하도록 형성될 수 있다. 이 경우, 제2 활성층(450_1)의 하부에 배치된 제2 차광층(460_1)과 제2 게이트 전극(410_1)은 동일한 전압을 갖게 된다. 즉, 제2 게이트 전극(410_1)은 상부 게이트 전극으로 역할을 하고, 제2 차광층(460_1)은 하부 게이트 전극으로 역할을 할 수 있다. 따라서, 스위칭 트랜지스터(ST_1)는 더블 게이트 방식으로 구동될 수 있으므로, 스위칭 트랜지스터(ST_1)의 오프 시에 스위칭 트랜지스터(ST_1)의 제2 활성층(450_1)의 채널 영역(450c_1)에 누설 전류가 흐르는 것을 방지하거나 줄일 수 있다.
도 22는 다른 실시예에 따른 구동 트랜지스터를 나타내는 단면도이다.
도 22의 구동 트랜지스터(DT_2)는 제1 활성층(350_2)이 더 많은 수의 산화물층을 포함하는 것을 제외하고는 도 9의 구동 트랜지스터(DT)와 동일하다. 이하에서는 중복되는 설명은 생략하고 차이점에 대하여 설명하기로 한다.
도 22를 참조하면, 도 9의 구동 트랜지스터(DT)와 달리, 도 22의 구동 트랜지스터(DT_2)는 제1 활성층(350_2)에 포함된 산화물층(351, 353, 355)이 3개의 층 이상일 수 있다. 이는 도 11 및 도 12를 참조하여 설명한 원자층 증착 사이클(SC)이 수회 반복됨으로써 형성된 것일 수 있다. 즉, 도 22의 제1 활성층(350_2)을 형성하는 단계는, 제1 증착 사이클(C1), 제2 증착 사이클(C2) 및 제3 증착 사이클(C3)이 적어도 2회 반복되어 수행될 수 있다. 제1 활성층(350_2)의 하면(LS_2)으로부터 상면(US_2)으로 갈수록 제1 산화물층(351), 제2 산화물층(353) 및 제3 산화물층(355)이 적층된 단위 적층체가 복수개 적층된다.
일 실시예에 따르면, 제1 활성층(350_2)에 포함된 주석(Sn)의 함량은 하면(LS_2)으로부터 상면(US_2)으로 갈수록 증가와 감소가 부분적으로 반복될 수 있다. 예컨대, 제3 산화물층(355) 주석 산화물(SnO)일 경우, 제1 활성층(350_2)의 하면(LS_2)으로부터 최초의 제3 산화물층(355)이 형성된 위치까지는 주석(Sn)의 함량이 증가할 수 있다. 반면에, 최초의 제3 산화물층(355)이 형성된 위치로부터 그 상부 방향으로 갈수록 주석(Sn)의 함량은 일부 감소할 수 있다. 이와 같이, 제1 활성층(350_2)을 형성하는 원자층 증착 사이클(SC)이 수회 반복되어 형성될 경우, 제1 활성층(350_2) 내의 주석(Sn)의 함량은 위치에 따라 다양한 분포를 가질 수도 있다.
도 23은 또 다른 실시예에 따른 구동 트랜지스터를 나타내는 단면도이다.
도 23의 구동 트랜지스터(DT_3)는 제1 활성층(350_3)이 복수의 산화물층이 일체화된 산화물 반도체를 포함하되, 산화물 반도체의 위치에 따라 주석(Sn)의 함량이 다른 것을 제외하고는 도 5의 구동 트랜지스터(DT)와 동일하다. 이하에서는 중복되는 설명은 생략하고 차이점에 대하여 설명하기로 한다.
상술한 바와 같이, 원자층 증착 사이클(SC)을 수행한 뒤, 소정의 열처리 공정을 수행하여 복수의 산화물층을 하나의 일체화된 산화물 반도체로 형성할 수 있다. 여기서, 열처리 공정의 시간 및 온도 등을 조절함으로써, 하나의 산화물 반도체 내에서 주석(Sn)의 분포도를 제어할 수 있다.
도 23을 참조하면, 일 실시예에 따른 제1 활성층(350_3)은 상면(US_3)으로부터 하면(LS_3)으로 갈수록 주석(Sn)의 함량이 선형적으로 변할 수 있다. 예컨대 제3 산화물층(355)이 주석 산화물(SnO)이고, 제1 활성층(350_3)의 상면(US_3)에 인접하도록 주석 산화물(SnO)이 형성된 경우, 도 23의 제1 활성층(350_3)은 상면(US_3)으로부터 하면(LS_3)으로 갈수록 주석(Sn)의 함량이 선형적으로 감소할 수 있다. 또는, 주석 산화물(SnO)을 형성하는 증착 사이클을 먼저 수행하는 경우, 제1 활성층(350_3)은 상면(US_3)으로부터 하면(LS_3)으로 갈수록 주석(Sn)의 함량이 선형적으로 증가할 수 있다.
이하에서는 일 실시예에 따른 원자층 증착법(ALD)을 이용하여 형성된 산화물 반도체 활성층을 포함하는 박막 트랜지스터에 대한 특성 평가 실험에 대하여 설명하기로 한다.
실험예
제조예 1. 인듐-아연-주석 산화물(IZTO) (111) 박막의 제조
원자층 증착법을 이용하여 인듐-아연-주석 산화물(IZTO) 박막을 산화물 반도체를 제조하였다. 인듐-아연-주석 산화물(IZTO)은 인듐 산화물, 아연 산화물 및 주석 산화물을 형성하는 원자층 증착 사이클을 수행하여 제조하였으며, 이는 도 11 및 도 12를 참조하여 상술한 바와 동일하다. 즉, 각 금속 산화물 박막은 금속 전구체 주입, 퍼지(purge), 산화 가스 주입 및 퍼지(purge) 공정을 포함하는 하나의 원자층 증착 사이클을 수행함으로써 형성되었다.
구체적으로, 인듐 산화물 박막을 증착하기 위해, 인듐 전구체로 InCA-1을 1초동안 주입한 뒤 10초 동안 퍼지(purge)한 후, H2O2 가스를 0.5초 주입하고 10초동안 퍼지하는 공정을 수행하였다. 이와 같은 인듐-사이클(In Cycle)을 1회 수행하여 인듐 산화물 박막(In2O3)을 형성하였다.
다음으로, 인듐 산화물 박막 상에 아연 산화물 박막을 형성하기 위해, 아연 전구체로 디에틸아연(Diethylzinc, DEZ)을 0.3초 주입한 뒤 10초 동안 퍼지한 후, H2O2 가스를 0.5초 주입하고 10초동안 퍼지하는 공정을 수행하였다. 이와 같은 아연-사이클(Zn Cycle)을 1회 수행하여 아연 산화물 박막(ZnO)을 형성하였다.
다음으로, 아연 산화물 박막 상에 주석 산화물 박막을 형성하기 위해, 주석 전구체로 테트라키스디메틸아미노주석(Tetrakis[dimethylamino]tin, TDMASn)을 1초 동안 주입한 뒤 10초 동안 퍼지한 후, H2O2 가스를 0.5초 주입하고 10초동안 퍼지하는 공정을 수행하였다. 이와 같은 주석-사이클(Sn Cycle)을 1회 수행하여 주석 산화물 박막(SnO)을 형성하였다.
이상의 공정을 통해 인듐 사이클, 아연 사이클 및 주석 사이클을 1:1:1의 비율로 수행하여 IZTO 1:1:1 산화물 박막을 제조하였다(이하, 제조예 1).
제조예 2. 인듐-아연-주석 산화물(IZTO) (112) 박막의 제조
상기 제조예 1에서, 주석 산화물 박막을 형성하는 주석 사이클(Sn Cycle)을 2회 수행한 것을 제외하고는 동일한 방법을 수행하여 IZTO 1:1:2 산화물 박막을 제조하였다(이하, 제조예 2).
비교예 1. 인듐-아연 산화물(IZO) (110) 박막의 제조
상기 제조예 1에서, 주석 산화물 박막을 형성하는 주석 사이클(Sn Cycle)을 0회 수행한 것을 제외하고는 동일한 방법을 수행하여 IZO 1:1:0 산화물 박막을 제조하였다(이하, 비교예 1).
실험예 1. 산화물 박막의 조성 비교
상기 제조예 1, 제조예 2 및 비교예 1의 산화물 박막 내에 존재하는 원소의 비율을 오제 전자 분광법(Auger electron spectrocopy, AES)을 이용하여 분석하고, 그 결과를 도 24 및 하기 표 1에 나타내었다.
박막
(Thin film)		 C (at.%) In (at.%) Sn (at.%) Zn (at.%) O (at.%)
비교예 1(1:1:0) 0.7 19.3 0 29.6 49.8
제조예 1(1:1:1) 1.1 17.0 9.0 20.6 51.4
제조예 2(1:1:2) 2.1 15.2 15.8 14.8 51.7
도 24는 일 실험예에 따른 산화물 박막의 오제 전자 분광(Auger electron spectrocopy, AES) 분석 결과를 나타내는 그래프이다.
도 24 및 상기 표 1을 참조하면, 주석 사이클(Sn Cycle)을 0회 수행한 경우(비교예 1), IZO 산화물 박막 내에 포함된 주석(Sn)의 함량이 0 at.%인 것을 알 수 있었다. 그리고, 주석 사이클(Sn Cylce)을 각각 1회 및 2회 수행한 경우(제조예 1 및 제조예 2), IZTO 산화물 박막 내에 포함된 주석(Sn)의 함량이 각각 9.0 at.% 및 15.8 at.%인 것을 알 수 있었다.
이를 통해, 원자층 증착법을 통한 산화물 박막 제조시, 원자층 증착 사이클의 수 및 비율을 제어함으로써 산화물 박막 내에 포함된 주석(Sn)의 함량을 비교적 정밀하게 조절할 수 있다.
실험예 2. 산화물 박막의 내화학성 특성 평가 (1)
상기 제조예 1, 제조예 2 및 비교예 1의 산화물 박막의 내화학성 특성 평가를 수행하였다. 내화학성 특성 평가는 제조된 산화물 박막의 초기 상태, 아세톤(Acetone) 용액 처리 후, Developer 용액 처리 후, 및 Stripper 용액 처리 후에 따른 굴절률(n) 및 저항값(Resistance, R)을 측정하여 확인하였다. 아세톤 용액 처리는 3분동안 수행하였고, developer 용액은 48초, stripper 용액은 3분 동안 수행하였다. 산화물 박막의 내화학성 특성 평가 결과를 하기 [표 2]에 도시하였다.
박막
(Thin film)		 Before After Acetone
3 min		 After Developer
48 s		 After Stripper
3 min
n R n R n R n R
비교예 1
(1:1:0)		 2.06 37.1 kΩ 1.69 2.7
MΩ		 1.60 3.1 MΩ 1.65 8.3
MΩ
제조예 1
(1:1:1)		 2.05 271.5 kΩ 2.02 954.8 kΩ 2.03 1.4 MΩ 2.03 6.1 MΩ
제조예 2(1:1:2) 2.04 12.3 kΩ 2.03 16.5 kΩ 2.01 13.5 kΩ 2.03 11.6 kΩ
상기 [표 2]에서, n은 산화물 박막의 굴절율을 나타내고, R은 산화물 박막의 저항값을 나타낸다. 상기 [표 2]를 참조하면, 주석을 포함하는 산화물 박막인 제조예 1 및 제조예 2는 주석을 포함하지 않는 산화물 박막인 비교예 1에 비해 용액 처리에 따른 굴절률 변화가 작은 것을 알 수 있었다. 또한, 주석을 15.8 at% 포함하는 제조예 2는 주석을 9.0 at.% 포함하는 제조예 1에 비해 용액 처리에 따른 저항값의 변화가 작은 것을 알 수 있었다.
즉, 산화물 박막이 주석을 포함하고, 특히 특정 함량, 예컨대 10 at.% 내지 16 at.% 포함함에 따라 우수한 내화학성을 갖는 것을 알 수 있었다.
실험예 3. 산화물 박막의 내화학성 특성 평가 (2)
상기 제조예 1, 제조예 2 및 비교예 1의 산화물 박막의 내화학성 특성 평가를 수행하였다. 내화학성 특성 평가는 제조된 산화물 박막 20nm를 불산(HF) 200:1 식각액(etchant)과 ITO 식각액(etchant)을 이용하여 식각 선택비(etching rate)를 측정하고, 그 결과를 하기 표 3에 도시하였다.
박막
(Thin film, 20nm)		 HF 200:1 Etchant ITO Etchant(60℃)
Time (s) Rate(nm/s) Time (s) Rate(nm/s)
비교예 1
(1:1:0)		 3 7 1 20
제조예 1(1:1:1) 75 0.2 5 4
제조예 2(1:1:2) - - 50 0.4
상기 [표 3]에서, 시간(time)은 각 식각액으로 산화물 박막을 식각할 때, 20nm의 산화물 박막이 식각되는 데에 소요되는 시간을 측정한 것이고, 선택비(rate)는 각 식각액에 대한 식각 속도를 측정한 것이다.
상기 [표 3]을 참조하면, 주석(Sn)을 포함하는 산화물 박막인 제조예 1 및 제조예 2가 비교예 1에 비해 불산 식각액과 ITO 식각액에 대한 내화학성이 커지고, 특히 주석(Sn)을 15.8 at.% 포함하는 제조예 2의 경우, 제조예 1보다 우수한 식각 선택비를 갖는 것을 알 수 있다.
즉, 산화물 박막이 주석을 포함하는 경우, 우수한 내화학성 및 식각 선택비를 가질 수 있고, ITO 전극을 사용할 경우, 식각 선택비를 통한 마스크(Mask) 절감 효과를 가지는 것을 알 수 있었다.
실험예 4. 산화물 박막의 결함(defect) 평가
상기 제조예 1, 제조예 2 및 비교예 1의 산화물 박막의 결함(defect) 특성 평가를 수행하였다. 제조예 1, 제조예 2 및 비교예 1의 산화물 박막을 X-선 광전자 분광법(X-ray photoelectron spectroscopy, XPS) 분석을 수행하여 산화물 박막 내 산소-결함(O-Deficient) 비율과 산소-금속(O-M) 비율을 측정하고, 그 결과를 하기 표 4 및 도 25에 도시하였다.
박막
(Thin film)		 O-M O-deficient O-H/C
비교예 1
(1:1:0)		 43.1 18.0 38.9
제조예 1
(1:1:1)		 58.8 17.5 23.6
제조예 2(1:1:2) 70.6 14.6 14.8
도 25는 일 실험예에 따른 산화물 박막의 X-선 광전자 분광(X-ray photoelectron spectroscopy, XPS) 분석 결과를 나타내는 그래프이다.
도 25 및 상기 표 4를 참조하면, 주석 사이클(Sn Cycle)의 비율이 증가함에 따라(제조예 2), 산화물 박막 내 산소-결함(O-deficient)의 비율은 줄어들고, 산소-금속(O-M) 비율은 증가한 것을 알 수 있었다. 즉, 산화물 박막의 제조 시, 원자층 증착 사이클의 수 및 비율을 제어함으로써 산화물 박막 내에 포함된 산소-결함 및 산소-금속 비율을 조절할 수 있다.
실험예 5. 산화물 박막을 포함하는 소자의 특성 및 신뢰도 평가
상기 제조예 1, 제조예 2 및 비교예 1의 산화물 박막을 활성층으로 하는 박막 트랜지스터를 제조하고, 이에 대한 소자 특성 평가 및 신뢰도 평가를 수행하였다. 제조예 1, 제조예 2 및 비교예 1의 산화물 박막을 포함하는 박막 트랜지스터를 이용하여 소자 특성 평가를 수행하고 그 결과를 도 26 및 하기 표 5에 도시하고, 소자 PBTS 신뢰도 평가를 수행하여 그 결과를 도 27에 도시하였다.
박막(Thin film) 비교예 1
(1:1:0)		 제조예 1
(1:1:1)		 제조예 2
(1:1:2)
Vth[V] -1.2±0.3 -1.4±0.2 -3.63±0.3
μeff [cm2/Vs] 19.2±0.5 26.8±0.4 22.4±0.2
μsat [cm2/Vs] 18.0±0.6 27.8±0.3 22.7±0.2
S.S. [V/decade] 0.25±0.01 0.28±0.03 0.41±0.03
Hysteresis [V] 0.32±0.03 0.28±0.02 0.25±0.02
Ion/Ioff 2.4E+10 3.8E+11 1.7E+11
도 26 및 도 27은 일 실험예에 따른 박막 트랜지스터의 소자 특성 및 신뢰도 평가를 수행한 결과를 나타내는 그래프들이다.
도 26, 도 27 및 상기 표 5를 참조하면, 제조예 1, 제조예 2 및 비교예 1의 산화물 박막을 포함하는 박막 트랜지스터 중에서 소자 특성이 가장 우수한 것은 주석 사이클(Sn Cycle)을 1회 수행한 제조예 1인 것을 알 수 있다. 반면에, PBTS 신뢰도 평가의 경우, 주석 사이클(Sn cycle)의 비율이 2회인 제조예 2가 가장 우수한 신뢰도 특성을 갖는 것을 알 수 있었다. 비교예 1의 경우, PBTS 신뢰도 평가에서 게이트 전압(gate voltage(V))이 2.2V 변하는 반면, 제조예 1 및 2의 경우 각각 1.8V 및 0.7V 만이 변하는 것을 알 수 있었다. 즉, 주석 사이클(Sn cycle)의 수 및 비율을 조절함으로써 특정 함량의 주석(Sn)을 포함한 산화물 박막을 제조할 수 있고, 이를 포함하여 제조된 박막 트랜지스터는 우수한 소자 특성과 신뢰도 특성을 가질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
10: 표시 패널
20: 표시 구동 회로
30: 회로 보드
110: 제1 기판 120: 버퍼층
130: 제1 게이트 절연층 160: 제1 층간 절연층
170: 제1 보호층 180: 제1 평탄화층
191: 제1 전극 192: 유기 발광층 193: 제2 전극
195: 화소 정의막 196: 봉지층
310: 제1 게이트 전극
330: 제1 소스 전극 340: 제1 드레인 전극
350: 제1 활성층
410: 제2 게이트 전극
430: 제2 소스 전극 440: 제2 드레인 전극
450: 제2 활성층

Claims (20)

  1. 스캔 라인 및 상기 스캔 라인과 교차하는 데이터 라인에 접속되는 화소를 포함하고,
    상기 화소는 발광 소자, 및 상기 데이터 라인으로부터 인가된 데이터 전압에 따라 상기 발광 소자에 공급되는 구동 전류를 제어하는 구동 트랜지스터를 포함하며,
    상기 구동 트랜지스터는 주석(Sn)을 포함하는 산화물 반도체를 갖는 제1 활성층을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 산화물 반도체 내에서 상기 주석(Sn)의 함량은 10 at.% 내지 16 at.%의 범위를 갖는 표시 장치.
  3. 제2 항에 있어서,
    상기 주석은 상기 산화물 반도체 내에서 분산된 표시 장치.
  4. 제2 항에 있어서,
    상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Galium-Tin Oxide, IGTO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide, IGZTO)을 포함하는 표시 장치.
  5. 제1 항에 있어서,
    상기 산화물 반도체는 주석(Sn)을 포함하는 적어도 하나의 제1 산화물층 및 인듐(In)을 포함하는 적어도 하나의 제2 산화물층을 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 산화물 반도체는 상기 제1 산화물층과 상기 제2 산화물층이 교번적으로 적층된 구조를 갖는 표시 장치.
  7. 제5 항에 있어서,
    상기 산화물 반도체는 아연(Zn)을 포함하는 적어도 하나의 제3 산화물층을 더 포함하고, 상기 제1 내지 제3 산화물층이 일 방향으로 적층된 구조를 갖는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 활성층은 상기 일 방향에 따른 일 면 및 상기 일 면에 대향하는 타 면을 포함하고,
    상기 일 면에 인접한 영역의 주석의 함량과 상기 타 면에 인접한 영역의 주석의 함량은 서로 다른 값을 갖는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 활성층 내에 포함된 상기 주석의 함량은 상기 일 면으로부터 상기 타 면으로 갈수록 선형적으로 감소하는 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 활성층은 제1 도체화 영역, 제2 도체화 영역 및 상기 제1 도체화 영역과 상기 제2 도체화 영역 사이에 배치된 채널 영역을 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 구동 트랜지스터는,
    상기 제1 활성층 아래에 배치된 제1 차광층;
    상기 제1 활성층 상에 배치된 제1 게이트 전극;
    상기 제1 게이트 전극 상에 배치된 층간 절연막을 관통하는 제1 컨택홀을 통해 상기 제1 도체화 영역에 접속되는 제1 소스 전극; 및
    상기 층간 절연막을 관통하는 제2 컨택홀을 통해 상기 제2 도체화 영역에 접속되는 제1 드레인 전극을 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 화소는 상기 스캔 라인에 인가되는 스캔 신호에 따라 상기 데이터 라인의 상기 데이터 전압을 상기 구동 트랜지스터의 게이트 전극에 인가하기 위한 스캔 트랜지스터를 포함하고,
    상기 스캔 트랜지스터는 주석(Sn)을 포함하는 산화물 반도체를 갖는 제2 활성층을 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제2 활성층 내에서 상기 주석(Sn)의 함량은 10 at.% 내지 16 at.%의 범위를 갖는 표시 장치.
  14. 대상 기판 상에 원자층 증착법을 이용하여 적어도 하나의 산화물층을 포함하는 활성층을 형성하는 단계; 및
    상기 활성층을 포함하는 적어도 하나의 박막 트랜지스터를 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 산화물층은 인듐(In)을 포함하는 적어도 하나의 제1 산화물층 및 주석(Sn)을 포함하는 적어도 하나의 제2 산화물층을 포함하는 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 활성층을 형성하는 단계는 상기 적어도 하나의 산화물층을 형성하는 원자층 증착 사이클을 적어도 1회 수행하는 단계를 포함하고,
    상기 원자층 증착 사이클은 상기 대상 기판 상에 상기 제1 산화물층을 형성하는 제1 증착 사이클 단계; 및
    상기 제1 산화물층 상에 상기 제2 산화물층을 형성하는 제2 증착 사이클 단계를 포함하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 원자층 증착 사이클은 상기 제2 산화물층과 상기 제1 산화물층 사이에 아연(Zn)을 포함하는 제3 산화물층을 형성하는 제3 증착 사이클 단계를 더 포함하는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 원자층 증착 사이클은 상기 제2 증착 사이클 단계를1회 이상의 수행하고,
    상기 제1 증착 사이클 단계와 상기 제3 증착 사이클 단계는 동일한 비율로 수행하는 표시 장치의 제조 방법.
  19. 제15 항에 있어서,
    상기 활성층은 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Galium-Tin Oxide, IGTO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide, IGZTO)을 포함하는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 활성층 내에서 상기 주석(Sn)의 함량은 10 at.% 내지 16 at.%의 범위를 갖는 표시 장치의 제조 방법.
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