CN108886060A - 薄膜晶体管 - Google Patents

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Abstract

一种在基板上按顺序至少具有氧化物半导体层、栅绝缘膜、栅电极、源‑漏电极和保护膜，此外还含有保护层的薄膜晶体管，其中，所述氧化物半导体层，由以特定的原子数比含有In、Ga、Zn、Sn和O的氧化物构成，所述保护层含有SiNx，并且迁移率为15cm2/Vs以上。

Description

薄膜晶体管
技术领域
本发明涉及含有氧化物半导体层的薄膜晶体管。更具体地说，特别是涉及作为顶栅型的薄膜晶体管，例如适合用于液晶显示器和有机EL显示器等的显示装置的薄膜晶体管。
背景技术
非晶氧化物半导体，与现有的非晶硅薄膜相比，具有更高的载流子浓度，可期待其面向有大型·高分辨率·高速驱动要求的划时代显示器的应用。另外非晶氧化物半导体，因为光学带隙大，能够低温成膜，所以能够在树脂基板上成膜，也可期待其应用到轻而透明的显示器上。
作为上述氧化物半导体，例如专利文献1～3所示，熟知的是由铟、镓、锌和氧构成的In－Ga－Zn系(IGZO系)非晶氧化物半导体。
另外在薄膜晶体管中，有底栅型和顶栅型这两种构造，根据其特征和特性分别使用。底栅型具有的特征是，掩模数少，可抑制制造成本，多用在使用了非晶硅的薄膜晶体管中。
另一方面，顶栅型能够制作微细的晶体管，以寄生电容小为特征，经常用在使用了多晶硅的薄膜晶体管中。在氧化物半导体中，也是根据用途和特性，以最大限度发挥其性能的方式，适用作为顶栅型最佳的薄膜晶体管构造。
【现有技术文献】
【专利文献】
【专利文献1】日本国特开2010－219538号公报
【专利文献2】日本国特开2011－174134号公报
【专利文献3】日本国特开2013－249537号公报
但是，使用上述IGZO系的氧化物半导体制作薄膜晶体管(TFT：ThinFilmTransistor)时的场效应迁移率(以下有称为载流子迁移率或仅称为迁移率的情况)为10cm2/Vs以下，为了应对显示装置的大画面化、高精细化和高速驱动化，要求拥有更高迁移率的材料。
另外，若氢向氧化物半导体扩散，则载流子浓度变化，若氢过剩地扩散，则氧化物半导体导体化。但是，氢适度扩散到高迁移率氧化物半导体中，会导致载流子迁移率增加，显示出高迁移率。
发明内容
鉴于上述实际情况，在本发明中，为了在顶栅型薄膜晶体管中，适用高迁移率的氧化物半导体，并最大限度发挥其性能，而提供一种最佳的薄膜晶体管构造。
对此，本发明者们发现，能够采用特定的氧化物半导体层的金属元素的原子比与保护层、缓冲层，能够解决上述课题，从而完成本发明。
即，本发明如下。
[1]一种薄膜晶体管，是在基板上按顺序至少具有氧化物半导体层、栅绝缘膜、栅电极、源-漏电极和保护膜，还含有保护层的薄膜晶体管，其中，
所述氧化物半导体层由In、Ga、Zn、Sn及O所构成的氧化物构成，各金属元素的原子数比满足如下的关系：
0.09≤Sn/(In+Ga+Zn+Sn)≤0.25
0.15≤In/(In+Ga+Zn+Sn)≤0.40
0.07≤Ga/(In+Ga+Zn+Sn)≤0.20，及
0.35≤Zn/(In+Ga+Zn+Sn)≤0.55，
所述保护层含有SiNx，并且
迁移率为15cm2/Vs以上。
[2]根据所述[1]记述的薄膜晶体管，其中，所述氧化物半导体层中的In和Sn的原子数比，满足0.15≤Sn/(In+Sn)≤0.55的关系。
[3]根据所述[1]或[2]记述的薄膜晶体管，其中，所述保护层含有20原子％以上的氢。
[4]所述[1]～[3]中任一项所述的薄膜晶体管，其中，所述栅绝缘膜由SiOx、与SiNx和SiOyNz中的至少任意一者构成，所述SiOx的厚度与所述SiNx和所述SiOyNz中的至少任意一者的合计的厚度的比为1:1～1:4。
[5]一种薄膜晶体管，是在基板上按顺序至少具有缓冲层、氧化物半导体层、栅绝缘膜、栅电极、源-漏电极和保护膜，还含有保护层的薄膜晶体管，其中，
所述氧化物半导体层由In、Sn、O、以及Ga和Zn中的至少任意一者所构成的氧化物构成，各金属元素的原子数比满足如下的关系：
0.09≤Sn/(In+Ga+Zn+Sn)≤0.25
0.15≤In/(In+Ga+Zn+Sn)≤0.40，以及
0.07≤Ga/(In+Ga+Zn+Sn)≤0.20和
0.35≤Zn/(In+Ga+Zn+Sn)≤0.55中的至少任意一者，
所述缓冲层含有SiNx和SiOyNz中的至少任意一者，
所述保护层含有SiNx，并且
迁移率为15cm2/Vs以上。
根据本发明，能够得到适用In－Ga－Zn－Sn系氧化物作为氧化物半导体层，实现了高迁移率的顶栅型薄膜晶体管。
附图说明
图1是本发明的顶栅型的薄膜晶体管的概略剖面图。
图2是表示本发明的顶栅型的薄膜晶体管的其他方式的概略剖面图。
具体实施方式
本发明的薄膜晶体管中，将作为金属元素含有In、Ga、Zn和Sn的In－Ga－Zn－Sn系氧化物用于顶栅型薄膜晶体管的半导体层时，通过恰当控制各个金属元素的原子数比，并且使SiNx和SiOyNz这样作为氢扩散源的绝缘层在薄膜晶体管构造之中以恰当的形式介入，从而实现了薄膜晶体管的高迁移率。
即，本发明的薄膜晶体管，是基在板上按顺序至少具有氧化物半导体层、栅绝缘膜、栅电极、源-漏电极和保护膜的顶栅型的TFT，此外还含有保护层，
所述氧化物半导体层由In、Ga、Zn、Sn和O所构成的氧化物构成，各金属元素的原子数比，满足如下关系：
0.09≤Sn/(In+Ga+Zn+Sn)≤0.25
0.15≤In/(In+Ga+Zn+Sn)≤0.40
0.07≤Ga/(In+Ga+Zn+Sn)≤0.20，及
0.35≤Zn/(In+Ga+Zn+Sn)≤0.55，并且，
所述保护层含有SiNx。
本发明的薄膜晶体管，通过具有上述构成，并通过进行后退火处理，能够具有15cm2/Vs以上的高迁移率。
还有，在本说明书中所谓“保护膜”，意思是保护源-漏电极的膜，称为钝化膜和最终保护膜等。另外，所谓“保护层”，意思是称为protection layer等的层，是用于保护TFT免受蚀刻酸溶液侵蚀等的层。
另外，基板与氧化物半导体层之间也可以具有缓冲层。
具有缓冲层时，氧化物半导体层由In、Sn、O、以及Ga和Zn中的至少任意一者所构成的氧化物构成，此外还含有保护层，各金属元素的原子数比满足如下的关系即可：
0.09≤Sn/(In+Ga+Zn+Sn)≤0.25
0.15≤In/(In+Ga+Zn+Sn)≤0.40，以及
0.07≤Ga/(In+Ga+Zn+Sn)≤0.20和
0.35≤Zn/(In+Ga+Zn+Sn)≤0.55中的至少任意一者，所述缓冲层含有SiNx和SiOyNz中的至少任意一者，并且所述保护层含有SiOx。
本发明的薄膜晶体管，通过具有上述构成，并且通过进行后退火处理，能够具有15cm2/Vs以上的高迁移率。
(氧化物半导体层)
本发明的氧化物半导体层由In、Ga、Zn、Sn和O所构成的氧化物构成，各金属元素对于In、Ga、Zn和Sn的合计的原子数比满足下述关系式。
0.15≤In/(In+Ga+Zn+Sn)≤0.40，
0.07≤Ga/(In+Ga+Zn+Sn)≤0.20，
0.09≤Sn/(In+Ga+Zn+Sn)≤0.25，和
0.35≤Zn/(In+Ga+Zn+Sn)≤0.55。
金属元素之中，In是有助于导电性提高的元素。
In原子数比越大，即，金属元素中所占的In量越多，氧化物半导体层的导电性越提高，因此场效应迁移率增加。为了有效地发挥上述作用，需要使In原子数比为0.15以上。上述In原子数比优选为0.20以上，更优选为0.25以上。
另一方面，若In原子数比过大，则载流子密度过度增加，存在阈值电压降低至负电压的情况等。因此，In原子数比使上限为0.40以下，优选为0.35以下，更优选为0.32以下。
Ga是有助于减少氧缺乏和控制载流子密度的元素。
Ga原子数比越大，氧化物半导体层的电稳定性越提高，发挥着抑制载流子过剩发生的效果。为了有效地发挥上述作用，需要使Ga原子数比为0.07以上。上述Ga原子数比优选为0.10以上，更优选为0.15以上。
另一方面，若Ga原子数比过大，则氧化物半导体层的导电性降低，场效应迁移率容易降低。因此，Ga原子数比使上限为0.20以下，优选为0.17以下。
Sn是有助于提高酸蚀刻耐性的元素。
Sn原子数比越大，氧化物半导体层对于无机酸蚀刻液的耐性越提高。另外，若在含有Sn的氧化物半导体中发生氢扩散，则载流子密度增加，迁移率增加。为了有效地发挥这些作用，Sn原子数比需要为0.09以上。上述Sn原子数比优选为0.12以上，更优选为0.15以上。
另一方面，若Sn原子数比过大，则氧化物半导体层的场效应迁移率降低，并且对于酸蚀刻液的耐性过高，氧化物半导体层膜自身的加工变得困难。因此，Sn原子数比使上限为0.25以下，优选为0.22以下，更优选为0.20以下。
Zn是有助于氧化物半导体本身的蚀刻加工性的元素。
Zn原子数比越大，氧化物半导体加工时的蚀刻速度越提高。为了有效地发挥上述作用，需要使Zn原子数比为0.35以上。上述Zn原子数比优选为40以上，更优选为45以上。
另一方面，若Zn原子数比过大，则PAN、H2O2耐性受损。因此，Zn原子数比使上限为0.55以下，优选为0.52以下。
薄膜晶体管具有含SiNx和SiOyNz中的至少任意一者的缓冲层时，氧化物半导体层由In、Sn、O、以及Ga和Zn中的至少任意一者所构成的氧化物构成即可，更优选由In、Ga、Zn、Sn和O所构成的氧化物构成，各金属元素的原子数比，进一步优选满足如下关系：
0.09≤Sn/(In+Ga+Zn+Sn)≤0.25
0.15≤In/(In+Ga+Zn+Sn)≤0.40
0.07≤Ga/(In+Ga+Zn+Sn)≤0.20，和
0.35≤Zn/(In+Ga+Zn+Sn)≤0.55。
此外，氧化物半导体层的组成中，优选In和Sn的金属元素比率满足下式。
0.15≤Sn/(In+Sn)≤0.55
若增加In添加量，则使载流子密度增加，但缺陷也增加，可靠性降低。另一方面，Sn添加加大氢扩散的效果，载流子密度进一步增加。因此，在上述关系式中，更优选为0.18以上，进一步优选为0.25以上。
但是若Sn添加量多，则氧化物半导体的图案化时，蚀刻加工困难。因此，在上述关系式中，更优选为0.50以下，进一步优选为0.45以下。
具有上述氧化物半导体层的本发明的薄膜晶体管，迁移率显示在15cm2/Vs以上，优选显示出20cm2/Vs以上的高迁移率。使用了以往所用的In－Ga－Zn－O(IGZO)的薄膜晶体管，因为迁移率在10cm2/Vs左右，所以迁移率大幅增加。这时在源-漏电极间流通的漏电流也增加，但这是由于本发明的氧化物半导体层具有比IGZO高的载流子浓度。
本发明的氧化物半导体层的高迁移率化，与经过热处理而从SiNx或SiOyNz扩散到氧化物半导体层的氢和氢化合物有关。即，若摄入到SiNx或SiOyNz中的氢和氢化合物扩散到氧化物半导体层，则氧化物半导体层的载流子密度增加。特别是若氧化物半导体层中的Sn含量多，则该效果显著。
还有，构成保护层的SiNx中包含的氢和氢化合物之所以会扩散到氧化物半导体层中，是在施加200℃以上的热处理(后退火处理)时。
另外，在基板与氧化物半导体层之间具有缓冲层的薄膜晶体管中，氧化物半导体层的高迁移率化，与从氧化物半导体层相接的缓冲层扩散到氧化物半导体层的氢和氢化合物有关。即，该缓冲层含有SiNx和SiOyNz中的至少任意一者，SiNx或SiOyNz中包含的氢和氢化合物扩散到氧化物半导体层中。
(保护层、栅绝缘膜和缓冲层)
本发明的保护层含有SiNx。如果含有SiNx，则保护膜可以是单膜，也可以是层叠膜，但从过剩的氢扩散有可能导致氧化物半导体的导体化的风险这一点出发，优选为在与氧化物半导体接触的一侧形成有氧化硅膜的层叠膜。
保护层使用的是用CVD(化学气相沉积：chemical vapor deposition)法形成的SiNx膜，其能够增多保护层中的氢含量，因此优选。含有SiNx的保护层，优选含有氢20原子％以上，更优选含有25原子％以上。
保护层中所含有的氢，经过薄膜晶体管形成的工序中施加的热过程(后退火处理)而扩散到氧化物半导体层中，变化为氧化物半导体层具有高载流子迁移率的层。
这时，也可以使氢的扩散源为栅绝缘膜。即，也可以使栅绝缘膜与保护层一起作为含有SiNx的膜。所谓含有SiNx的膜，不限于单层SiNx膜，也可以是层叠膜。另外，也能够使用与SiNx同样地包含可以含有氢的SiOyNz的膜
若使栅绝缘膜为单层SiNx膜，则氢过剩地扩散至氧化物半导体层，因此在氧化物半导体层上成膜的SiOx膜氢含量少，在其上连续成膜SiNx膜，可以抑制向氧化物半导体层过剩的氢扩散，因此更为优选。
即，栅绝缘膜优选含有SiOx，与SiNx和SiOyNz中的至少任意一者。例如，可列举SiOx单膜和SiNx或SiOyNz的单膜的层叠膜、SiOx单膜与SiNx单膜和SiOyNz单膜的层叠膜等。其中，从成本这一点出发，优选SiOx单膜与SiNx单膜或SiOyNz单膜的层叠膜。
在栅绝缘膜中，SiOx的厚度，与SiNx和SiOyNz中的至少任意一者的合计的厚度的比，从避免过剩的氢扩散造成导体化这一点出发，优选为1:1～1:4，更优选为1:1～1:2。还有，SiOx的厚度与SiNx和SiOyNz中的至少任意一者的合计的厚度，能够由椭圆偏振仪测量。
另外，作为可以进行与之同样的氢扩散的构造，可列举在基板与氧化物半导体层之间具有缓冲层的情况。即，具有缓冲层时，该缓冲层含有SiNx和SiOyNz中的至少任意一者即可。这时，保护层和栅绝缘膜可以含有SiNx，也可以不含，但更优选保护层含有SiNx。
还有，缓冲层可以是单膜，也可以层叠膜。
缓冲层与保护层同样，由CVD法形成的手法有效。这是由于，同样能够期待从缓冲层的SiNx和SiOyNz中的至少任意一者向氧化物半导体层发生的氢扩散。
这时，通过在与氧化物半导体层相接的界面再插入(成膜)氢少的SiOx膜，也能够抑制氢向氧化物半导体层过剩地扩散，因此更为优选。
(栅电极，源-漏电极和保护膜)
本发明的薄膜晶体管的栅电极、源-漏电极、保护膜，能够分别使用现有公知的。
即，作为栅电极，例如优选使用电阻率低的Al和Cu的金属，耐热性高的Mo、Cr、Ti等的高熔点金属，或其合金。
作为源-漏电极，例如可列举含有Mo、Al、Cu、Ti、Ta、W、Nb、或其合金的配线层。其例如能够通过磁控管溅射法成膜金属薄膜后，由光刻法进行图案化，并进行湿法蚀刻而形成电极。
另外，保护膜能够保护源-漏电极即可，例如可列举硅氮化膜、硅氧化膜、硅氧氮化膜、BPSG、PSG等。
(薄膜晶体管的形成方法)
本发明的薄膜晶体管是顶栅型，其代表性的概略剖面图显示在图1中，下述展示形成方法的一例，但不限定于此。
首先，在基板1上形成氧化物半导体层2。作为基板可列举玻璃基板和硅基板、耐热性的树脂膜等。在该基板上使用溅射法等进行氧化物半导体层的形成。
氧化物半导体层的组成，能够视为与溅射靶的组成相同的组成，但也能够通过ICP发光分光法测定。
从薄膜晶体管特性这一点出发，氧化物半导体层的膜厚优选为30～100nm，更优选为40～50nm。氧化物半导体层的厚度能够由段差仪测量。
溅射的条件没有特别限制，但优选气压控制在1～5mTorr的范围。气压低于1mTorr时，有膜密度不充分的情况，若气压高于5mTorr，则有得不到能够取得TFT的可靠性这样充分的膜质的情况。气压更优选为2mTorr以上，另外，更优选为4mTorr以下，进一步优选为3mTorr以下。
还有，也可以在氧化物半导体层的成膜前通过CVD法等形成缓冲层(未图示)。TFT具有含SiNx的保护层时，作为缓冲层，能够使用SiOx、SiNx、SiOyNz等。其中，优选含有SiNx和SiOyNz中的至少任意一者，例如，可列举更优选SiOx膜和SiNx膜的层叠膜，SiOx膜和SiOyNz膜的层叠膜等。
形成氧化物半导体层后，进行热处理，进行栅绝缘膜3的成膜。作为热处理条件，气氛优选为大气气氛或水蒸气气氛。另外，热处理温度从膜质提高的观点出发，优选为350～450℃，更优选为380～400℃。热处理时间从膜质提高的观点出发，优选为30分钟～2小时，更优选为30分钟～1小时。
栅绝缘膜优选由CVD法成膜。栅绝缘膜优选为SiOx膜与SiNx膜的层叠膜，和SiOx膜与SiOyNz膜的层叠膜。
接着，在形成栅电极4后，作为保护层5，通过CVD法等成膜含有SiNx的层，并形成通孔。
通孔首先由光刻法等形成通孔图案，再由RIE等离子体蚀刻装置等形成通孔。
其后，通过光刻和湿法蚀刻等形成源-漏电极6，最后形成保护膜(未图示)，进行热处理(后退火处理)。
热处理以能够得到预期的氧化物半导体层的膜质的方式，适宜设定热处理条件。例如，从抑制氧化物半导体和保护层界面的电子陷阱的观点出发，热处理温度优选为200～300℃，更优选为250℃～290℃。热处理时间，从抑制上述陷阱的观点出发，优选为30～90分钟，更优选为30～60分钟。气氛没有特别限定，例如，可列举氮气氛、大气气氛等。若不进行后退火处理，则构成保护层的SiNx中所含的氢、氢化合物无法扩散到氧化物半导体层中，因此与本发明的氧化物半导体层互不相符，所得到的薄膜晶体管的迁移率也低，与本发明的薄膜晶体管不同。
另外，本发明的顶栅型薄膜晶体管的其他方式的概略剖面图显示在图2中。
在图2的薄膜晶体管中，形成栅电极4后，连续在栅电极4之上进行等离子体蚀刻，只留下栅电极正下方的栅绝缘膜3而除去其他。然后作为保护层5，成膜含有SiNx的膜，在该保护层上形成通孔，形成源-漏电极6。而后在保护膜形成之后，进行热处理，从而能够得到高迁移率的薄膜晶体管。
即，本发明的薄膜晶体管是顶栅型，具有特定组成的氧化物半导体层，和含有SiNx的保护层，可实现高迁移率。
根据本发明者们的研究结果可知，通过具有这样的特征，上述保护层中所含有的氢扩散(diffusion)到上述氧化物半导体层中，非常有助于高迁移率的显现。这样的迁移率提高作用，通过使用本发明的TFT首次取得，例如，使用前述专利文献1等所述的IGZO系的氧化物半导体层时并不发生。
还有，为了使薄膜晶体管的沟道区域的载流子浓度有效地增加，认为不仅在保护层中含有SiNx，而且还使SiNx层、SiOyNz层介于栅绝缘膜、缓冲层的一部分，但因为过剩的氢扩散会使氧化物半导体层导体化，所以需要注意。
SiNx中含有的氢量根据用于成膜的硅烷和氨气的量变化，此外还根据成膜温度和成膜功率等的成膜条件变化。一般来说，因为栅绝缘膜要求高可靠性，所以在320℃～350℃的高温下成膜，氢含量少至8原子％以下。但是保护层能够降低温度，或使气体的比率变化，实现氢含量优选为20原子％以上，更优选为25原子％左右的高的量。
此外图2的薄膜晶体管其特征是，相比图1的薄膜晶体管，SiNx(保护层5)靠近至沟道邻域。这一构造中，来自SiNx的氢容易扩散至沟道邻域。
例如，若增加SiNx的氢含量，或将保护层形成后的热处理温度提升到300℃以上，则更多的氢被注入到氧化物半导体层，与保护层的SiNx相接的区域的氧化物半导体层中载流子浓度变得过剩，容易导体化。
在顶栅型TFT中，即使对形成于氧化物半导体层的栅电极正下方的沟道，与截至源-漏电极之间存在的氧化物半导体层施加栅电压，沟道也不会生成，因此成为单纯的电阻层，会阻碍漏电流的流通。因此，以栅电极为掩模而蚀刻栅绝缘膜后，接连通过等离子体照射、激光照射和药液处理等诱发氧化物半导体层表面的缺陷而使载流子发生，积极地降低沟道以外的部分的氧化物半导体的电阻。
可是，使用了本发明的氧化物半导体层的顶栅型薄膜晶体管的情况下，使保护层的SiNx的氢过剩地注入氧化物半导体层而调整成膜条件和热处理条件，可以使沟道以外的氧化物半导体层很容易地导体化，因此漏电流更容易流通，容易达成高迁移率化。
如此得到的发明的顶栅型薄膜晶体管，如后述表1所示，可以具有迁移率15cm2/Vs以上，优选为迁移率20cm2/Vs以上的高迁移率。
【实施例】
以下，列举实施例和比较例更具体地说明本发明，但本发明不受这些实施例限定。
[试验例]
通过下述步骤制作本发明的薄膜晶体管。
首先在玻璃基板(コーニング社制eagle XG，直径101.6mm×厚度0.7mm)上，作为氧化物半导体层(膜厚100nm)，按表1所述的原子比(Ga:In:Zn:Sn)成膜Ga－In－Zn－Sn－O膜。在成膜中，使用金属元素的比率相同的溅射靶，且用DC溅射法成膜。还有，在试验例4、5和7中，在玻璃基板上成膜氧化物半导体层之前，通过CVD形成作为硅氧化膜(SiOx膜)和硅氮化膜(SiNx膜)的层叠膜的缓冲层。
溅射中使用的装置，是株式会社アルバック社制“CS－200”，溅射条件如下所述。
(溅射条件)
基板温度：室温
成膜功率：DC 200W
气压：1mTorr
氧分压：100×O2/(Ar+O2)＝4％
接着，在大气中以350℃进行1小时的热处理，使用等离子体CVD装置，连续成膜硅氧化膜(SiOx膜)，或作为硅氧化膜(SiOx膜)和硅氮化膜(SiNx膜)的层叠膜的栅绝缘膜。然后作为栅电极而形成纯Mo膜(膜厚100nm)，加工成电极形状。接着通过CVD法成膜含有SiNx的保护层。还有，在试验例3～5中为含有SiOx的保护层。
关于栅绝缘膜成膜的等离子体CVD法，在SiOx膜的成膜时，以载气：SiH4和N2O的混合气体，成膜功率：300W，成膜温度：350℃的条件进行成膜。另外，在SiNx膜的成膜时，以载气：SiH4和N2和NH3的混合气，成膜功率：300W，成膜温度：350℃的条件进行成膜。
栅电极使用纯Mo溅射靶，通过DC溅射法，以成膜温度：室温，成膜功率：300W，载气：Ar，气压：2mTorr的条件进行成膜。
关于保护层的CVD法，在SiOx膜的成膜时，以载气：SiH4和N2O的混合气体，成膜功率：300W，成膜温度：350℃的条件进和成膜。另外，在SiNx膜的成膜时，以载气：SiH4和N2和NH3的混合气，成膜功率：300W，成膜温度：350℃的条件进行成膜。
接着，通过光刻形成通孔图案，以RIE等离子体蚀刻装置在硅氧化膜上形成通孔，成膜膜厚100nm的Mo电极，通过光刻和由磷硝醋酸进行的湿法蚀刻形成源-漏电极。然后通过CVD形成保护膜后，最后以250℃的氮气氛进行30分钟的热处理(后退火处理)。还有，根据试验例不同，可不进行后退火处理。
在湿法蚀刻中，使用关东化学社制“ITO－07N”，使液温为室温。
[评价方法]
(氢含量)
得到的保护层、栅绝缘膜及缓冲层的氢含量通过高分辨率ERDA(HighResolution－Elastic Recoil Detection Analysis；HR－ERDA)进行测量。装置是神户制钢所制高分辨率RBS分析装置HRBS500，测量条件如以下所示。
(测量条件)
入射离子的能量：480keV
离子种类：N+
散射角：30度
入射角：相对于试料面的法线为70度
试料电流：约2nA
照射量：约0.4μC
使能量480keV的N+离子相对于试料面的法线以70度的角度入射，在散射角30度的位置，利用致偏磁场型能量分析器，检测反冲的氢离子。照射量通过在束路径上使振子振动，测量照射到振子上的电流量而求得。然后以氢信号的高能量侧边缘的中点为基准，将横轴的沟道转换成反冲离子的能量，减去系统背景而计算出来。
(迁移率)
对于所得到的薄膜晶体管，进行迁移率的测量。用于迁移率的测量的装置是Manual prober(原文：マニュアルプローバー)和半导体参数分析仪的Keithley-4200-SCS，以下展示测量条件。
(测量条件)
栅电压：－30～30V(0.25V步进)
漏电压：+10V
场效应迁移率μFE，根据TFT特性，在作为Vg＞Vd－Vth的饱和区域导出。在饱和区域，以Vg为栅电压，Vd为漏电压，Id为漏电流，L、W分别为TFT元件的沟道长度、沟道宽度，Ci为栅绝缘膜的静电容量，μFE为场效应迁移率。
μFE由以下的算式导出。在本实施例中，根据满足线形区域的栅电压附近的漏电流－栅电压特性(Id－Vg特性)的斜率，导出场效应迁移率μFE。本实施例中，以后述的应力外加试验实施后的场效应迁移率μFE作为“迁移率”记述在表1中。另外，表1中所谓“迁移率”为“导体化”，意思是薄膜晶体管没有达成断开状态的状态。
【数1】
【表1】
在试验例5中，在缓冲层与氧化物半导体层的界面的一部分可见离解。
这被认为是来自缓冲层的过剩的氢扩散，在退火时到达界面，过剩的氢导致的体积膨胀使剥离发生。
详细并参照特定的实施方式说明了本发明，但不脱离本发明的精神和范围能够加以各种样变更和修改，这对本领域技术人员来说很清楚。
本申请基于2016年4月4日申请的日本专利申请(专利申请2016－075376)，其内容在此作为参照编入。
【产业上的可利用性】
本发明对于提高顶栅型薄膜晶体管的迁移率，例如液晶显示器和有机EL显示器等的显示装置有用。
【符号的说明】
1 基板
2 氧化物半导体层
3 栅绝缘膜
4 栅电极
5 保护层
6 源-漏电极

Claims (5)

1.一种薄膜晶体管，是在基板上按顺序至少具有氧化物半导体层、栅绝缘膜、栅电极、源-漏电极和保护膜，还含有保护层的薄膜晶体管，其中，
所述氧化物半导体层由In、Ga、Zn、Sn和O所构成的氧化物构成，各金属元素的原子数比，满足如下的关系：
0.09≤Sn/(In+Ga+Zn+Sn)≤0.25
0.15≤In/(In+Ga+Zn+Sn)≤0.40
0.07≤Ga/(In+Ga+Zn+Sn)≤0.20，和
0.35≤Zn/(In+Ga+Zn+Sn)≤0.55，
所述保护层含有SiNx，并且
迁移率为15cm2/Vs以上。
2.根据权利要求1所述的薄膜晶体管，其中，所述氧化物半导体层中的In和Sn的原子数比满足0.15≤Sn/(In+Sn)≤0.55。
3.根据权利要求1或2所述的薄膜晶体管，其中，所述保护层含有20原子％以上的氢。
4.根据权利要求1所述的薄膜晶体管，其中，所述栅绝缘膜由SiOx，与SiNx和SiOyNz中的至少任意一者构成，所述SiOx的厚度，与所述SiNx和所述SiOyNz中的至少任意一者的合计的厚度的比为1:1～1:4。
5.一种薄膜晶体管，是在基板上按顺序至少具有缓冲层、氧化物半导体层、栅绝缘膜、栅电极、源-漏电极和保护膜，还含有保护层的薄膜晶体管，其中，
所述氧化物半导体层由In、Sn、O、以及Ga和Zn中的至少任意一者所构成的氧化物构成，各金属元素的原子数比满足如下的关系：
0.09≤Sn/(In+Ga+Zn+Sn)≤0.25
0.15≤In/(In+Ga+Zn+Sn)≤0.40，以及
0.07≤Ga/(In+Ga+Zn+Sn)≤0.20和
0.35≤Zn/(In+Ga+Zn+Sn)≤0.55中的至少任意一者，
所述缓冲层含有SiNx和SiOyNz中的至少任意一者，
所述保护层含有SiNx，并且
迁移率为15cm2/Vs以上。
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