KR20180121573A - 박막 트랜지스터 - Google Patents

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KR20180121573A
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히로시 고토
모토타카 오치
다쿠미 기타야마
도시히로 구기미야
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가부시키가이샤 고베 세이코쇼
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Abstract

기판 상에 적어도 산화물 반도체층, 게이트 절연막, 게이트 전극, 소스-드레인 전극 및 보호막을 이 순서대고 갖고, 또한 보호층을 포함하는 박막 트랜지스터이며, 상기 산화물 반도체층이, In, Ga, Zn, Sn 및 O를 특정한 원자수비로 포함하는 산화물을 포함하고, 상기 보호층이 SiNx를 포함하고, 또한 이동도가 15㎠/Vs 이상이다.

Description

박막 트랜지스터
본 발명은 산화물 반도체층을 포함하는 박막 트랜지스터에 관한 것이다. 보다 구체적으로는, 특히 톱 게이트형 박막 트랜지스터로서, 예를 들어 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치에 적합하게 사용되는 박막 트랜지스터에 관한 것이다.
아몰퍼스 산화물 반도체는 종래의 아몰퍼스 실리콘 박막에 비하여 높은 캐리어 농도를 가지며, 대형·고해상도·고속 구동이 요구되는 차세대 디스플레이로의 적용이 기대된다. 또한 아몰퍼스 산화물 반도체는 광학 밴드 갭이 크고, 저온에서 성막할 수 있기 때문에 수지 기판 상에 성막할 수 있으며, 가볍고 투명한 디스플레이로의 응용도 기대된다.
상기 산화물 반도체로서는, 예를 들어 특허문헌 1 내지 3에 나타낸 바와 같이 인듐, 갈륨, 아연 및 산소를 포함하는 In-Ga-Zn계(IGZO계) 아몰퍼스 산화물 반도체가 잘 알려져 있다.
또한 박막 트랜지스터에는 보텀 게이트형과 톱 게이트형의 두 구조가 있으며, 그 특징이나 특성에 따라서 구별하여 사용되고 있다. 보텀 게이트형은 마스크 수가 적어 제조 비용이 억제되는 것이 특징이며, 아몰퍼스 실리콘을 사용한 박막 트랜지스터에서 많이 사용된다.
한편, 톱 게이트형은 미세한 트랜지스터를 만들 수 있으며, 기생 용량이 작은 것을 특징으로 하여, 다결정 실리콘을 사용한 박막 트랜지스터에서 자주 사용된다. 산화물 반도체에 있어서도, 용도나 특성에 따라 성능을 최대한으로 끌어낼 수 있도록 톱 게이트형으로서 최적의 박막 트랜지스터 구조가 적용된다.
일본 특허 공개 제2010-219538호 공보 일본 특허 공개 제2011-174134호 공보 일본 특허 공개 제2013-249537호 공보
그러나 상기 IGZO계의 산화물 반도체를 사용하여 박막 트랜지스터(TFT:Thin Film Transistor)를 제작했을 때의 전계 효과 이동도(이하, 캐리어 이동도나 단순히 이동도라 칭하는 경우가 있음)는 10㎠/Vs 이하이며, 표시 장치의 대화면화, 고정밀화나 고속 구동화에 대응하기 위해서는, 보다 높은 이동도를 갖는 재료가 요구된다.
또한 산화물 반도체에 수소가 확산되면 캐리어 농도가 변화되며, 과잉으로 수소가 확산되면 산화물 반도체가 도체화된다. 그러나 고이동도 산화물 반도체에는 적절히 수소가 확산됨으로써, 캐리어 이동도가 증가하여 고이동도를 나타내는 경우가 있다.
상기 실정을 감안하여 본 발명에서는, 톱 게이트형 박막 트랜지스터에 있어서, 고이동도의 산화물 반도체를 적용하고 그 성능을 최대한 발휘하기 위하여, 최적의 박막 트랜지스터 구조를 제공하는 것에 있다.
이에 대하여 본 발명자들은, 특정한 산화물 반도체층에 있어서의 금속 원소의 원자비와 보호층이나 버퍼층을 채용함으로써 상기 과제를 해결할 수 있음을 알아내어, 본 발명을 완성하기에 이르렀다.
즉, 본 발명은 이하와 같다.
[1] 기판 상에 적어도 산화물 반도체층, 게이트 절연막, 게이트 전극, 소스-드레인 전극 및 보호막을 이 순서대로 갖고, 또한 보호층을 포함하는 박막 트랜지스터이며,
상기 산화물 반도체층이, In, Ga, Zn, Sn 및 O로 구성되는 산화물을 포함하고, 각 금속 원소의 원자수비가,
0.09≤Sn/(In+Ga+Zn+Sn)≤0.25,
0.15≤In/(In+Ga+Zn+Sn)≤0.40,
0.07≤Ga/(In+Ga+Zn+Sn)≤0.20, 및,
0.35≤Zn/(In+Ga+Zn+Sn)≤0.55
의 관계를 만족시키고,
상기 보호층이 SiNx를 포함하고, 또한,
이동도가 15㎠/Vs 이상인 박막 트랜지스터.
[2] 상기 산화물 반도체층에 있어서의 In 및 Sn의 원자수비가,
0.15≤Sn/(In+Sn)≤0.55
의 관계를 만족시키는, 상기 [1]에 기재된 박막 트랜지스터.
[3] 상기 보호층이 수소를 20원자% 이상 포함하는, 상기 [1] 또는 [2]에 기재된 박막 트랜지스터.
[4] 상기 게이트 절연막이 SiOx와, SiNx 및 SiOyNz 중 적어도 어느 한쪽을 포함하고, 상기 SiOx의 두께와, 상기 SiNx 및 상기 SiOyNz 중 적어도 어느 한쪽의 합계의 두께의 비가, 1:1 내지 1:4인, 상기 [1] 내지 [3] 중 어느 하나에 기재된 박막 트랜지스터.
[5] 기판 상에 적어도 버퍼층, 산화물 반도체층, 게이트 절연막, 게이트 전극, 소스-드레인 전극 및 보호막을 이 순서대고 갖고, 또한 보호층을 포함하는 박막 트랜지스터이며,
상기 산화물 반도체층이, In, Sn, O, 그리고, Ga 및 Zn 중 적어도 어느 한쪽으로 구성되는 산화물을 포함하고, 각 금속 원소의 원자수비가,
0.09≤Sn/(In+Ga+Zn+Sn)≤0.25,
0.15≤In/(In+Ga+Zn+Sn)≤0.40, 그리고,
0.07≤Ga/(In+Ga+Zn+Sn)≤0.20, 및,
0.35≤Zn/(In+Ga+Zn+Sn)≤0.55 중 적어도 어느 한쪽 관계를 만족시키고,
상기 버퍼층이 SiNx 및 SiOyNz 중 적어도 어느 한쪽을 포함하고,
상기 보호층이 SiNx를 포함하고, 또한,
이동도가 15㎠/Vs 이상인 박막 트랜지스터.
본 발명에 의하면, 산화물 반도체층으로서 In-Ga-Zn-Sn계 산화물을 적용하고 높은 이동도를 실현한 톱 게이트형 박막 트랜지스터를 얻을 수 있다.
도 1은 본 발명에 따른 톱 게이트형 박막 트랜지스터의 개략 단면도이다.
도 2는 본 발명에 따른 톱 게이트형 박막 트랜지스터의 다른 양태를 도시하는 개략 단면도이다.
본 발명에 따른 박막 트랜지스터는, 금속 원소로서 In, Ga, Zn 및 Sn을 포함하는 In-Ga-Zn-Sn계 산화물을 톱 게이트형 박막 트랜지스터의 반도체층에 사용했을 때, 각각의 금속 원소의 원자수비를 적절하게 제어함과 함께, SiNx나 SiOyNz 등의 수소 확산원으로 되는 절연층을 박막 트랜지스터 구조 중에 적절한 형태로 개재시킴으로써, 박막 트랜지스터의 높은 이동도를 실현한 것이다.
즉, 본 발명에 따른 박막 트랜지스터는, 기판 상에 적어도 산화물 반도체층, 게이트 절연막, 게이트 전극, 소스-드레인 전극 및 보호막을 이 순서대로 갖는 톱 게이트형의 TFT이며, 또한 보호층을 포함하고,
상기 산화물 반도체층이, In, Ga, Zn, Sn 및 O로 구성되는 산화물을 포함하고, 각 금속 원소의 원자수비가,
0.09≤Sn/(In+Ga+Zn+Sn)≤0.25,
0.15≤In/(In+Ga+Zn+Sn)≤0.40,
0.07≤Ga/(In+Ga+Zn+Sn)≤0.20, 및,
0.35≤Zn/(In+Ga+Zn+Sn)≤0.55
의 관계를 만족시키고, 또한 상기 보호층이 SiNx를 포함하는 것이다.
본 발명에 따른 박막 트랜지스터는 상기 구성을 가지며, 또한 포스트 어닐 처리를 행함으로써 15㎠/Vs 이상의 고이동도를 가질 수 있다.
또한 본 명세서에 있어서 「보호막」이란, 소스-드레인 전극을 보호하는 것이며, 패시베이션막이나 최종 보호막 등이라 칭해지는 것을 의미한다. 또한 「보호층」이란, 프로텍션(protection) 레이어 등이라 칭해지는 층이며, 에칭 산 용액으로 TFT를 보호하거나 하기 위한 층을 의미한다.
또한 기판과 산화물 반도체층 사이에 버퍼층을 갖고 있어도 된다.
버퍼층을 갖는 경우에는, 산화물 반도체층이, In, Sn, O, 그리고, Ga 및 Zn 중 적어도 어느 한쪽으로 구성되는 산화물을 포함하고, 또한 보호층을 포함하고, 각 금속 원소의 원자수비가,
0.09≤Sn/(In+Ga+Zn+Sn)≤0.25,
0.15≤In/(In+Ga+Zn+Sn)≤0.40, 그리고,
0.07≤Ga/(In+Ga+Zn+Sn)≤0.20, 및,
0.35≤Zn/(In+Ga+Zn+Sn)≤0.55 중 적어도 어느 한쪽 관계를 만족시키면 되며, 상기 버퍼층이 SiNx 및 SiOyNz 중 적어도 어느 한쪽을 포함하고, 또한 상기 보호층이 SiOx를 포함하는 것이다.
본 발명에 따른 박막 트랜지스터는 상기 구성을 가지며, 또한 포스트 어닐 처리를 행함으로써 15㎠/Vs 이상의 고이동도를 가질 수 있다.
(산화물 반도체층)
본 발명에 있어서의 산화물 반도체층은, In, Ga, Zn, Sn 및 O로 구성되는 산화물을 포함하고, In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 원자수비가 하기 관계식을 만족시킨다.
0.15≤In/(In+Ga+Zn+Sn)≤0.40,
0.07≤Ga/(In+Ga+Zn+Sn)≤0.20,
0.09≤Sn/(In+Ga+Zn+Sn)≤0.25, 및,
0.35≤Zn/(In+Ga+Zn+Sn)≤0.55.
금속 원소 중, In은 전기 전도성의 향상에 기여하는 원소이다.
In 원자수비가 커질수록, 즉, 금속 원소에 차지하는 In양이 많아질수록, 산화물 반도체층의 도전성이 향상되기 때문에 전계 효과 이동도는 증가한다. 상기 작용을 유효하게 발휘시키기 위해서는 In 원자수비를 0.15 이상으로 할 필요가 있다. 상기 In 원자수비는 바람직하게는 0.20 이상, 보다 바람직하게는 0.25 이상이다.
한편, In 원자수비가 지나치게 크면, 캐리어 밀도가 지나치게 증가하여 역치 전압이 부전압으로 저하되는 경우 등이 있다. 그 때문에 In 원자수비는 상한을 0.40 이하로 하며, 바람직하게는 0.35 이하, 보다 바람직하게는 0.32 이하이다.
Ga는 산소 결손의 저감 및 캐리어 밀도의 제어에 기여하는 원소이다.
Ga 원자수비가 클수록 산화물 반도체층의 전기적 안정성이 향상되어, 캐리어의 과잉 발생을 억제하는 효과를 발휘한다. 상기 작용을 유효하게 발휘시키기 위해서는 Ga 원자수비를 0.07 이상으로 할 필요가 있다. 상기 Ga 원자수비는 바람직하게는 0.10 이상, 보다 바람직하게는 0.15 이상이다.
한편, Ga 원자수비가 지나치게 크면, 산화물 반도체층의 도전성이 저하되어 전계 효과 이동도가 저하되기 쉬워진다. 그 때문에 Ga 원자수비는 상한을 0.20 이하로 하며, 바람직하게는 0.17 이하이다.
Sn은 산 에칭 내성의 향상에 기여하는 원소이다.
Sn 원자수비가 클수록 산화물 반도체층에 있어서의 무기산 에칭액에 대한 내성은 향상된다. 또한 Sn을 함유한 산화물 반도체에 수소 확산이 발생하면, 캐리어 밀도가 증가하여 이동도가 증가한다. 이들 작용을 유효하게 발휘시키기 위해서는 Sn 원자수비는 0.09 이상으로 할 필요가 있다. 상기 Sn 원자수비는 바람직하게는 0.12 이상, 보다 바람직하게는 0.15 이상이다.
한편, Sn 원자수비가 지나치게 크면, 산화물 반도체층의 전계 효과 이동도가 저하됨과 함께 산 에칭액에 대한 내성이 필요 이상으로 높아져, 산화물 반도체층 막 자체의 가공이 곤란해진다. 그 때문에 Sn 원자수비는 상한을 0.25 이하로 하며, 바람직하게는 0.22 이하, 보다 바람직하게는 0.20 이하이다.
Zn은 산화물 반도체 그 자체의 에칭 가공성에 기여하는 원소이다.
Zn 원자수비가 클수록 산화물 반도체 가공 시의 에칭 속도가 향상된다. 상기 작용을 유효하게 발휘시키기 위해서는 Zn 원자수비를 0.35 이상으로 할 필요가 있다. 상기 Zn 원자수비는 바람직하게는 40 이상, 보다 바람직하게는 45 이상이다.
한편, Zn 원자수비가 지나치게 크면 PAN이나 H2O2 내성이 손상된다. 그 때문에 Zn 원자수비는 상한을 0.55 이하로 하며, 바람직하게는 0.52 이하이다.
박막 트랜지스터가 SiNx 및 SiOyNz 중 적어도 어느 한쪽을 포함하는 버퍼층을 갖는 경우, 산화물 반도체층은 In, Sn, O, 그리고, Ga 및 Zn 중 적어도 어느 한쪽으로 구성되는 산화물을 포함하면 되지만, In, Ga, Zn, Sn 및 O로 구성되는 산화물을 포함하는 것이 보다 바람직하고, 각 금속 원소의 원자수비가,
0.09≤Sn/(In+Ga+Zn+Sn)≤0.25,
0.15≤In/(In+Ga+Zn+Sn)≤0.40,
0.07≤Ga/(In+Ga+Zn+Sn)≤0.20, 및,
0.35≤Zn/(In+Ga+Zn+Sn)≤0.55
의 관계를 만족시키는 것이 더욱 바람직하다.
또한 산화물 반도체층의 조성은, In 및 Sn의 금속 원소 비율로 하기 식을 만족시키는 것이 바람직하다.
0.15≤Sn/(In+Sn)≤0.55
In은, 첨가량을 증가시키면 캐리어 밀도를 증가시키지만 결함도 증가하여 신뢰성이 저하된다. 한편, Sn 첨가는 수소 확산의 효과가 더해져 캐리어 밀도가 보다 증가한다. 그 때문에, 상기 관계식에 있어서, 보다 바람직하게는 0.18 이상, 더욱 바람직하게는 0.25 이상이다.
그러나 Sn 첨가량이 많으면 산화물 반도체의 패터닝 시에 에칭 가공이 곤란해진다. 그 때문에, 상기 관계식에 있어서, 보다 바람직하게는 0.50 이하, 더욱 바람직하게는 0.45 이하이다.
상기 산화물 반도체층을 갖는 본 발명에 따른 박막 트랜지스터는, 이동도 15㎠/Vs 이상, 바람직하게는 20㎠/Vs 이상의 높은 이동도를 나타낸다. 종래 사용되어 온, In-Ga-Zn-O(IGZO)을 사용한 박막 트랜지스터는 이동도 10㎠/Vs 정도이기 때문에, 이동도는 크게 증가한다. 이때 소스-드레인 전극 간에 흐르는 드레인 전류도 증가하는데, 이는 본 발명에 있어서의 산화물 반도체층이 IGZO에 비하여 높은 캐리어 농도를 갖기 때문이다.
본 발명에 있어서의 산화물 반도체층의 고이동도화는, SiNx 또는 SiOyNz로부터 열처리에 의하여 산화물 반도체층으로 확산되는 수소 및 수소 화합물과 관계하고 있다. 즉, SiNx 또는 SiOyNz 중에 도입된 수소 및 수소 화합물이 산화물 반도체층으로 확산되면 산화물 반도체층의 캐리어 밀도가 증가한다. 특히 산화물 반도체층에 있어서의 Sn 함유량이 많으면 그 효과는 현저해진다.
또한 보호층을 구성하는 SiNx에 포함되는 수소 및 수소 화합물이 산화물 반도체층 중으로 확산되는 것은, 200℃ 이상의 열처리(포스트 어닐 처리)가 가해졌을 때이다.
또한 기판과 산화물 반도체층의 사이에 버퍼층을 갖는 박막 트랜지스터에 있어서는, 산화물 반도체층의 고이동도화는, 산화물 반도체층에 접해 있는 버퍼층으로부터 산화물 반도체층으로 확산되는 수소 및 수소 화합물과 관계하고 있다. 즉, 해당 버퍼층은 SiNx 및 SiOyNz 중 적어도 어느 한쪽을 포함하고 있으며, SiNx 또는 SiOyNz에 포함되는 수소 및 수소 화합물이 산화물 반도체층 중으로 확산된다.
(보호층, 게이트 절연막 및 버퍼층)
본 발명에 있어서의 보호층은 SiNx를 포함한다. SiNx를 포함하면, 보호막은 단막이어도 적층막이어도 되지만, 과잉의 수소 확산에 의한 산화물 반도체의 도체화 리스크의 관점에서, 산화물 반도체와 접하는 측에 산화실리콘막을 형성한 적층막이 바람직하다.
보호층은, CVD(화학 기상 성장: chemical vapor deposition)법을 이용하여 형성한 SiNx막을 사용하는 것이, 보호층 중의 수소 함유량을 많게 할 수 있는 점에서 바람직하다. SiNx를 포함하는 보호층은 수소를 20원자% 이상 포함하는 것이 바람직하고, 25원자% 이상 포함하는 것이 보다 바람직하다.
보호층 중에 함유되는 수소가, 박막 트랜지스터 형성의 공정 중에서 가해지는 열 이력(포스트 어닐 처리)에 의하여 산화물 반도체층 중으로 확산되고, 산화물 반도체층이 높은 캐리어 이동도를 갖는 층으로 변화된다.
이때, 또한 수소의 확산원을 게이트 절연막으로 하는 것도 가능하다. 즉, 보호층과 함께 게이트 절연막을, SiNx를 포함하는 막으로 해도 된다. SiNx를 포함하는 막이란, SiNx막 단층에 한정되지 않으며 적층막이어도 된다. 또한 SiNx와 마찬가지로 수소를 함유 가능한 SiOyNz를 포함하는 막을 사용할 수도 있다.
게이트 절연막을 SiNx막 단층으로 하면, 과잉으로 수소가 산화물 반도체층으로 확산되기 때문에, 산화물 반도체층 상에 수소 함유량이 적은 SiOx막을 성막하고 그 위에 연속하여 SiNx막을 성막함으로써, 산화물 반도체층으로의 과잉의 수소 확산을 억제하는 것이 가능해지는 점에서 보다 바람직하다.
즉, 게이트 절연막은 SiOx와, SiNx 및 SiOyNz 중 적어도 어느 한쪽을 포함하는 것이 바람직하다. 예를 들어 SiOx 단막과 SiNx 또는 SiOyNz의 단막의 적층막이나, SiOx 단막, SiNx 단막 및 SiOyNz 단막의 적층막 등을 들 수 있다. 그 중에서도 비용의 관점에서 SiOx 단막과 SiNx 단막 또는 SiOyNz 단막의 적층막이 바람직하다.
게이트 절연막에 있어서, SiOx의 두께와, SiNx 및 SiOyNz 중 적어도 어느 한쪽의 합계의 두께의 비는, 1:1 내지 1:4가 과잉의 수소 확산에 의한 도체화를 회피하는 점에서 바람직하고, 1:1 내지 1:2가 보다 바람직하다. 또한 SiOx의 두께와 SiNx 및 SiOyNz 중 적어도 어느 한쪽의 합계의 두께는 엘립소미터에 의하여 측정할 수 있다.
또한 이들과 마찬가지의 수소 확산이 가능해지는 구조로서, 기판과 산화물 반도체층 사이에 버퍼층을 갖는 경우를 들 수 있다. 즉, 버퍼층을 갖는 경우에는, 해당 버퍼층이 SiNx 및 SiOyNz 중 적어도 어느 한쪽을 포함하면 된다. 이때, 보호층이나 게이트 절연막은 SiNx를 포함해도, 포함하지 않아도 되지만, 보호층이 SiNx를 포함하는 것이 보다 바람직하다.
또한 버퍼층은 단막이어도, 적층막이어도 된다.
버퍼층도 보호층과 마찬가지로, CVD법에 의하여 형성하는 방법이 효과적이다. 이는, 버퍼층의 SiNx 및 SiOyNz 중 적어도 어느 한쪽으로부터 산화물 반도체층으로의 수소 확산을 마찬가지로 기대할 수 있기 때문이다.
이때도, 산화물 반도체층과 접하는 계면에 수소가 적은 SiOx막을 더 삽입(성막)함으로써, 산화물 반도체층에 과잉으로 수소가 확산되는 것을 억제할 수 있는 점에서 보다 바람직하다.
(게이트 전극, 소스-드레인 전극 및 보호막)
본 발명에 따른 박막 트랜지스터에 있어서의 게이트 전극, 소스-드레인 전극, 보호막은 각각 종래 공지된 것을 사용할 수 있다.
즉, 게이트 전극으로서는, 예를 들어 전기 저항률이 낮은 Al이나 Cu의 금속, 내열성이 높은 Mo, Cr, Ti 등의 고융점 금속, 또는 이들의 합금을 바람직하게 사용할 수 있다.
소스-드레인 전극으로서는, 예를 들어 Mo, Al, Cu, Ti, Ta, W, Nb, 또는 이들의 합금을 포함하는 배선층을 들 수 있다. 이들은, 예를 들어 마그네트론 스퍼터링법에 의하여 금속 박막을 성막한 후, 포토리소그래피에 의하여 패터닝하고 습식 에칭을 행하여 전극을 형성할 수 있다.
또한 보호막은 소스-드레인 전극을 보호할 수 있는 것이면 되며, 예를 들어 실리콘 질화막, 실리콘 산화막, 실리콘 산질화막, BPSG, PSG 등을 들 수 있다.
(박막 트랜지스터의 형성 방법)
본 발명에 따른 박막 트랜지스터는 톱 게이트형이며, 그 대표적인 개략 단면도를 도 1에 도시하고 형성 방법의 일례를 하기에 나타내지만, 이들에 한정되지 않는다.
먼저, 기판(1) 상에 산화물 반도체층(2)을 형성한다. 기판으로서는 유리 기판이나 실리콘 기판, 내열성 수지 필름 등을 들 수 있다. 해당 기판 상에 스퍼터법 등을 이용하여 산화물 반도체층의 형성을 행한다.
산화물 반도체층의 조성은 스퍼터링 타깃의 조성과 동일한 조성으로 간주할 수 있지만, ICP 발광 분광법에 의하여 측정할 수도 있다.
산화물 반도체층의 막 두께는 30 내지 100㎚가 박막 트랜지스터 특성의 관점에서 바람직하고, 40 내지 50㎚가 보다 바람직하다. 산화물 반도체층의 두께는 단차계에 의하여 측정할 수 있다.
스퍼터링의 조건은 특별히 제한되지 않지만, 가스압은 1 내지 5mTorr의 범위에서 제어하는 것이 바람직하다. 가스압이 1mTorr 미만이면 막 밀도가 불충분해지는 경우가 있고, 가스압이 5mTorr를 초과하면, TFT의 신뢰성이 얻어질 만큼 충분한 막질이 얻어지지 않는 경우가 있다. 가스압은 2mTorr 이상이 보다 바람직하고, 또한 4mTorr 이하가 보다 바람직하고, 3mTorr 이하가 더욱 바람직하다.
또한 산화물 반도체층의 성막 전에 CVD법 등에 의하여 버퍼층(도시하지 않음)을 형성해도 된다. TFT가 SiNx를 포함하는 보호층을 갖는 경우에는 버퍼층으로서 SiOx, SiNx, SiOyNz 등을 사용할 수 있다. 그 중에서도 SiNx 및 SiOyNz 중 적어도 어느 한쪽을 포함하는 것이 바람직하며, 예를 들어 SiOx막과 SiNx막의 적층막이나, SiOx막과 SiOyNz막의 적층막 등을 보다 바람직하게 들 수 있다.
산화물 반도체층을 형성한 후, 열처리를 행하여 게이트 절연막(3)의 성막을 행한다. 열처리 조건으로서, 분위기는 대기 분위기 또는 수증기 분위기가 바람직하다. 또한 열 처리 온도는, 350 내지 450℃가 막질 향상의 관점에서 바람직하고, 380 내지 400℃가 보다 바람직하다. 열처리 시간은 30분 내지 2시간이 막질 향상의 관점에서 바람직하고, 30분 내지 1시간이 보다 바람직하다.
게이트 절연막은 바람직하게는 CVD법에 의하여 성막한다. 게이트 절연막은, SiOx막과 SiNx막의 적층막이나 SiOx막과 SiOyNz막의 적층막이 바람직하다.
이어서 게이트 전극(4)을 형성한 후, 보호층(5)으로서 SiNx를 포함하는 층을 CVD법 등에 의하여 성막하여 스루홀을 형성한다.
스루홀은, 먼저 포토리소그래피 등에 의하여 스루홀 패턴을 형성하고, RIE 플라스마 에칭 장치 등에 의하여 스루홀을 형성한다.
그 후, 포토리소그래피와 습식 에칭 등에 의하여 소스-드레인 전극(6)을 형성하고, 마지막으로 보호막(도시하지 않음)을 형성하고 열처리(포스트 어닐 처리)를 행한다.
열처리는, 원하는 산화물 반도체층의 막질이 얻어지도록 열처리 조건을 적절히 설정한다. 예를 들어 열 처리 온도는, 200 내지 300℃가 산화물 반도체와 보호층 계면의 전자 트랩 억제의 관점에서 바람직하고, 250℃ 내지 290℃가 보다 바람직하다. 열처리 시간은, 30 내지 90분이 상기 트랩 억제의 관점에서 바람직하고, 30 내지 60분이 보다 바람직하다. 분위기는 특별히 한정되지 않으며, 예를 들어 질소 분위기, 대기 분위기 등을 들 수 있다. 포스트 어닐 처리를 행하지 않으면, 보호층을 구성하는 SiNx에 포함되는 수소나 수소 화합물이 산화물 반도체층 중으로 확산되지 않는 점에서, 본 발명에 있어서의 산화물 반도체층과는 상이하고, 얻어지는 박막 트랜지스터의 이동도도 낮아, 본 발명에 따른 박막 트랜지스터와는 상이하다.
또한 본 발명에 따른 톱 게이트형 박막 트랜지스터의 다른 양태에 있어서의 개략 단면도를 도 2에 도시한다.
도 2에 따른 박막 트랜지스터에 있어서는, 게이트 전극(4)을 형성한 후, 연속하여 게이트 전극(4) 상으로부터 플라스마 에칭을 행하며, 게이트 전극 바로 아래의 게이트 절연막(3)만을 남기고 그 외에는 제거한다. 그리고 보호층(5)으로서 SiNx를 포함하는 막을 성막하고, 해당 보호층에 스루홀을 형성하여 소스-드레인 전극(6)을 형성한다. 그리고 보호막 형성 후, 열처리를 행함으로써 고이동도의 박막 트랜지스터를 얻을 수 있다.
즉, 본 발명에 따른 박막 트랜지스터는 톱 게이트형이며, 특정 조성의 산화물 반도체층과, SiNx를 포함하는 보호층을 가짐으로써 고이동도를 실현하는 것이다.
본 발명자들의 검토 결과에 의하면, 이러한 특징을 가짐으로써, 상기 보호층에 함유되는 수소가 상기 산화물 반도체층으로 확산(디퓨전)되어 고이동도의 발현에 크게 기여하는 것이 밝혀졌다. 이와 같은 이동도 향상 작용은, 본 발명에 따른 TFT를 사용함으로써 비로소 얻어지는 것이며, 예를 들어 전술한 특허문헌 1 등에 기재된 IGZO계의 산화물 반도체층을 사용했을 때는 일어나지 않는다.
또한 박막 트랜지스터의 채널 영역의 캐리어 농도를 효과적으로 증가시키기 위하여, 보호층에 SiNx를 포함할 뿐 아니라 게이트 절연막이나 버퍼층의 일부에 SiNx층이나 SiOyNz층을 개재시키는 것을 생각할 수 있지만, 과잉의 수소 확산은 산화물 반도체층을 도체화시키기 때문에 주의가 필요하다.
SiNx에 함유되는 수소량은, 성막에 사용하는 실란이나 암모니아 가스의 양에 따라, 나아가 성막 온도나 성막 파워 등의 성막 조건에 따라 변화된다. 일반적으로 게이트 절연막은, 높은 신뢰성이 요구되기 때문에 320℃ 내지 350℃의 고온에서 성막되며, 수소 함유량은 8원자% 이하로 적다. 그러나 보호층에서는, 온도를 낮추거나 가스의 비율을 변화시켜 수소 함유량을 바람직하게는 20원자% 이상, 보다 바람직하게는 25원자% 정도의 높은 양을 실현할 수 있다.
또한 도 2의 박막 트랜지스터는, 도 1의 박막 트랜지스터보다도 채널 근방까지 SiNx(보호층(5))가 근접해 있는 것이 특징이다. 이 구조에서는, SiNx로부터의 수소가 채널 근방까지 확산되기 쉽다.
예를 들어 SiNx의 수소 함유량을 증가시키거나, 보호층 형성 후의 열 처리 온도를 300℃ 이상을 높이면, 보다 많은 수소가 산화물 반도체층에 주입되어, 보호층의 SiNx와 접하는 영역의 산화물 반도체층은 캐리어 농도가 과잉으로 되어, 도체화되기 쉬워진다.
톱 게이트형 TFT에서는, 산화물 반도체층의 게이트 전극 바로 아래에 형성되는 채널과, 소스-드레인 전극까지의 사이에 존재하는 산화물 반도체층에는, 게이트 전압을 가하더라도 채널은 생성되지 않으므로 단순한 저항층으로 되어, 드레인 전류의 흐름을 저해해 버린다. 이 때문에, 게이트 전극을 마스크로 하여 게이트 절연막을 에칭한 후에, 연속하여 플라스마 조사나 레이저 조사, 약액에 의한 처리 등으로 산화물 반도체층 표면의 결함을 유기하여 캐리어를 발생시켜, 채널 이외의 부분의 산화물 반도체의 저항을 적극적으로 낮추는 경우가 있다.
그러나, 본 발명에 있어서의 산화물 반도체층을 사용한 톱 게이트형 박막 트랜지스터의 경우, 보호층의 SiNx의 수소를 산화물 반도체층에 과잉으로 주입하도록 성막 조건이나 열처리 조건을 조정함으로써, 채널 이외의 산화물 반도체층을 용이하게 도체화시키는 것이 가능하기 때문에, 보다 드레인 전류가 흐르기 쉬워져 고이동도화하기 쉬워진다.
이와 같이 하여 얻은 발명의 톱 게이트형 박막 트랜지스터는, 후술하는 표 1에 나타낸 바와 같이 이동도 15㎠/Vs 이상, 바람직하게는 이동도 20㎠/Vs 이상의 높은 이동도를 갖는 것이 가능해진다.
실시예
이하에, 실시예 및 비교예를 들어 본 발명을 더욱 구체적으로 설명하지만, 본 발명은 이들 실시예에 한정되는 것은 아니다.
[시험예]
본 발명에 따른 박막 트랜지스터를 하기 수순에 의하여 제작하였다.
먼저 유리 기판(코닝사 제조의 이글 XG, 직경 101.6㎜×두께 0.7㎜) 상에 산화물 반도체층(막 두께 100㎚)으로서, 표 1에 기재된 원자비(Ga:In:Zn:Sn)로 되도록 Ga-In-Zn-Sn-O막을 성막하였다. 성막에는, 금속 원소의 비율이 동일한 스퍼터링 타깃을 사용하며, DC 스퍼터링법을 이용하여 성막하였다. 또한 시험예 4, 5 및 7에 있어서는, 유리 기판 상에 산화물 반도체층을 성막하기 전에 실리콘 산화막(SiOx막)과 실리콘 질화막(SiNx막)의 적층막인 버퍼층을 CVD에 의하여 형성하였다.
스퍼터링에 사용한 장치는 가부시키가이샤 알박사 제조의 「CS-200」이며, 스퍼터링 조건은 하기와 같다.
(스퍼터링 조건)
기판 온도: 실온
성막 파워: DC 200W
가스압: 1mTorr
산소 분압: 100×O2/(Ar+O2)=4%
이어서, 대기 중 350℃에서 1시간의 열처리를 행하고 플라스마 CVD 장치를 사용하여, 실리콘 산화막(SiOx막), 또는 실리콘 산화막(SiOx막)과 실리콘 질화막(SiNx막)의 적층막인 게이트 절연막을 연속 성막하였다. 그리고 게이트 전극으로서 순 Mo막(막 두께 100㎚)을 형성하고 전극 형상으로 가공하였다. 이어서, SiNx를 포함하는 보호층을 CVD법으로 성막하였다. 또한 시험예 3 내지 5에 대해서는 SiOx를 포함하는 보호층으로 하였다.
게이트 절연막 성막에 있어서의 플라스마 CVD법은, SiOx막의 성막의 경우에는 캐리어 가스: SiH4와 N2O의 혼합 가스, 성막 파워: 300W, 성막 온도: 350℃의 조건에서 성막하였다. 또한 SiNx막의 성막의 경우에는 캐리어 가스: SiH4와 N2와 NH3의 혼합 가스, 성막 파워: 300W, 성막 온도: 350℃의 조건에서 성막하였다.
게이트 전극은 순 Mo 스퍼터링 타깃을 사용하며, DC 스퍼터링법에 의하여 성막 온도: 실온, 성막 파워: 300W, 캐리어 가스: Ar, 가스압: 2mTorr의 조건에서 성막하였다.
보호층에 있어서의 CVD법은, SiOx막의 성막의 경우에는 캐리어 가스: SiH4와 N2O의 혼합 가스, 성막 파워: 300W, 성막 온도: 350℃의 조건에서 성막하였다. 또한 SiNx막의 성막의 경우에는 캐리어 가스: SiH4와 N2와 NH3의 혼합 가스, 성막 파워: 300W, 성막 온도: 350℃의 조건에서 성막하였다.
이어서, 포토리소그래피에 의하여 스루홀 패턴을 형성하고, RIE 플라스마 에칭 장치로 실리콘 산화막에 스루홀을 형성하여, 막 두께 100㎚의 Mo 전극을 성막하고, 포토리소그래피와 인산·질산·아세트산의 혼합 산에 의한 습식 에칭에 의하여 소스-드레인 전극을 형성하였다. 그리고 CVD에 의하여 보호막을 형성한 후, 마지막으로 250℃의 질소 분위기에서 30분간의 열처리(포스트 어닐 처리)를 행하였다. 또한 시험예에 따라서는, 포스트 어닐 처리는 행하지 않았다.
습식 에칭에서는, 간토 가가쿠사 제조의 「ITO-07N」을 사용하고 액온을 실온으로 하였다.
[평가 방법]
(수소 함유량)
얻어진 보호층, 게이트 절연막 및 버퍼층에 있어서의 수소 함유량은, 고분해능 ERDA(High Resolution-Elastic Recoil Detection Analysis;HR- ERDA)에 의하여 측정을 행하였다. 장치는 고베 세이코쇼 제조의 고분해능 RBS 분석 장치 HRBS500이며, 측정 조건을 이하에 나타낸다.
(측정 조건)
입사 이온의 에너지: 480keV
이온종: N+
산란각: 30도
입사각: 시료면의 법선에 대하여 70도
시료 전류: 약 2㎁
조사량: 약 0.4μC
에너지 480keV의 N+ 이온을 시료면의 법선에 대하여 70도의 각도로 입사시키고, 반도된 수소 이온을 산란각 30도의 위치에서 편향 자장형 에너지 분석기에 의하여 검출하였다. 조사량은, 빔 경로에서 진자를 진동시키고, 진자에 조사된 전류량을 측정함으로써 구하였다. 그리고 수소 시그널의 고에너지측 에지의 중점을 기준으로 횡축의 채널을 반도 이온의 에너지로 변환하고, 시스템 백그라운드를 차감하여 산출하였다.
(이동도)
얻어진 박막 트랜지스터에 대하여 이동도의 측정을 행하였다. 이동도의 측정에 사용한 장치는 매뉴얼 프로버, 및 반도체 파라미터 애널라이저인 키슬리 4200-SCS이며, 측정 조건을 이하에 나타낸다.
(측정 조건)
게이트 전압: -30 내지 30V(0.25V 스텝)
드레인 전압: +10V
전계 효과 이동도 μFE는, TFT 특성으로부터 Vg>Vd-Vth인 포화 영역에서 도출하였다. 포화 영역에서는, Vg를 게이트 전압, Vd를 드레인 전압, Id를 드레인 전류, L, W를 각각 TFT 소자의 채널 길이, 채널 폭, Ci를 게이트 절연막의 정전 용량, μFE를 전계 효과 이동도로 하였다.
μFE는 이하의 식으로부터 도출된다. 본 실시예에서는, 선형 영역을 만족시키는 게이트 전압 부근에 있어서의 드레인 전류-게이트 전압 특성(Id-Vg 특성)의 기울기로부터 전계 효과 이동도 μFE를 도출하였다. 본 실시예에서는, 후술하는 스트레스 인가 시험 실시 후의 전계 효과 이동도 μFE를 「이동도」로 표 1에 기재하였다. 또한, 표 1 중 「이동도」가 「도체화」인 것은, 박막 트랜지스터가 오프 상태로 되지 않는 상태를 의미한다.
Figure pct00001
Figure pct00002
시험예 5에 있어서는, 버퍼층과 산화물 반도체층의 계면의 일부에서 해리가 보였다.
버퍼층으로부터의 과잉의 수소 확산이, 어닐 시에 계면까지 도달한 과잉의 수소에 의한 체적 팽창에 의하여 박리를 발생시켰다고 생각된다.
본 발명을 상세하게, 또한 특정한 실시 양태를 참조하여 설명했지만, 본 발명의 정신과 범위를 일탈하지 않고 다양한 변경이나 수정을 가할 수 있음은 당업자에게 있어 명확하다.
본 출원은, 2016년 4월 4일에 출원된 일본 특허 출원(특원 제2016-075376호)에 기초하는 것이며, 그 내용은 여기에 참조로서 원용된다.
본 발명은 톱 게이트형 박막 트랜지스터의 이동도를 높이며, 예를 들어 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치에 유용하다.
1: 기판
2: 산화물 반도체층
3: 게이트 절연막
4: 게이트 전극
5: 보호층
6: 소스-드레인 전극

Claims (5)

  1. 기판 상에 적어도 산화물 반도체층, 게이트 절연막, 게이트 전극, 소스-드레인 전극 및 보호막을 이 순서대고 갖고, 또한 보호층을 포함하는 박막 트랜지스터이며,
    상기 산화물 반도체층이, In, Ga, Zn, Sn 및 O로 구성되는 산화물을 포함하고, 각 금속 원소의 원자수비가,
    0.09≤Sn/(In+Ga+Zn+Sn)≤0.25,
    0.15≤In/(In+Ga+Zn+Sn)≤0.40,
    0.07≤Ga/(In+Ga+Zn+Sn)≤0.20, 및,
    0.35≤Zn/(In+Ga+Zn+Sn)≤0.55
    의 관계를 만족시키고,
    상기 보호층이 SiNx를 포함하고, 또한,
    이동도가 15㎠/Vs 이상인 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 산화물 반도체층에 있어서의 In 및 Sn의 원자수비가,
    0.15≤Sn/(In+Sn)≤0.55
    의 관계를 만족시키는 박막 트랜지스터.
  3. 제1항 또는 제2항에 있어서,
    상기 보호층이 수소를 20원자% 이상 포함하는 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 게이트 절연막이 SiOx와, SiNx 및 SiOyNz 중 적어도 어느 한쪽을 포함하고, 상기 SiOx의 두께와, 상기 SiNx 및 상기 SiOyNz 중 적어도 어느 한쪽의 합계의 두께의 비가, 1:1 내지 1:4인 박막 트랜지스터.
  5. 기판 상에 적어도 버퍼층, 산화물 반도체층, 게이트 절연막, 게이트 전극, 소스-드레인 전극 및 보호막을 이 순서대고 갖고, 또한 보호층을 포함하는 박막 트랜지스터이며,
    상기 산화물 반도체층이, In, Sn, O, 그리고, Ga 및 Zn 중 적어도 어느 한쪽으로 구성되는 산화물을 포함하고, 각 금속 원소의 원자수비가,
    0.09≤Sn/(In+Ga+Zn+Sn)≤0.25,
    0.15≤In/(In+Ga+Zn+Sn)≤0.40, 그리고,
    0.07≤Ga/(In+Ga+Zn+Sn)≤0.20, 및,
    0.35≤Zn/(In+Ga+Zn+Sn)≤0.55 중 적어도 어느 한쪽 관계를 만족시키고,
    상기 버퍼층이 SiNx 및 SiOyNz 중 적어도 어느 한쪽을 포함하고,
    상기 보호층이 SiNx를 포함하고, 또한,
    이동도가 15㎠/Vs 이상인 박막 트랜지스터.
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